JPH11274904A - 遅延回路 - Google Patents

遅延回路

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JPH11274904A
JPH11274904A JP10078788A JP7878898A JPH11274904A JP H11274904 A JPH11274904 A JP H11274904A JP 10078788 A JP10078788 A JP 10078788A JP 7878898 A JP7878898 A JP 7878898A JP H11274904 A JPH11274904 A JP H11274904A
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JP
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delay
control voltage
vco
signal
vco4
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JP10078788A
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Masashi Kiyose
雅司 清瀬
Toru Akiyama
徹 秋山
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 無調整で且つ遅延量の可変範囲が高帯域であ
って、psecオーダーの分解能を有する高精度な遅延回路
を実現する。 【解決手段】 遅延セル４０，４１を複数段リング状に
接続したＶＣＯ４と、ＶＣＯ４の出力信号と基準信号RF
CKの各分周信号を入力し両信号の位相を比較する位相比
較器７と、位相比較器で検出された位相差に応じた制御
電圧ＶｔをＶＣＯ４に供給するローパスフィルタ８によ
り、ＰＬＬ回路３を構成すると共に、入力信号を遅延さ
せて出力するディレイライン２を、ＶＣＯの遅延セルと
同一構成の遅延セル４０を複数段接続して構成し、且つ
各遅延セルにローパスフィルタ８からの制御電圧Ｖｔを
供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、遅延素子を複数段
接続して構成した遅延回路に関し、特に遅延量を高精度
で制御可能な同回路に関する。
【０００２】
【従来の技術】入力信号を遅延させる遅延回路として
は、従来より遅延素子を複数段直列に接続したものが利
用されている。ＣＭＯＳ構成の半導体装置においては、
通常、ＰチャンネルＭＯＳトランジスタとＮチャンネル
ＭＯＳトランジスタを縦続接続してなるインバータによ
り遅延素子が構成される。そして、この遅延素子の段数
を選択することによって入力信号の遅延量が決定され
る。また、遅延素子としては、インバータの代わりにコ
ンパレータを用いることもある。
【０００３】
【発明が解決しようとする課題】従来の遅延回路では、
遅延素子を構成する各素子の特性によって遅延量が影響
を受けるが、製造のばらつきにより各素子の特性を同一
にすることは不可能である。従って、この製造上のばら
つきに基づいて遅延量が各回路毎に変化し、psecオーダ
ーの高精度で遅延量を設定及び制御することは困難であ
った。また、できる限り遅延量を揃えるために製造時又
は外付け回路により調整をしなければならなかった。更
に、電源電圧や温度が変動すると、各素子の特性が変化
してこれによっても遅延量が変動してしまう。しかも、
一旦回路を構成してしまうと遅延素子の段数を選択する
以外には遅延量を変更することはできなかった。
【０００４】
【課題を解決するための手段】本発明は、遅延素子を複
数段リング状に接続して構成され、各段の遅延量が入力
される制御電圧により制御されるＶＣＯと、該ＶＣＯの
出力信号もしくはその分周信号と基準信号とを入力し両
信号の位相を比較する位相比較器と、該位相比較器で検
出された位相差に応じた前記制御電圧を発生するローパ
スフィルタと、前記ＶＣＯの遅延素子と同一構成の遅延
素子を複数段接続して構成され、入力信号を遅延させて
出力すると共に各段の遅延量が前記制御電圧により制御
されるディレイラインとを備えたことを特徴とする。
【０００５】また、本発明では、前記遅延素子には、該
遅延素子へ供給する電流を前記制御電圧によって制御す
る電流制御用トランジスタが接続されていることを特徴
とする。
【０００６】
【発明の実施の形態】図１は、本発明の実施の形態を示
すブロック図であり、遅延回路１は、入力信号を遅延す
るためのディレイライン２と、このディレイライン２の
遅延量を制御するためのＰＬＬ回路３から成る。ＰＬＬ
回路３は、入力される制御電圧Ｖｔにより出力信号周波
数が変化するＶＣO４と、ＶＣＯ４の出力信号を１／Ｎ
に分周するプログラマブルデバイダ５と、入力される基
準信号RFCKを１／Ｍに分周するリファレンスデバイダ６
と、両デバイダ５，６の出力信号の位相を比較する位相
比較器７と、位相比較器７により検出された位相差に応
じた制御電圧ＶｔをＶＣＯ３に供給するローパスフィル
タ８とを備えており、両デバイダ５，６とも分周比が変
更可能なデバイダである。また位相比較器７の出力段に
はチャージポンプが設けられている。
【０００７】このＰＬＬ回路３中のＶＣＯ４は、図１に
示すように、遅延セル４０を複数段直列に接続し、更に
最終段の遅延セル４１の出力を初段に負帰還するリング
状の構成であって、最終段の出力をバッファ４５を介し
てプログラマブルデバイダ５に送出している。また、各
遅延セルは第１及び第２の制御端子を有し、第１の制御
端子にバイアス回路４６からの一定バイアスＶｂが供給
され、第２の制御端子にローパスフィルタ８からの制御
電圧Ｖｔが供給されている。
【０００８】一方、ディレイライン２は、ＶＣＯ４を構
成する遅延セルと同一構成の遅延セル４０を、複数段直
列に接続して構成され、ＶＣＯ４とは異なり初段の遅延
セルには外部から入力信号SINが印加されている。そし
て、セレクタ２０で各段の遅延セルからの出力のいずれ
か一つを選択し、遅延出力信号SOUTとして取り出すよう
にしている。尚、図１に示す回路は同一チップ内の近傍
に構成されており、このため遅延セルの遅延特性は、Ｖ
ＣＯ４とディレイラインとでほぼ同一となる。
【０００９】ここで、図２を参照して、遅延セル４０の
具体構成について説明する。遅延セル４０は、基本的に
は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタを縦続接続してなるインバータ１０
１，１０２を２段直列に接続して構成されており、各イ
ンバータ１０１，１０２の後ろにバッファ１０３，１０
４が接続されている。また、インバータ１０１，１０２
の電源電位との間には電流制御用のＰチャンネルＭＯＳ
トランジスタ１０５，１０６が接続され、インバータ１
０１，１０２の接地電位との間には電流制御用のＮチャ
ンネルＭＯＳトランジスタ１０７，１０８が接続されて
いる。この電流制御用のＰチャンネルＭＯＳトランジス
タ１０５のゲートは第１の制御端子１１０に接続され，
電流制御用のＮチャンネルＭＯＳトランジスタ１０７の
ゲートは第２の制御端子１１１に接続されている。尚、
１０９は寄生容量を示す。
【００１０】そして、本実施形態においては、第１の制
御端子１１０にバイアス回路４６からの一定バイアスＶ
ｂが供給され、第２の制御端子１１１にローパスフィル
タ８からの制御電圧Ｖｔが供給されている。よって、制
御電圧Ｖｔが大きくなるとインバータ１０１，１０２に
流れる電流が増加して入力信号INの遅延量ｄｔは減少
し、制御電圧Ｖｔが小さくなるとインバータ１０１，１
０２に流れる電流が減少して入力信号INの遅延量ｄｔは
増加する。このように、遅延セル４０の遅延量ｄｔは制
御電圧Ｖｔの大きさに応じて変化する。
【００１１】ところで、ＶＣＯ４の最終段は負帰還をか
けるために、遅延セル４０の前半部分のみ、即ちインバ
ータ１０１，バッファ１０３，制御用トランジスタ１０
５，１０７で構成されており、インバータ１０１の出力
がＶＣＯ４の初段の遅延セル４０に入力されている。以
下、本実施形態の動作を説明する。
【００１２】まず、ＶＣＯ４の出力信号周波数ｆ１はプ
ログラマブルデバイダ５によって１／Ｎに分周されｆ１
／Ｎになり、基準信号周波数ｆ０はリファレンスデバイ
ダ６により分周されｆ０／Ｍになる。これらの分周信号
は位相比較器７でその位相が比較され、ローパスフィル
タ８からは位相差に応じた制御電圧ＶｔがＶＣＯ４に供
給される。これによって、両デバイダの出力信号の位相
差をなくすようにＰＬＬ回路３が動作し、ＰＬＬがロッ
クすると式（１）が成り立つ。
【００１３】
【数１】
【００１４】一方、ＶＣＯ４では、上述したようにロー
パスフィルタ８からの制御電圧Ｖｔにより各遅延セルの
遅延量ｄｔが決定され、初段の遅延セル４０に入力され
た信号ｄｔ０は、図３に示すように各遅延セル４０で順
次ｄｔづつ遅延されていく。そして、最終段の遅延セル
４１では信号が反転され、この反転信号が折り返し遅延
ｄαの後に初段に帰還される。つまり、折り返し遅延ｄ
αがｄｔに比べて十分小さいとすれば、ＶＣＯ４の周期
Ｔの半周期Ｔ／２は、遅延量ｄｔを遅延セル４０の段数
Ｄ分だけ加算した長さとなる。従って、遅延量ｄｔは式
（２）で表される。
【００１５】
【数２】
【００１６】ここで、周期Ｔは１／ｆ１であって、上述
したようにＰＬＬ回路３がロックすると式（１）が成立
するので、ロック状態では、遅延量ｄｔは式（３）で表
される。
【００１７】
【数３】
【００１８】つまり、ＶＣＯの遅延セル段数Ｄと分周比
Ｍ，Ｎを決定すれば、遅延セル４０の遅延量ｄｔは、基
準信号RFCKの周波数ｆ０のみに依存する一定値となる。
ところで、図１に示す回路では、上述したようにディレ
イライン２を構成する遅延セルはＶＣＯ４の遅延セルと
全く同一の構成であり、しかもディレイライン２中の遅
延セルに供給される制御電圧もＶＣＯ４の遅延セル４０
に供給される制御電圧Ｖｔと全く同一である。このた
め、ディレイライン２中の遅延セルの遅延量は、ＶＣＯ
４の遅延セル４０の遅延量ｄｔと全く同一となり、ＰＬ
Ｌのロック時には基準信号周波数ｆ０に依存した一定値
となる。
【００１９】ディレイライン２は、入力信号SINを遅延
セル４０で順次遅延して、セレクタ２０により所望の段
の遅延出力を選択して、遅延信号SOUTとして出力する構
成であり、この各遅延セル段の遅延量ｄｔがＰＬＬロッ
ク時には一定値となるので、ディレイライン２において
セレクタ２０から出力する遅延信号の遅延量も所望の一
定値となる。つまり、このディレイライン２では、製造
時の調整は不要となり、且つＰＬＬ回路３で保証される
精度で遅延量を設定でき、このためpsecオーダーでの高
精度の設定が可能となる。しかも、ＰＬＬでは電源変動
や温度変動に対しても保証されるので、ディレイライン
２の遅延量もこれら変動の影響を受けなくなる。
【００２０】また、基準信号RFCKの周波数ｆ０や分周比
Ｍ，Ｎを変更するだけで、遅延量ｄｔを用意に変更でき
るので、ディレイライン２の分解能の設定が容易とな
る。たとえば、ＶＣＯ４の段数Ｄが「１６段」である場
合、分周比Ｍ，Ｎを各々「２」とし、ｆ０を「１７．２
８ＭＨｚ」とすれば、式（３）より遅延量ｄｔは「１．
８１nsec」となる。そして、分周比Ｍ，Ｎを各々「４」
に変更し、ｆ０を「３４．５６ＭＨｚ」に変更すれば、
式（３）より遅延量ｄｔは「０．９０nsec」とpsecオー
ダーの分解能となる。
【００２１】更に、図４のＶＣＯ特性に示すように、Ｐ
ＬＬがロックする周波数範囲は広く、この範囲内で遅延
セルの遅延量ｄｔを変更できるので、ディレイライン２
の遅延量可変範囲を広帯域とすることができる。以上説
明した実施形態は、遅延セル内の遅延素子をインバータ
で構成する例を示したが、インバータの代わりにコンパ
レータを用いる構成でも良い。また、遅延セル内の一方
の電流制御用トランジスタ１０５，１０６には一定バイ
アスを印加し、他方の電流制御用トランジスタ１０７，
１０８のみにローパスフィルタ８からの制御電圧Ｖｔを
供給するようにしたが、双方の電流制御用トランジスタ
に制御電圧Ｖｔを供給するようにしてもよい。
【００２２】
【発明の効果】本発明によれば、製造時の調整が不要
で、遅延量の可変範囲が高帯域な高精度の遅延回路を実
現でき、更に電源変動や温度変動に対しても影響を受け
ないようにすることができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すブロック図である。
【図２】本発明における遅延セルの具体構成を示す回路
図である。
【図３】本発明におけるＶＣＯの動作を説明するための
タイミングチャートである。
【図４】本発明におけるＶＣＯ特性及び遅延特性を示す
特性図である。
【符号の説明】 １ 遅延回路 ２ ディレイライン ３ ＰＬＬ回路 ４ ＶＣＯ ５ プログラマブルデバイダ ６ リファレンスデバイダ ７ 位相比較器 ８ ローパスフィルタ ２０ セレクタ ４０ 遅延セル １０１、１０２ インバータ １０５、１０６、１０７、１０８ 電流制御用トランジ
スタ １１０ 第１制御端子 １１１ 第２制御端子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 遅延素子を複数段リング状に接続して構
    成され、各段の遅延量が入力される制御電圧により制御
    されるＶＣＯと、該ＶＣＯの出力信号もしくはその分周
    信号と基準信号とを入力し両信号の位相を比較する位相
    比較器と、該位相比較器で検出された位相差に応じた前
    記制御電圧を発生するローパスフィルタと、前記ＶＣＯ
    の遅延素子と同一構成の遅延素子を複数段接続して構成
    され、入力信号を遅延させて出力すると共に各段の遅延
    量が前記制御電圧により制御されるディレイラインとを
    備えたことを特徴とする遅延回路。
  2. 【請求項２】 前記遅延素子には、該遅延素子へ供給す
    る電流を前記制御電圧によって制御する電流制御用トラ
    ンジスタが接続されていることを特徴とする請求項１記
    載の遅延回路。
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