JPH0888565A - 無抵抗器型の電圧制御発振器 - Google Patents
無抵抗器型の電圧制御発振器Info
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Abstract
(57)【要約】 （修正有）
【課題】 抵抗器を利用せずに、周期的なＣＬＯＣＫ信
号を生成する電圧制御発振器ＶＣＯを提供する。 【解決手段】 このＶＣＯは、特殊な抵抗器ベースの設
計制約を受けずに、半導体プロセスで製造されるデバイ
スに有利に内蔵できる。電流制御発振器７４は、中間ノ
ードにおける電流を周期的なクロック信号ＶＣＯ ＯＵ
Ｔに変換する。特に、差動段増幅器７６は、第１リング
発振器７８および第２リング発振器８０の部分レール出
力（ｐａｒｔｉａｌ−ｒａｉｌ ｏｕｔｐｕｔ）を受け
る。第１および第２リング発振器７８，８０は交差結合
され、相補クロック信号を生成する。インバータ８２の
入力は、差動段増幅器７６のフル電圧レール出力を受け
る。インバータ８２の出力は、ＶＣＯ ＯＵＴを生成す
る。
号を生成する電圧制御発振器ＶＣＯを提供する。 【解決手段】 このＶＣＯは、特殊な抵抗器ベースの設
計制約を受けずに、半導体プロセスで製造されるデバイ
スに有利に内蔵できる。電流制御発振器７４は、中間ノ
ードにおける電流を周期的なクロック信号ＶＣＯ ＯＵ
Ｔに変換する。特に、差動段増幅器７６は、第１リング
発振器７８および第２リング発振器８０の部分レール出
力（ｐａｒｔｉａｌ−ｒａｉｌ ｏｕｔｐｕｔ）を受け
る。第１および第２リング発振器７８，８０は交差結合
され、相補クロック信号を生成する。インバータ８２の
入力は、差動段増幅器７６のフル電圧レール出力を受け
る。インバータ８２の出力は、ＶＣＯ ＯＵＴを生成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、デジタル制御
システムに関し、さらに詳しくは、電圧制御発振器に関
する。
システムに関し、さらに詳しくは、電圧制御発振器に関
する。
【０００２】
【従来の技術】電圧制御発振器（ＶＣＯ）は、入力電圧
に応答して周期的なクロック信号を生成するデバイスで
ある。ＶＣＯは、入力基準クロック信号とダイナミック
に位相・周波数比較されるクロック信号を生成するた
め、位相同期ループ（ＰＬＬ）で多用される。一般に、
チャージ・ポンプの出力は、ＶＣＯに対する入力電圧を
生成する。
に応答して周期的なクロック信号を生成するデバイスで
ある。ＶＣＯは、入力基準クロック信号とダイナミック
に位相・周波数比較されるクロック信号を生成するた
め、位相同期ループ（ＰＬＬ）で多用される。一般に、
チャージ・ポンプの出力は、ＶＣＯに対する入力電圧を
生成する。
【０００３】既知の設計では、ＶＣＯおよびチャージ・
ポンプは、直列の抵抗器およびコンデンサを介して電圧
供給源に接続された共通ノードを介して接続される。チ
ャージ・ポンプは、ＰＬＬの位相および周波数比較に応
答してこの共通ノードに対して電流を供給(source)し、
沈める(sink)。抵抗器およびコンデンサは、それにより
この電流ソースおよびシンクを交流成分および直流成分
を有する電圧レベルに変換する。
ポンプは、直列の抵抗器およびコンデンサを介して電圧
供給源に接続された共通ノードを介して接続される。チ
ャージ・ポンプは、ＰＬＬの位相および周波数比較に応
答してこの共通ノードに対して電流を供給(source)し、
沈める(sink)。抵抗器およびコンデンサは、それにより
この電流ソースおよびシンクを交流成分および直流成分
を有する電圧レベルに変換する。
【０００４】
【発明が解決しようとする課題】ＶＣＯはシリコン基板
上に作製され、データ・プロセッサ，組み込み型(embed
ded)コントローラ，デジタル信号プロセッサなどの他の
デバイスと集積される。残念ながら、半導体プロセス
は、抵抗器を高い精度（抵抗の値）または正確度（複数
のデバイス間の抵抗の再現性）で作製できない。従っ
て、既知のＶＣＯを組み込むシステムは、特定のプロセ
スで可能な抵抗の範囲で動作するように設計しなければ
ならない。
上に作製され、データ・プロセッサ，組み込み型(embed
ded)コントローラ，デジタル信号プロセッサなどの他の
デバイスと集積される。残念ながら、半導体プロセス
は、抵抗器を高い精度（抵抗の値）または正確度（複数
のデバイス間の抵抗の再現性）で作製できない。従っ
て、既知のＶＣＯを組み込むシステムは、特定のプロセ
スで可能な抵抗の範囲で動作するように設計しなければ
ならない。
【０００５】
【実施例】図１は、本発明により構成された位相同期ル
ープ（以下「ＰＬＬ」）１０のブロック図を示す。ＰＬ
Ｌ１０内の電圧制御発振器は、周期的なクロック信号を
生成し、この信号に対して入力ＲＥＦＥＲＥＮＣＥ Ｃ
ＬＯＣＫ信号はダイナミックに位相・周波数比較され
る。この電圧制御発振器は、抵抗器を必要としない。従
って、本電圧制御発振器は、特殊な抵抗器ベースの設計
制約なしに、半導体プロセスで作製されるデバイスに有
利に組み込むことができる。
ープ（以下「ＰＬＬ」）１０のブロック図を示す。ＰＬ
Ｌ１０内の電圧制御発振器は、周期的なクロック信号を
生成し、この信号に対して入力ＲＥＦＥＲＥＮＣＥ Ｃ
ＬＯＣＫ信号はダイナミックに位相・周波数比較され
る。この電圧制御発振器は、抵抗器を必要としない。従
って、本電圧制御発振器は、特殊な抵抗器ベースの設計
制約なしに、半導体プロセスで作製されるデバイスに有
利に組み込むことができる。
【０００６】図１において、ＰＬＬ１０は、直列に接続
された位相／周波数検出器１２，チャージ・ポンプ１４
および電圧制御発振器（以下「ＶＣＯ」）１６を有す
る。ＶＣＯ１６の出力（「ＶＣＯ ＯＵＴ」と記され
る）は、第１の２：１マルチプレクサ（「ＭＵＸ」と記
される）１８の第１入力と、第２の２：１マルチプレク
サ（「ＭＵＸ」と記される）２０の第１入力とに接続さ
れる。第１マルチプレクサ１８の第２入力および第２マ
ルチプレクサ２０の第２入力はともに、ここではグラン
ドである一定の電圧レベルを受ける。第１マルチプレク
サ１８の出力は、常にＶＣＯ ＯＵＴを通す。第２マル
チプレクサ２０の出力は、以下で説明するように、チッ
プ・オンボード・プロセッサ(chip onboard processor)
（以下「ＣＯＰ」）２２によって出力される制御信号Ｅ
ＮＡＢＬＥ ＤＩＳＴＲＩＢＵＴＩＯＮ ＮＥＴＷＯＲ
Ｋに応答して、その出力のうち１つを通す。
された位相／周波数検出器１２，チャージ・ポンプ１４
および電圧制御発振器（以下「ＶＣＯ」）１６を有す
る。ＶＣＯ１６の出力（「ＶＣＯ ＯＵＴ」と記され
る）は、第１の２：１マルチプレクサ（「ＭＵＸ」と記
される）１８の第１入力と、第２の２：１マルチプレク
サ（「ＭＵＸ」と記される）２０の第１入力とに接続さ
れる。第１マルチプレクサ１８の第２入力および第２マ
ルチプレクサ２０の第２入力はともに、ここではグラン
ドである一定の電圧レベルを受ける。第１マルチプレク
サ１８の出力は、常にＶＣＯ ＯＵＴを通す。第２マル
チプレクサ２０の出力は、以下で説明するように、チッ
プ・オンボード・プロセッサ(chip onboard processor)
（以下「ＣＯＰ」）２２によって出力される制御信号Ｅ
ＮＡＢＬＥ ＤＩＳＴＲＩＢＵＴＩＯＮ ＮＥＴＷＯＲ
Ｋに応答して、その出力のうち１つを通す。
【０００７】第１マルチプレクサ１８の出力は、遅延整
合回路網(delay matching network)２４の入力に与えら
れる。遅延整合回路網２４の出力（「ＣＬＯＣＫ１」と
記される）は、スイッチングおよび分周論理ユニット２
６の第１入力に接続される。第２マルチプレクサ２０の
出力は、分配回路網(distribution network)２８の入力
に与えられる。分配回路網２８の出力（「ＣＬＯＣＫ
２」と記される）は、スイッチングおよび分周論理ユニ
ット２６の第２入力に接続される。スイッチングおよび
分周論理ユニット２６は、その出力（「ＦＥＥＤＢＡＣ
Ｋ ＣＬＯＣＫ」と記される）を位相／周波数検出器１
２に接続して、ＰＬＬ１０における１つのフィードバッ
ク経路を閉じる。スイッチングおよび分周論理ユニット
２６は、ＣＯＰ２２によって出力される制御信号ＳＥＬ
ＥＣＴ ＰＡＴＨに応答して２つの入力のうち１つを選
択する。スイッチングおよび分周論理ユニット２６は、
分周機能も実行し、ＣＬＯＣＫ１：ＲＥＦＥＲＥＮＣＥ
ＣＬＯＣＫまたはＣＬＯＣＫ２：ＲＥＦＥＲＥＮＣＥ
ＣＬＯＣＫのさまざまな比率を生成する。
合回路網(delay matching network)２４の入力に与えら
れる。遅延整合回路網２４の出力（「ＣＬＯＣＫ１」と
記される）は、スイッチングおよび分周論理ユニット２
６の第１入力に接続される。第２マルチプレクサ２０の
出力は、分配回路網(distribution network)２８の入力
に与えられる。分配回路網２８の出力（「ＣＬＯＣＫ
２」と記される）は、スイッチングおよび分周論理ユニ
ット２６の第２入力に接続される。スイッチングおよび
分周論理ユニット２６は、その出力（「ＦＥＥＤＢＡＣ
Ｋ ＣＬＯＣＫ」と記される）を位相／周波数検出器１
２に接続して、ＰＬＬ１０における１つのフィードバッ
ク経路を閉じる。スイッチングおよび分周論理ユニット
２６は、ＣＯＰ２２によって出力される制御信号ＳＥＬ
ＥＣＴ ＰＡＴＨに応答して２つの入力のうち１つを選
択する。スイッチングおよび分周論理ユニット２６は、
分周機能も実行し、ＣＬＯＣＫ１：ＲＥＦＥＲＥＮＣＥ
ＣＬＯＣＫまたはＣＬＯＣＫ２：ＲＥＦＥＲＥＮＣＥ
ＣＬＯＣＫのさまざまな比率を生成する。
【０００８】次に、一般動作について説明する。ＰＬＬ
１０は、入力信号ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫに対
して所定の位相・周波数関係を有する出力クロック信号
ＣＬＯＣＫ２を生成する。特に、ＰＬＬ１０は、出力ク
ロック信号の位相および周波数をダイナミックに調整し
て、基準クロック信号の位相および周波数を整合させ、
あるいは出力クロック信号の位相および周波数を調整し
て、基準クロック信号の倍数の位相および周波数を整合
させる。
１０は、入力信号ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫに対
して所定の位相・周波数関係を有する出力クロック信号
ＣＬＯＣＫ２を生成する。特に、ＰＬＬ１０は、出力ク
ロック信号の位相および周波数をダイナミックに調整し
て、基準クロック信号の位相および周波数を整合させ、
あるいは出力クロック信号の位相および周波数を調整し
て、基準クロック信号の倍数の位相および周波数を整合
させる。
【０００９】位相／周波数検出器１２は、２つのクロッ
ク信号を受け、反転アップおよびＤＯＷＮ制御信号を生
成する。ＦＥＥＤＢＡＣＫ ＣＬＯＣＫの立ち下がりが
ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの立ち下がりより後に
生じる場合、位相／周波数検出器１２はチャージ・ポン
プ１４へ制御信号反転ＵＰをアサートする。インバータ
３０は、制御信号反転ＵＰをＶＣＯ１６に入力する前に
その極性を反転する。逆に、ＦＥＥＤＢＡＣＫ ＣＬＯ
ＣＫの立ち下がりがＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの
立ち下がりよりも前に生じると、位相／周波数検出器１
２は、チャージ・ポンプ１４へ制御信号ＤＯＷＮをアサ
ートする。インバータ３１は、制御信号ＤＯＷＮをＶＣ
Ｏ１６に入力する前にその極性を反転する。
ク信号を受け、反転アップおよびＤＯＷＮ制御信号を生
成する。ＦＥＥＤＢＡＣＫ ＣＬＯＣＫの立ち下がりが
ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの立ち下がりより後に
生じる場合、位相／周波数検出器１２はチャージ・ポン
プ１４へ制御信号反転ＵＰをアサートする。インバータ
３０は、制御信号反転ＵＰをＶＣＯ１６に入力する前に
その極性を反転する。逆に、ＦＥＥＤＢＡＣＫ ＣＬＯ
ＣＫの立ち下がりがＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの
立ち下がりよりも前に生じると、位相／周波数検出器１
２は、チャージ・ポンプ１４へ制御信号ＤＯＷＮをアサ
ートする。インバータ３１は、制御信号ＤＯＷＮをＶＣ
Ｏ１６に入力する前にその極性を反転する。
【００１０】チャージ・ポンプ１４は、位相／周波数検
出器１２の出力信号反転ＵＰおよびＤＯＷＮに応答し
て、ノード（ＣＰ ＯＵＴ）を充電または放電する。電
流をノードに供給することによって反転ＵＰ制御信号が
アサートされると、チャージ・ポンプ１４はノードを充
電する。ノードから電流を沈めることによりＤＯＷＮ制
御信号がアサートされると、チャージ・ポンプ１４はノ
ードを放電する。本発明の１実施例は、プログラム可能
なポンプ電流を有するチャージ・ポンプ１４を内蔵す
る。ポンプ電流とは、上記のノードを充電または放電す
る電流である。可変電流により、チャージ・ポンプ１４
は、スイッチングおよび分周論理ユニット２６の分周設
定範囲で一貫して動作する。１９９３年６月２日に出願
され、本明細書に参考として含まれる米国特許出願第０
８／０７０，１８６号 "A Charge Pump with a Program
mable Pump Current and System"は、ＰＬＬ１０に内蔵
できるチャージ・ポンプについて説明する。
出器１２の出力信号反転ＵＰおよびＤＯＷＮに応答し
て、ノード（ＣＰ ＯＵＴ）を充電または放電する。電
流をノードに供給することによって反転ＵＰ制御信号が
アサートされると、チャージ・ポンプ１４はノードを充
電する。ノードから電流を沈めることによりＤＯＷＮ制
御信号がアサートされると、チャージ・ポンプ１４はノ
ードを放電する。本発明の１実施例は、プログラム可能
なポンプ電流を有するチャージ・ポンプ１４を内蔵す
る。ポンプ電流とは、上記のノードを充電または放電す
る電流である。可変電流により、チャージ・ポンプ１４
は、スイッチングおよび分周論理ユニット２６の分周設
定範囲で一貫して動作する。１９９３年６月２日に出願
され、本明細書に参考として含まれる米国特許出願第０
８／０７０，１８６号 "A Charge Pump with a Program
mable Pump Current and System"は、ＰＬＬ１０に内蔵
できるチャージ・ポンプについて説明する。
【００１１】ＶＣＯ１６は、チャージ・ポンプ１４のノ
ード上に存在する電圧と、制御信号ＵＰおよび反転ＤＯ
ＷＮに応答して、周期的なクロック信号ＶＣＯ ＯＵＴ
を生成する。ＶＣＯ１６については、図２および図３で
説明する。
ード上に存在する電圧と、制御信号ＵＰおよび反転ＤＯ
ＷＮに応答して、周期的なクロック信号ＶＣＯ ＯＵＴ
を生成する。ＶＣＯ１６については、図２および図３で
説明する。
【００１２】クロック信号ＶＣＯ ＯＵＴは、分配回路
網２８によってＰＬＬ１０を内蔵するかあるいは利用す
る回路のすべてのクロックド・ラッチ(clocked latch)
に分配される。図示の実施例では、ＰＬＬ１０はＲＩＳ
Ｃ(reduced instruction setcomputing) データ・プロ
セッサ（図示せず）に内蔵される。このデータ・プロセ
ッサにおける約７０００個のクロックド・ラッチは、ス
イッチングおよび分周論理ユニット２６の３００個のイ
ンスタンス(instance)を介してＣＬＯＣＫ２を受ける。
２つのインバータ３２，３４は、分散抵抗およびキャパ
シタンス（「ＲＣ」）３６として示される「Ｈツリー(H
-tree)」を介してＶＣＯ ＯＵＴを送出する前に、第２
マルチプレクサ２０の出力をバッファする。Ｈツリー
は、文字のＨの形に形成された一般に左右対称の導電回
路網である。ＣＬＯＣＫ２は、Ｈの横棒の中央に入力さ
れ、スイッチングおよび分周論理ユニット２６のすべて
の３００個のインスタンスに向けて外側に均等に伝搬す
る。Ｈの４つのアームのそれぞれは、より小さいＨ回路
網を有する。これら４つの小さいＨのそれぞれは、４つ
のコーナーで４つのさらに小さいＨを有する。図示の実
施例におけるＨツリーは、約３００個の「リーブ(leav
e) 」を含む。各リーブは、スイッチングおよび分周論
理ユニット２６に接続される（１つのみを図示）。位相
／周波数検出器１２に物理的に近接するこれらの分周論
理ユニットの１つは、遅延整合回路網２４の出力も受け
る。他方のスイッチングおよび分周論理ユニット２６
は、ＣＬＯＣＫ１の代わりに定電圧レベルを受ける。
網２８によってＰＬＬ１０を内蔵するかあるいは利用す
る回路のすべてのクロックド・ラッチ(clocked latch)
に分配される。図示の実施例では、ＰＬＬ１０はＲＩＳ
Ｃ(reduced instruction setcomputing) データ・プロ
セッサ（図示せず）に内蔵される。このデータ・プロセ
ッサにおける約７０００個のクロックド・ラッチは、ス
イッチングおよび分周論理ユニット２６の３００個のイ
ンスタンス(instance)を介してＣＬＯＣＫ２を受ける。
２つのインバータ３２，３４は、分散抵抗およびキャパ
シタンス（「ＲＣ」）３６として示される「Ｈツリー(H
-tree)」を介してＶＣＯ ＯＵＴを送出する前に、第２
マルチプレクサ２０の出力をバッファする。Ｈツリー
は、文字のＨの形に形成された一般に左右対称の導電回
路網である。ＣＬＯＣＫ２は、Ｈの横棒の中央に入力さ
れ、スイッチングおよび分周論理ユニット２６のすべて
の３００個のインスタンスに向けて外側に均等に伝搬す
る。Ｈの４つのアームのそれぞれは、より小さいＨ回路
網を有する。これら４つの小さいＨのそれぞれは、４つ
のコーナーで４つのさらに小さいＨを有する。図示の実
施例におけるＨツリーは、約３００個の「リーブ(leav
e) 」を含む。各リーブは、スイッチングおよび分周論
理ユニット２６に接続される（１つのみを図示）。位相
／周波数検出器１２に物理的に近接するこれらの分周論
理ユニットの１つは、遅延整合回路網２４の出力も受け
る。他方のスイッチングおよび分周論理ユニット２６
は、ＣＬＯＣＫ１の代わりに定電圧レベルを受ける。
【００１３】クロック信号ＶＣＯ ＯＵＴも、遅延整合
回路網２４によってスイッチングおよび分周論理ユニッ
ト２６に「分配」される。２つのインバータ３８，４０
は、ＶＣＯ ＯＵＴを分配ＲＣ４２を介して送出する前
に、遅延整合回路網２４において第１マルチプレクサ１
８の出力をバッファする。以下で説明するように、遅延
整合回路網は、分配回路網２８によって生じる伝搬遅延
に等しい量だけ、ＶＣＯ ＯＵＴの伝搬を遅延させる。
しかし、インバータ３８，４０は、インバータ３２，３
４より一桁小さい。従って、遅延整合回路網２４のみが
イネーブルされたときのＰＬＬ１０の電力条件は、両方
の回路網がイネーブルされたときに比べて約一桁小さ
い。
回路網２４によってスイッチングおよび分周論理ユニッ
ト２６に「分配」される。２つのインバータ３８，４０
は、ＶＣＯ ＯＵＴを分配ＲＣ４２を介して送出する前
に、遅延整合回路網２４において第１マルチプレクサ１
８の出力をバッファする。以下で説明するように、遅延
整合回路網は、分配回路網２８によって生じる伝搬遅延
に等しい量だけ、ＶＣＯ ＯＵＴの伝搬を遅延させる。
しかし、インバータ３８，４０は、インバータ３２，３
４より一桁小さい。従って、遅延整合回路網２４のみが
イネーブルされたときのＰＬＬ１０の電力条件は、両方
の回路網がイネーブルされたときに比べて約一桁小さ
い。
【００１４】次に、無抵抗器型の電圧制御発振器(resis
torless voltage controlled oscillator)について説明
する。図２は、図１に示すＶＣＯの第１実施例（以下
「第１ＶＣＯ」）の概略図を示す。コンデンサ４４の第
１端子は、チャージ・ポンプ１４の出力ノードＣＰ Ｏ
ＵＴに接続される。コンデンサ４４の第２端子は、第１
電圧供給であるグランドを受ける。（コンデンサ４４
は、ＶＣＯ１６の一部であるとみなされない場合が多
い。）ノードＣＰ ＯＵＴは、ｎチャネル・トランジス
タ４６の制御電極にも接続される。トランジスタ４６の
第１電流電極は、第１電圧供給であるグランドを受け
る。第２電流電極は、中間ノードに接続される。小さい
ｎチャネル・トランジスタ４８の第１電流電極は、中間
ノードに接続される。トランジスタ４８の第２電流電極
は、第１電圧供給であるグランドを受ける。トランジス
タ４８の制御電極は、第２電圧供給であるＶDDを受け
る。電流ソース回路(current sourcing circuit)５０
は、インバータ３１を介して位相／周波数検出器１２に
よって出力された制御信号反転ＤＯＷＮに応答して、電
流を中間ノードに供給する。特に、定電流源５２の第１
端子は、第１電圧供給であるグランドを受ける。定電流
源５２の第２端子は、ｐチャネル・トランジスタ５４の
第１電流電極と制御電極とに接続される。トランジスタ
５４の第２電流電極は、第２電圧供給であるＶDDを受け
る。トランジスタ５４の制御電極は、ｐチャネル・トラ
ンジスタ５６の制御電極にも接続される。トランジスタ
５６の第１電流電極は、中間ノードに接続される。トラ
ンジスタ５６の第２電流電極は、ｐチャネル・トランジ
スタ５８の第１電流電極に接続される。トランジスタ５
８の第２電流電極は、第２電圧供給であるＶDDを受け
る。トランジスタ５８の制御電極は、制御信号反転ＤＯ
ＷＮを受ける。最後に、コンデンサ６０の第１端子は、
第２電圧供給であるＶDDを受ける。コンデンサ６０の第
２端子は、トランジスタ５４，５６の制御電極に接続さ
れる。
torless voltage controlled oscillator)について説明
する。図２は、図１に示すＶＣＯの第１実施例（以下
「第１ＶＣＯ」）の概略図を示す。コンデンサ４４の第
１端子は、チャージ・ポンプ１４の出力ノードＣＰ Ｏ
ＵＴに接続される。コンデンサ４４の第２端子は、第１
電圧供給であるグランドを受ける。（コンデンサ４４
は、ＶＣＯ１６の一部であるとみなされない場合が多
い。）ノードＣＰ ＯＵＴは、ｎチャネル・トランジス
タ４６の制御電極にも接続される。トランジスタ４６の
第１電流電極は、第１電圧供給であるグランドを受け
る。第２電流電極は、中間ノードに接続される。小さい
ｎチャネル・トランジスタ４８の第１電流電極は、中間
ノードに接続される。トランジスタ４８の第２電流電極
は、第１電圧供給であるグランドを受ける。トランジス
タ４８の制御電極は、第２電圧供給であるＶDDを受け
る。電流ソース回路(current sourcing circuit)５０
は、インバータ３１を介して位相／周波数検出器１２に
よって出力された制御信号反転ＤＯＷＮに応答して、電
流を中間ノードに供給する。特に、定電流源５２の第１
端子は、第１電圧供給であるグランドを受ける。定電流
源５２の第２端子は、ｐチャネル・トランジスタ５４の
第１電流電極と制御電極とに接続される。トランジスタ
５４の第２電流電極は、第２電圧供給であるＶDDを受け
る。トランジスタ５４の制御電極は、ｐチャネル・トラ
ンジスタ５６の制御電極にも接続される。トランジスタ
５６の第１電流電極は、中間ノードに接続される。トラ
ンジスタ５６の第２電流電極は、ｐチャネル・トランジ
スタ５８の第１電流電極に接続される。トランジスタ５
８の第２電流電極は、第２電圧供給であるＶDDを受け
る。トランジスタ５８の制御電極は、制御信号反転ＤＯ
ＷＮを受ける。最後に、コンデンサ６０の第１端子は、
第２電圧供給であるＶDDを受ける。コンデンサ６０の第
２端子は、トランジスタ５４，５６の制御電極に接続さ
れる。
【００１５】電流シンク回路(current sinking circui
t) ６２は、インバータ３０を介して位相／周波数検出
器１２によって出力された制御信号ＵＰに応答して、電
流を中間ノードから沈める。特に、定電流源６４の第１
端子は、第２電圧供給であるＶDDを受ける。定電流源６
４の第２端子は、ｎチャネル・トランジスタ６６の第１
電流電極と制御電極とに接続される。トランジスタ６６
の制御電極は、第１電圧供給であるグランドを受ける。
トランジスタ６６の制御電極は、ｎチャネル・トランジ
スタ６８の制御電極にも接続される。トランジスタ６８
の第１電流電極は、中間ノードに接続される。トランジ
スタ６８の第２電流電極は、ｎチャネル・トランジスタ
７０の第１電流電極に接続される。トランジスタ７０の
第２電流電極は、第１電圧供給であるグランドを受け
る。トランジスタ７０の制御電極は、制御信号ＵＰを受
ける。最後に、コンデンサ７２の第１端子は、第１電圧
供給であるグランドを受ける。コンデンサ７２の第２端
子は、トランジスタ６６，６８の制御電極に接続され
る。
t) ６２は、インバータ３０を介して位相／周波数検出
器１２によって出力された制御信号ＵＰに応答して、電
流を中間ノードから沈める。特に、定電流源６４の第１
端子は、第２電圧供給であるＶDDを受ける。定電流源６
４の第２端子は、ｎチャネル・トランジスタ６６の第１
電流電極と制御電極とに接続される。トランジスタ６６
の制御電極は、第１電圧供給であるグランドを受ける。
トランジスタ６６の制御電極は、ｎチャネル・トランジ
スタ６８の制御電極にも接続される。トランジスタ６８
の第１電流電極は、中間ノードに接続される。トランジ
スタ６８の第２電流電極は、ｎチャネル・トランジスタ
７０の第１電流電極に接続される。トランジスタ７０の
第２電流電極は、第１電圧供給であるグランドを受け
る。トランジスタ７０の制御電極は、制御信号ＵＰを受
ける。最後に、コンデンサ７２の第１端子は、第１電圧
供給であるグランドを受ける。コンデンサ７２の第２端
子は、トランジスタ６６，６８の制御電極に接続され
る。
【００１６】中間ノードは、電流制御発振器７４に接続
される。電流制御発振器７４は、中間ノードにおける電
流を周期的なクロック信号ＶＣＯ ＯＵＴに変換する。
特に、差動段増幅器７６は、第１リング発振器７８およ
び第２リング発振器８０の部分レール出力(partial-rai
l output) を受ける。第１および第２リング発振器７
８，８０は交差結合され、相補クロック信号を生成す
る。インバータ８２の入力は、差動段増幅器７６のフル
電圧レール出力を受ける。インバータ８２の出力は、Ｖ
ＣＯ ＯＵＴを生成する。
される。電流制御発振器７４は、中間ノードにおける電
流を周期的なクロック信号ＶＣＯ ＯＵＴに変換する。
特に、差動段増幅器７６は、第１リング発振器７８およ
び第２リング発振器８０の部分レール出力(partial-rai
l output) を受ける。第１および第２リング発振器７
８，８０は交差結合され、相補クロック信号を生成す
る。インバータ８２の入力は、差動段増幅器７６のフル
電圧レール出力を受ける。インバータ８２の出力は、Ｖ
ＣＯ ＯＵＴを生成する。
【００１７】差動段増幅器７６について、ｐチャネル・
トランジスタ８４の第１電流電極は、第２電圧供給であ
るＶDDを受ける。トランジスタ８４の第２電流電極は、
ｎチャネル・トランジスタ８６の第１電流電極と制御電
極とに接続される。トランジスタ８６の第２電流電極
は、第１電圧供給であるグランドを受ける。トランジス
タ８６の制御電極は、ｎチャネル・トランジスタ８８の
制御電極にも接続される。トランジスタ８８の第１電流
電極は、インバータ８２の入力と、ｐチャネル・トラン
ジスタ９０の第１電流電極とに接続される。トランジス
タ８８の第２電流電極は、第１電圧供給であるグランド
を受ける。トランジスタ９０の第２電流電極は、第２電
圧供給であるＶDDを受ける。
トランジスタ８４の第１電流電極は、第２電圧供給であ
るＶDDを受ける。トランジスタ８４の第２電流電極は、
ｎチャネル・トランジスタ８６の第１電流電極と制御電
極とに接続される。トランジスタ８６の第２電流電極
は、第１電圧供給であるグランドを受ける。トランジス
タ８６の制御電極は、ｎチャネル・トランジスタ８８の
制御電極にも接続される。トランジスタ８８の第１電流
電極は、インバータ８２の入力と、ｐチャネル・トラン
ジスタ９０の第１電流電極とに接続される。トランジス
タ８８の第２電流電極は、第１電圧供給であるグランド
を受ける。トランジスタ９０の第２電流電極は、第２電
圧供給であるＶDDを受ける。
【００１８】第１リング発振器７８について、ｐチャネ
ル・トランジスタ９２およびｎチャネル・トランジスタ
９４は、奇数個の直列接続されたインバータ段の第１イ
ンバータを形成する。トランジスタ９２の第１電流電極
は、第２電圧供給であるＶDDを受ける。トランジスタ９
２の第２電流電極は、トランジスタ９４の第１電流電極
に接続される。トランジスタ９４の第２電流電極は、中
間ノードに存在する電圧を受ける。トランジスタ９２の
第２電流電極およびトランジスタ９４の第１電流電極
は、ｐチャネル・トランジスタ９６およびｎチャネル・
トランジスタ９８の制御電極に接続される。トランジス
タ９６およびトランジスタ９８は、第２インバータを形
成する。トランジスタ９６の第１電流電極は、第２電圧
供給であるＶDDを受ける。トランジスタ９６の第２電流
源は、トランジスタ９８の第１電流電極に接続される。
トランジスタ９８の第２電流電極は、中間ノードに存在
する電圧を受ける。トランジスタ９６の第２電流電極お
よびトランジスタ９８の第１電流電極は、ｐチャネル・
トランジスタ１００およびｎチャネル・トランジスタ１
０２の制御電極に接続される。トランジスタ１００およ
びトランジスタ１０２は、第３インバータを形成する。
トランジスタ１００の第１電流電極は、第２電圧供給で
あるＶDDを受ける。トランジスタ１００の第２電流源
は、トランジスタ１０２の第１電流電極に接続される。
トランジスタ１０２の第２電流電極は、中間ノードに存
在する電圧を受ける。トランジスタ１００の第２電流電
極およびトランジスタ１０２の第１電流電極は、トラン
ジスタ９２，９４，９０（差動段増幅器７６）の制御電
極に接続される。
ル・トランジスタ９２およびｎチャネル・トランジスタ
９４は、奇数個の直列接続されたインバータ段の第１イ
ンバータを形成する。トランジスタ９２の第１電流電極
は、第２電圧供給であるＶDDを受ける。トランジスタ９
２の第２電流電極は、トランジスタ９４の第１電流電極
に接続される。トランジスタ９４の第２電流電極は、中
間ノードに存在する電圧を受ける。トランジスタ９２の
第２電流電極およびトランジスタ９４の第１電流電極
は、ｐチャネル・トランジスタ９６およびｎチャネル・
トランジスタ９８の制御電極に接続される。トランジス
タ９６およびトランジスタ９８は、第２インバータを形
成する。トランジスタ９６の第１電流電極は、第２電圧
供給であるＶDDを受ける。トランジスタ９６の第２電流
源は、トランジスタ９８の第１電流電極に接続される。
トランジスタ９８の第２電流電極は、中間ノードに存在
する電圧を受ける。トランジスタ９６の第２電流電極お
よびトランジスタ９８の第１電流電極は、ｐチャネル・
トランジスタ１００およびｎチャネル・トランジスタ１
０２の制御電極に接続される。トランジスタ１００およ
びトランジスタ１０２は、第３インバータを形成する。
トランジスタ１００の第１電流電極は、第２電圧供給で
あるＶDDを受ける。トランジスタ１００の第２電流源
は、トランジスタ１０２の第１電流電極に接続される。
トランジスタ１０２の第２電流電極は、中間ノードに存
在する電圧を受ける。トランジスタ１００の第２電流電
極およびトランジスタ１０２の第１電流電極は、トラン
ジスタ９２，９４，９０（差動段増幅器７６）の制御電
極に接続される。
【００１９】第２リング発振器８０について、ｐチャネ
ル・トランジスタ１０４およびｎチャネル・トランジス
タ１０６は、奇数個の直列に接続されたインバータ段の
第１インバータを形成する。トランジスタ１０４の第１
電流電極は、第２電圧供給であるＶDDを受ける。トラン
ジスタ１０４の第２電流電極は、トランジスタ１０６の
第１電流電極に接続される。トランジスタ１０６の第２
電流電極は、中間ノードに存在する電圧を受ける。トラ
ンジスタ１０４の第２電流電極およびトランジスタ１０
６の第１電流電極は、ｐチャネル・トランジスタ１０８
およびｎチャネル・トランジスタ１１０の制御電極に接
続される。トランジスタ１０８およびトランジスタ１１
０は、第２インバータを形成する。トランジスタ１０８
の第１電流電極は、第２電圧供給であるＶDDを受ける。
トランジスタ１０８の第２電流電極は、トランジスタ１
１０の第１電流電極に接続される。トランジスタ１１０
の第２電流電極は、中間ノードに存在する電圧を受け
る。トランジスタ１０８の第２電流電極およびトランジ
スタ１１０の第１電流電極は、ｐチャネル・トランジス
タ１１２およびｎチャネル・トランジスタ１１４の制御
電極に接続される。トランジスタ１１２およびトランジ
スタ１１４は、第３インバータを形成する。トランジス
タ１１２の第１電流電極は、第２電圧供給であるＶDDを
受ける。トランジスタ１１２の第２電流電極は、トラン
ジスタ１１４の第１電流電極に接続される。トランジス
タ１１４の第２電流電極は、中間ノードに存在する電圧
を受ける。トランジスタ１１２の第２電流電極およびト
ランジスタ１１４の第１電流電極は、トランジスタ１０
４，１０６，８４（差動段増幅器７６）の制御電極に接
続される。
ル・トランジスタ１０４およびｎチャネル・トランジス
タ１０６は、奇数個の直列に接続されたインバータ段の
第１インバータを形成する。トランジスタ１０４の第１
電流電極は、第２電圧供給であるＶDDを受ける。トラン
ジスタ１０４の第２電流電極は、トランジスタ１０６の
第１電流電極に接続される。トランジスタ１０６の第２
電流電極は、中間ノードに存在する電圧を受ける。トラ
ンジスタ１０４の第２電流電極およびトランジスタ１０
６の第１電流電極は、ｐチャネル・トランジスタ１０８
およびｎチャネル・トランジスタ１１０の制御電極に接
続される。トランジスタ１０８およびトランジスタ１１
０は、第２インバータを形成する。トランジスタ１０８
の第１電流電極は、第２電圧供給であるＶDDを受ける。
トランジスタ１０８の第２電流電極は、トランジスタ１
１０の第１電流電極に接続される。トランジスタ１１０
の第２電流電極は、中間ノードに存在する電圧を受け
る。トランジスタ１０８の第２電流電極およびトランジ
スタ１１０の第１電流電極は、ｐチャネル・トランジス
タ１１２およびｎチャネル・トランジスタ１１４の制御
電極に接続される。トランジスタ１１２およびトランジ
スタ１１４は、第３インバータを形成する。トランジス
タ１１２の第１電流電極は、第２電圧供給であるＶDDを
受ける。トランジスタ１１２の第２電流電極は、トラン
ジスタ１１４の第１電流電極に接続される。トランジス
タ１１４の第２電流電極は、中間ノードに存在する電圧
を受ける。トランジスタ１１２の第２電流電極およびト
ランジスタ１１４の第１電流電極は、トランジスタ１０
４，１０６，８４（差動段増幅器７６）の制御電極に接
続される。
【００２０】２つのｐチャネル・トランジスタ１１６，
１１８は、第１リング発振器７８および第２リング発振
器８０の出力が互いに１８０゜位相がずれることを保証
する。特に、トランジスタ１１６の第１電流電極は、ト
ランジスタ１００の第２電流電極と、トランジスタ１０
２の第１電流電極とに接続される。トランジスタ１１６
の第２電流電極は、トランジスタ１０８の第２電流電極
と、トランジスタ１１０の第１電流電極とに接続され
る。トランジスタ１１６の制御電極は、第１電圧供給で
あるグランドを受ける。トランジスタ１１８の第１電流
電極は、トランジスタ１１２の第２電流電極と、トラン
ジスタ１１４の第１電流電極とに接続される。トランジ
スタ１１８の第２電流電極は、トランジスタ９６の第２
電流電極と、トランジスタ９８の第１電流電極とに接続
される。トランジスタ１１８の制御電極は、第１電圧供
給であるグランドを受ける。
１１８は、第１リング発振器７８および第２リング発振
器８０の出力が互いに１８０゜位相がずれることを保証
する。特に、トランジスタ１１６の第１電流電極は、ト
ランジスタ１００の第２電流電極と、トランジスタ１０
２の第１電流電極とに接続される。トランジスタ１１６
の第２電流電極は、トランジスタ１０８の第２電流電極
と、トランジスタ１１０の第１電流電極とに接続され
る。トランジスタ１１６の制御電極は、第１電圧供給で
あるグランドを受ける。トランジスタ１１８の第１電流
電極は、トランジスタ１１２の第２電流電極と、トラン
ジスタ１１４の第１電流電極とに接続される。トランジ
スタ１１８の第２電流電極は、トランジスタ９６の第２
電流電極と、トランジスタ９８の第１電流電極とに接続
される。トランジスタ１１８の制御電極は、第１電圧供
給であるグランドを受ける。
【００２１】動作中、チャージ・ポンプ１４は、位相／
周波数検出器１２の出力制御信号に応答して、ＣＰ Ｏ
ＵＴにおいて電流を供給し、沈める。コンデンサ４４
は、この信号の交流（「ＡＣ」）成分を除去し、トラン
ジスタ４６の制御電極で電圧を生成する。この電圧は、
コンデンサ４４の比較的大きなサイズのため、時間の関
数として徐々に変化する。トランジスタ４６は、この直
流（「ＤＣ」）電圧を中間ノードに電流として送る。Ｃ
Ｐ ＯＵＴにおけるこのＤＣ成分電圧により、電流制御
発振器７４は、第１リング発振器７８および第２リング
発振器８０の電圧供給レール両端の電圧差を制御するこ
とにより、ＶＣＯ ＯＵＴの周波数を調整する。一般
に、第１リング発振器７８および第２リング発振器８０
の両端の電圧差が大きければ、それぞれの発振率(rate
of oscillation) も大きくなる。電流ソース回路５０お
よび電流シンク回路６２は、位相／周波数検出器１２の
出力の交流（「ＡＣ」）電圧成分を中間ノードに直接送
出する。これらの小さな電流変化により、電流制御発振
器７４は、短い時間期間の間だけ、ＶＣＯ ＯＵＴの周
波数を変化させ、それによりＶＣＯ ＯＵＴの位相を変
更する。
周波数検出器１２の出力制御信号に応答して、ＣＰ Ｏ
ＵＴにおいて電流を供給し、沈める。コンデンサ４４
は、この信号の交流（「ＡＣ」）成分を除去し、トラン
ジスタ４６の制御電極で電圧を生成する。この電圧は、
コンデンサ４４の比較的大きなサイズのため、時間の関
数として徐々に変化する。トランジスタ４６は、この直
流（「ＤＣ」）電圧を中間ノードに電流として送る。Ｃ
Ｐ ＯＵＴにおけるこのＤＣ成分電圧により、電流制御
発振器７４は、第１リング発振器７８および第２リング
発振器８０の電圧供給レール両端の電圧差を制御するこ
とにより、ＶＣＯ ＯＵＴの周波数を調整する。一般
に、第１リング発振器７８および第２リング発振器８０
の両端の電圧差が大きければ、それぞれの発振率(rate
of oscillation) も大きくなる。電流ソース回路５０お
よび電流シンク回路６２は、位相／周波数検出器１２の
出力の交流（「ＡＣ」）電圧成分を中間ノードに直接送
出する。これらの小さな電流変化により、電流制御発振
器７４は、短い時間期間の間だけ、ＶＣＯ ＯＵＴの周
波数を変化させ、それによりＶＣＯ ＯＵＴの位相を変
更する。
【００２２】図３は、図１に示すＶＣＯ１６の第２実施
例（以下「第２ＶＣＯ」）の概略図を示す。第２ＶＣＯ
１６は、いくつかの例外を除いて、第１ＶＣＯ１６と同
一である。特に、電流ソース回路１２０は、制御信号反
転ＤＯＷＮとＣＰ ＯＵＴにおける電圧とに応答して、
電流を中間ノードに供給する。同様に、電流シンク回路
１２２は、制御信号ＵＰとＣＰ ＯＵＴにおける電圧と
に応答して、中間ノードから電流を沈める。電流ソース
回路１２０，プロセス補償型電流シンク回路１２２およ
び電流制御発振器７４の組み合わせによって生成された
位相補正は、製造プロセスによって生じるばらつきの影
響を比較的受けにくい。
例（以下「第２ＶＣＯ」）の概略図を示す。第２ＶＣＯ
１６は、いくつかの例外を除いて、第１ＶＣＯ１６と同
一である。特に、電流ソース回路１２０は、制御信号反
転ＤＯＷＮとＣＰ ＯＵＴにおける電圧とに応答して、
電流を中間ノードに供給する。同様に、電流シンク回路
１２２は、制御信号ＵＰとＣＰ ＯＵＴにおける電圧と
に応答して、中間ノードから電流を沈める。電流ソース
回路１２０，プロセス補償型電流シンク回路１２２およ
び電流制御発振器７４の組み合わせによって生成された
位相補正は、製造プロセスによって生じるばらつきの影
響を比較的受けにくい。
【００２３】電流ソース回路１２０について、ｎチャネ
ル・トランジスタ１２４の第１電流電極は、第１電圧供
給であるグランドを受ける。トランジスタ１２４の第２
電流電極は、トランジスタ５４の第１電流電極と制御電
極とに接続される。トランジスタ１２４の制御電極は、
ＣＰ ＯＵＴに接続される。定電流源５２は必要ない。
ル・トランジスタ１２４の第１電流電極は、第１電圧供
給であるグランドを受ける。トランジスタ１２４の第２
電流電極は、トランジスタ５４の第１電流電極と制御電
極とに接続される。トランジスタ１２４の制御電極は、
ＣＰ ＯＵＴに接続される。定電流源５２は必要ない。
【００２４】電流シンク回路１２２について、トランジ
スタ６８の制御電極は、ＣＰ ＯＵＴに直接接続され
る。定電流源６４またはトランジスタ６６は必要ない。
スタ６８の制御電極は、ＣＰ ＯＵＴに直接接続され
る。定電流源６４またはトランジスタ６６は必要ない。
【００２５】第２ＶＣＯ１６の動作は、第１ＶＣＯ１６
と実質的に同様である。第２ＶＣＯ１６では、電流ソー
ス回路１２０および電流シンク回路１２２は、定電流発
生器を利用しない。その代わりに、これらの回路はＣＰ
ＯＵＴにおける電圧を「電流発生器」として利用す
る。この電圧は、チャージ・ポンプ１４の出力の関数と
して、およびＰＬＬ１０を製造する際に用いられる製造
プロセスの関数として変化する。後者の差は、ある程度
制御不可能である。
と実質的に同様である。第２ＶＣＯ１６では、電流ソー
ス回路１２０および電流シンク回路１２２は、定電流発
生器を利用しない。その代わりに、これらの回路はＣＰ
ＯＵＴにおける電圧を「電流発生器」として利用す
る。この電圧は、チャージ・ポンプ１４の出力の関数と
して、およびＰＬＬ１０を製造する際に用いられる製造
プロセスの関数として変化する。後者の差は、ある程度
制御不可能である。
【００２６】第２ＶＣＯ１６を製造するために用いられ
る製造プロセスは、ある範囲の利得を有するＶＣＯを作
る。例えば、ＶＣＯのあるロットでは、平均より「高
速」なトランジスタが得られることがある。高速トラン
ジスタは、電流制御発振器１６の利得を増加する、すな
わち、中間ノードにおける平均より小さい入力電圧、ま
たはＣＰ ＯＵＴにおける平均より大きい入力電圧は、
電流制御発振器７４から特定の応答を生成する。逆に、
ＶＣＯの別のロットでは、平均よりも「低速な」トラン
ジスタが得られることがある。低速トランジスタは、電
流制御発振器１６の利得を低下させる、すなわち、中間
ノードにおける平均より大きい入力電圧、またはＣＰ
ＯＵＴにおける平均より小さい入力電圧は、電流制御発
振器７４から特定の応答を生成する。
る製造プロセスは、ある範囲の利得を有するＶＣＯを作
る。例えば、ＶＣＯのあるロットでは、平均より「高
速」なトランジスタが得られることがある。高速トラン
ジスタは、電流制御発振器１６の利得を増加する、すな
わち、中間ノードにおける平均より小さい入力電圧、ま
たはＣＰ ＯＵＴにおける平均より大きい入力電圧は、
電流制御発振器７４から特定の応答を生成する。逆に、
ＶＣＯの別のロットでは、平均よりも「低速な」トラン
ジスタが得られることがある。低速トランジスタは、電
流制御発振器１６の利得を低下させる、すなわち、中間
ノードにおける平均より大きい入力電圧、またはＣＰ
ＯＵＴにおける平均より小さい入力電圧は、電流制御発
振器７４から特定の応答を生成する。
【００２７】第２ＶＣＯ１６の性能は、製造ばらつき(m
anufacturing variations)の範囲においてより一貫性が
ある。「高速プロセス」の場合、ＣＰ ＯＵＴにおける
予想より高い電圧により、電流ソース回路１２０および
電流シンク回路１２２は、特定の位相調整についてより
多くの電流を供給し、沈める。「低速プロセス」の場
合、ＣＰ ＯＵＴにおける予想より低い電圧により、電
流ソース回路１２０および電流シンク回路１２２は、特
定の位相調整について少ない電流を供給し、沈める。い
ずれの場合においても、電流ソース回路１２０および電
流シンク回路１２２の位相調整特性は、電流制御発振器
７４の利得をより緊密に追跡する。従って、第２ＶＣＯ
１６は、今日の半導体プロセスにあり得る製造ばらつき
の影響を受けにくい。第２ＶＣＯ１６は、複数のＶＣＯ
からなり、かつ各ＶＣＯが同じように挙動することが重
要なシステムに内蔵できる。マルチプロセッサ（「Ｍ
Ｐ」）データ処理システムは、かかるシステムの一例で
ある。
anufacturing variations)の範囲においてより一貫性が
ある。「高速プロセス」の場合、ＣＰ ＯＵＴにおける
予想より高い電圧により、電流ソース回路１２０および
電流シンク回路１２２は、特定の位相調整についてより
多くの電流を供給し、沈める。「低速プロセス」の場
合、ＣＰ ＯＵＴにおける予想より低い電圧により、電
流ソース回路１２０および電流シンク回路１２２は、特
定の位相調整について少ない電流を供給し、沈める。い
ずれの場合においても、電流ソース回路１２０および電
流シンク回路１２２の位相調整特性は、電流制御発振器
７４の利得をより緊密に追跡する。従って、第２ＶＣＯ
１６は、今日の半導体プロセスにあり得る製造ばらつき
の影響を受けにくい。第２ＶＣＯ１６は、複数のＶＣＯ
からなり、かつ各ＶＣＯが同じように挙動することが重
要なシステムに内蔵できる。マルチプロセッサ（「Ｍ
Ｐ」）データ処理システムは、かかるシステムの一例で
ある。
【００２８】次に、遅延整合回路網について説明する。
一般に、２つの回路経路は、第１経路に存在する回路を
第２経路に複製(replicate) し、第２経路に存在する回
路を第１経路に複製すること、すなわち、「ダミー回路
(dummy circuit) 」によって遅延整合される。ダミー回
路に対するさまざまな入力は、定電圧レベルに固定さ
れ、経路の機能が変化しないようにする。例えば、第１
経路が第２経路にはないマルチプレクサを有する場合、
このマルチプレクサは第２経路に追加される。元の第２
経路の出力は、ダミーのマルチプレクサの１つの入力に
接続され、この入力はマルチプレクサの出力として常に
選択される。ダミー回路遅延整合方法は、分配回路網２
８の場合には用いられないことがある。ここでは、ダミ
ーのセルは非常に多くのエリアを必要とし、非常に多く
の電力を消費する。
一般に、２つの回路経路は、第１経路に存在する回路を
第２経路に複製(replicate) し、第２経路に存在する回
路を第１経路に複製すること、すなわち、「ダミー回路
(dummy circuit) 」によって遅延整合される。ダミー回
路に対するさまざまな入力は、定電圧レベルに固定さ
れ、経路の機能が変化しないようにする。例えば、第１
経路が第２経路にはないマルチプレクサを有する場合、
このマルチプレクサは第２経路に追加される。元の第２
経路の出力は、ダミーのマルチプレクサの１つの入力に
接続され、この入力はマルチプレクサの出力として常に
選択される。ダミー回路遅延整合方法は、分配回路網２
８の場合には用いられないことがある。ここでは、ダミ
ーのセルは非常に多くのエリアを必要とし、非常に多く
の電力を消費する。
【００２９】遅延整合回路網２４の以下の説明は、特定
の半導体プロセスについてである。しかし、この方法は
さまざまな回路に適用でき、同じ結果を達成できる。説
明の実施例は、ＣＭＯＳプロセスである。
の半導体プロセスについてである。しかし、この方法は
さまざまな回路に適用でき、同じ結果を達成できる。説
明の実施例は、ＣＭＯＳプロセスである。
【００３０】ＣＭＯＳ回路経路の電力消費は、回路のキ
ャパシタンス（Ｃ），その動作電圧（Ｖ）および、その
動作周波数（ｆ）によって決定される。
ャパシタンス（Ｃ），その動作電圧（Ｖ）および、その
動作周波数（ｆ）によって決定される。
【００３１】
【数１】電力＝ＣＶ2 ｆ
【００３２】従って、遅延整合回路網２４の電力消費
は、分配回路網２８に対する遅延整合回路網２４のキャ
パシタンスおよび負荷を低減することにより、遅延整合
回路網２４の電力消費は、分配回路網２８の電力消費に
対してＮ分の１に低減できる。
は、分配回路網２８に対する遅延整合回路網２４のキャ
パシタンスおよび負荷を低減することにより、遅延整合
回路網２４の電力消費は、分配回路網２８の電力消費に
対してＮ分の１に低減できる。
【００３３】
【数２】Ｃ1 ＝Ｃ2 ／Ｎ
【００３４】ここで、下付き文字「１」は遅延整合回路
網２４を表し、下付き文字「２」は分配回路網２８を表
す。しかし、キャパシタンスのこの単純な低減によっ
て、２つの回路網における等しい伝搬遅延は得られな
い。従って、個別の伝搬遅延解析が必要になる。
網２４を表し、下付き文字「２」は分配回路網２８を表
す。しかし、キャパシタンスのこの単純な低減によっ
て、２つの回路網における等しい伝搬遅延は得られな
い。従って、個別の伝搬遅延解析が必要になる。
【００３５】遅延整合回路網２４または分配回路網２８
を介する伝搬遅延（τ）は、回路のキャパシタンス，そ
の抵抗（Ｒ），コンデンサ両端の電圧差（ΔＶ），コン
デンサを充電するために用いられる電流（Ｉ）とに比例
する。
を介する伝搬遅延（τ）は、回路のキャパシタンス，そ
の抵抗（Ｒ），コンデンサ両端の電圧差（ΔＶ），コン
デンサを充電するために用いられる電流（Ｉ）とに比例
する。
【００３６】
【数３】τ∝ＲＣ＋ＣΔＶ／Ｉ
【００３７】電力およびタイミングの両方の目的を満た
す解を得るためには、数２および数３を同時に解かなけ
ればならない。数２を数３に代入すると、次式が得られ
る。
す解を得るためには、数２および数３を同時に解かなけ
ればならない。数２を数３に代入すると、次式が得られ
る。
【００３８】
【数４】Ｒ1 Ｃ2 ／Ｎ＋Ｃ2 ΔＶ1 ／Ｉ1 Ｎ＝Ｒ2 Ｃ2
＋Ｃ2 ΔＶ2 ／Ｉ2 ここで、下付き文字は上記のように定義され、またΔＶ
1 ＝ΔＶ2 なので、
＋Ｃ2 ΔＶ2 ／Ｉ2 ここで、下付き文字は上記のように定義され、またΔＶ
1 ＝ΔＶ2 なので、
【００３９】
【数５】Ｒ1 Ｃ2 ／Ｎ＋Ｃ2 ΔＶ1 ／Ｉ1 Ｎ＝Ｒ2 Ｃ2
＋Ｃ2 ΔＶ1 ／Ｉ2 となる。数５の１つの解では、第１および第３項が等し
く、かつ第２項および第４項が等しい必要がある。この
解では、遅延整合回路網２４に流れる電流を、分配回路
網２８に流れる電流に対してＮ分の１に低減しなければ
ならない。この置換により、数５は次式のようにさらに
整理される。
＋Ｃ2 ΔＶ1 ／Ｉ2 となる。数５の１つの解では、第１および第３項が等し
く、かつ第２項および第４項が等しい必要がある。この
解では、遅延整合回路網２４に流れる電流を、分配回路
網２８に流れる電流に対してＮ分の１に低減しなければ
ならない。この置換により、数５は次式のようにさらに
整理される。
【００４０】
【数６】Ｒ1 Ｃ2 ／Ｎ＝Ｒ2 Ｃ2 または
【００４１】
【数７】Ｒ1 ＝Ｒ2 Ｎ従って、数２および数７は、遅延
整合回路網２４の設計を決定する。このような制限され
た回路網は、分配回路２８のＮ分の１の電力しか消費し
ないが、分配回路網２８と等しく信号伝搬を遅延させ
る。数２は、インバータ３８，４０および分配ＲＣ４２
のキャパシタンスを規定する。インバータ３８，４０の
キャパシタンスは、トランジスタの幅をＮ分の１に低減
することにより、インバータ３２，３４のキャパシタン
スに対してＮ分の１に低減できる。分配ＲＣ４２のキャ
パシタンスは、分配ＲＣ３６に対してＮ分の１に低減し
なければならない。しかし、数９は、分配ＲＣ４２の抵
抗は、分配ＲＣ３６に対してＮ倍増加しなければならな
いことを規定する。
整合回路網２４の設計を決定する。このような制限され
た回路網は、分配回路２８のＮ分の１の電力しか消費し
ないが、分配回路網２８と等しく信号伝搬を遅延させ
る。数２は、インバータ３８，４０および分配ＲＣ４２
のキャパシタンスを規定する。インバータ３８，４０の
キャパシタンスは、トランジスタの幅をＮ分の１に低減
することにより、インバータ３２，３４のキャパシタン
スに対してＮ分の１に低減できる。分配ＲＣ４２のキャ
パシタンスは、分配ＲＣ３６に対してＮ分の１に低減し
なければならない。しかし、数９は、分配ＲＣ４２の抵
抗は、分配ＲＣ３６に対してＮ倍増加しなければならな
いことを規定する。
【００４２】当業者であれば、特定のキャパシタンスお
よび抵抗を有するさまざまな導電素子を設計できる。こ
の設計プロセスは、導電素子の論理的特性に基づいて、
あるいはＰＬＬ１０を製造するために用いられる製造プ
ロセスの実際の結果に基づいて行うことができる。
よび抵抗を有するさまざまな導電素子を設計できる。こ
の設計プロセスは、導電素子の論理的特性に基づいて、
あるいはＰＬＬ１０を製造するために用いられる製造プ
ロセスの実際の結果に基づいて行うことができる。
【００４３】論理上、導電素子のキャパシタンスは、そ
の長さと幅の積に比例する。導線素子の抵抗は、その幅
に対する長さの比率に比例する。従って、分配ＲＣ４２
のキャパシタンスおよび抵抗は、数２および数９に規定
されるように、これらの関係も満たすことによって、分
配ＲＣ３６のキャパシタンスおよび抵抗に整合できる。
の長さと幅の積に比例する。導線素子の抵抗は、その幅
に対する長さの比率に比例する。従って、分配ＲＣ４２
のキャパシタンスおよび抵抗は、数２および数９に規定
されるように、これらの関係も満たすことによって、分
配ＲＣ３６のキャパシタンスおよび抵抗に整合できる。
【００４４】実際には、当業者であれば、長さおよび幅
の関数として、さまざまな導電素子のキャパシタンスお
よび抵抗を列挙する表を作成できる。従って、この表か
ら分配ＲＣ３６のキャパシタンスおよび抵抗を求め、こ
の求められたデータを数２および数９に従って変換し、
新たな特性を有する導電素子についてこの表を検索する
ことにより、分配ＲＣ４２のキャパシタンスおよび抵抗
を、分配ＲＣ３６のキャパシタンスおよび抵抗に整合で
きる。ＰＬＬ１０の１実施例では、分配ＲＣ３６をなす
Ｈツリーの各レベルは、分配ＲＣ４２における個別のコ
ンダクタと遅延整合される。
の関数として、さまざまな導電素子のキャパシタンスお
よび抵抗を列挙する表を作成できる。従って、この表か
ら分配ＲＣ３６のキャパシタンスおよび抵抗を求め、こ
の求められたデータを数２および数９に従って変換し、
新たな特性を有する導電素子についてこの表を検索する
ことにより、分配ＲＣ４２のキャパシタンスおよび抵抗
を、分配ＲＣ３６のキャパシタンスおよび抵抗に整合で
きる。ＰＬＬ１０の１実施例では、分配ＲＣ３６をなす
Ｈツリーの各レベルは、分配ＲＣ４２における個別のコ
ンダクタと遅延整合される。
【００４５】次に、スイッチングおよび分周論理ユニッ
トについて説明する。図４は、図１に示すスイッチング
および分周論理ユニット２６の概略図を示す。マルチプ
レクサ１２６の第１入力は、遅延整合回路網の出力ＣＬ
ＯＣＫ１を受ける。マルチプレクサ１２６の第２入力
は、分配回路網２８の出力ＣＬＯＣＫ２を受ける。ＣＯ
Ｐ２２からの制御信号ＳＥＬＥＣＴ ＰＡＴＨは、２つ
の入力のうち一方をマルチプレクサ１２６の出力として
選択する。マルチプレクサ１２６の出力は、第１ＡＮＤ
ゲート１２８の反転入力と、第２ＡＮＤゲート１３０の
第１入力とに接続される。クォリファイア論理ユニット
(qualifier logic unit)１３２によって生成された第１
制御信号は、第１ＡＮＤゲート１２８の非反転入力に接
続される。クォリファイア論理ユニット１３２によって
生成された第２制御信号は、ＡＮＤゲート１３０の第２
入力に接続される。第１ＡＮＤゲート１２８の出力およ
び第２ＡＮＤゲート１３０の出力は、ＮＯＲゲート１３
４の第１および第２入力に接続される。ＮＯＲゲート１
３４の出力は、ＦＥＥＤＢＡＣＫ ＣＬＯＣＫを生成す
る。論理ゲート１２８，１３０，１３４は、ＡＮＤ−Ｏ
Ｒ−反転(and-or-invert) （「ＡＯＩ」）ゲート１３６
として共通に呼ばれる。
トについて説明する。図４は、図１に示すスイッチング
および分周論理ユニット２６の概略図を示す。マルチプ
レクサ１２６の第１入力は、遅延整合回路網の出力ＣＬ
ＯＣＫ１を受ける。マルチプレクサ１２６の第２入力
は、分配回路網２８の出力ＣＬＯＣＫ２を受ける。ＣＯ
Ｐ２２からの制御信号ＳＥＬＥＣＴ ＰＡＴＨは、２つ
の入力のうち一方をマルチプレクサ１２６の出力として
選択する。マルチプレクサ１２６の出力は、第１ＡＮＤ
ゲート１２８の反転入力と、第２ＡＮＤゲート１３０の
第１入力とに接続される。クォリファイア論理ユニット
(qualifier logic unit)１３２によって生成された第１
制御信号は、第１ＡＮＤゲート１２８の非反転入力に接
続される。クォリファイア論理ユニット１３２によって
生成された第２制御信号は、ＡＮＤゲート１３０の第２
入力に接続される。第１ＡＮＤゲート１２８の出力およ
び第２ＡＮＤゲート１３０の出力は、ＮＯＲゲート１３
４の第１および第２入力に接続される。ＮＯＲゲート１
３４の出力は、ＦＥＥＤＢＡＣＫ ＣＬＯＣＫを生成す
る。論理ゲート１２８，１３０，１３４は、ＡＮＤ−Ｏ
Ｒ−反転(and-or-invert) （「ＡＯＩ」）ゲート１３６
として共通に呼ばれる。
【００４６】クォリファイア論理ユニット１３２は、Ｃ
ＬＯＣＫ１およびＭＯＤＥ制御信号を受ける。制御信号
ＭＯＤＥは、ＦＥＥＤＢＡＣＫ ＣＬＯＣＫ１：ＣＬＯ
ＣＫ１の比率を示す。これは、ユーザ（図示せず）にア
クセス可能な専用レジスタの出力から生成でき、あるい
はＰＬＬ１０の外部ピンに接続できる。クォリファイア
論理ユニット１３２の出力制御信号は、ＡＯＩゲート１
３６とともに、マルチプレクサ１２６の出力の特定の部
分と、マルチプレクサ１２６の出力の論理反転の特定の
部分とをマスクする。ＦＥＥＤＢＡＣＫ ＣＬＯＣＫの
遅い周波数により、位相／周波数検出器１２は、ＶＣＯ
ＯＵＴの周波数を増加する。それにより、ＰＬＬ１０
は、ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの位相および周波
数をＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの倍数に整合でき
る。スイッチングおよび分周論理ユニット２６の分周機
能は、本発明を実施する上で必要ない。ただし、１９９
４年４月１５日に出願され、本明細書に参考として含ま
れる、整理番号ＡＴ９−９４−０２４の米国特許出願 "
Apparatus and Method for Generating a Phase-Contro
lled Clock Signal"は、ＰＬＬ１０に内蔵できる新規な
分周機能について説明する。直列に縦続されたフリップ
フロップなどの他の回路も同じ分周機能を実行できる。
ＬＯＣＫ１およびＭＯＤＥ制御信号を受ける。制御信号
ＭＯＤＥは、ＦＥＥＤＢＡＣＫ ＣＬＯＣＫ１：ＣＬＯ
ＣＫ１の比率を示す。これは、ユーザ（図示せず）にア
クセス可能な専用レジスタの出力から生成でき、あるい
はＰＬＬ１０の外部ピンに接続できる。クォリファイア
論理ユニット１３２の出力制御信号は、ＡＯＩゲート１
３６とともに、マルチプレクサ１２６の出力の特定の部
分と、マルチプレクサ１２６の出力の論理反転の特定の
部分とをマスクする。ＦＥＥＤＢＡＣＫ ＣＬＯＣＫの
遅い周波数により、位相／周波数検出器１２は、ＶＣＯ
ＯＵＴの周波数を増加する。それにより、ＰＬＬ１０
は、ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの位相および周波
数をＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの倍数に整合でき
る。スイッチングおよび分周論理ユニット２６の分周機
能は、本発明を実施する上で必要ない。ただし、１９９
４年４月１５日に出願され、本明細書に参考として含ま
れる、整理番号ＡＴ９−９４−０２４の米国特許出願 "
Apparatus and Method for Generating a Phase-Contro
lled Clock Signal"は、ＰＬＬ１０に内蔵できる新規な
分周機能について説明する。直列に縦続されたフリップ
フロップなどの他の回路も同じ分周機能を実行できる。
【００４７】次に、チップ・オンボード・プロセッサに
ついて説明する。図５は、図１に示すＣＯＰ２２の動作
のフローチャート１３８を示す。リセット後に、ＰＬＬ
１０は、両方のフィードバック経路をイネーブルし、Ｃ
ＬＯＣＫ２をフィードバックする。まず、ＣＯＰ２２
は、ステップ１４０において、ＰＬＬが内蔵される回路
がノーマルまたは低電力モードであるかを調べる。ＰＬ
Ｌ１０が内蔵された回路がノーマル・モードの場合、Ｐ
ＬＬ１０は元のままで、ステップ１４０をループする。
低電力モードに入るべきであると判断すると、ＣＯＰ２
２はステップ１４２に分岐する。ＣＯＰ２２は、ステッ
プ１４２において、制御信号ＳＥＬＥＣＴ ＰＡＴＨを
アサートし、遅延整合回路網２４の出力をＦＥＥＤＢＡ
ＣＫ ＣＬＯＣＫとして選択する。次に、ステップ１４
４において、ＣＯＰ２２は、マルチプレクサ２０を介し
て分配回路網２８に定電圧レベルを入力する。図示の実
施例は、相補型金属酸化物半導体（「ＣＭＯＳ」）プロ
セスを利用して製造される。ＣＭＯＳ回路は、非クロッ
ク時に全くあるいはほとんど電力を消費しない。ステッ
プ１４６において、再びＣＯＰ２２は、ＰＬＬ１０が内
蔵された回路がノーマルまたは低電力モードであるかを
調べる。ＰＬＬ１０が内蔵された回路が低電力モードで
ある場合、ＰＬＬ１０は元のままで、ステップ１４６を
ループする。ＣＯＰ２２は、低電力モードを終了すべき
であると判断すると、ステップ１４８に分岐する。ＣＯ
Ｐ２２は、ステップ１４８において、マルチプレクサ２
０を介して分配回路網にＶＣＯ ＯＵＴを出力する。次
に、ステップ１５０において、ＣＯＰ２２は制御信号Ｓ
ＥＬＥＣＴ ＰＡＴＨをデアサートし、分配回路網２８
の出力をＦＥＥＤＢＡＣＫ ＣＬＯＣＫとして選択す
る。次に、ＣＯＰ２２はステップ１４０に戻る。この方
法により、ＰＬＬ１０は、ＶＣＯＯＵＴを分配回路網２
８を介して送出する前に、ＣＬＯＣＫ２を選択しないこ
とが保証される。
ついて説明する。図５は、図１に示すＣＯＰ２２の動作
のフローチャート１３８を示す。リセット後に、ＰＬＬ
１０は、両方のフィードバック経路をイネーブルし、Ｃ
ＬＯＣＫ２をフィードバックする。まず、ＣＯＰ２２
は、ステップ１４０において、ＰＬＬが内蔵される回路
がノーマルまたは低電力モードであるかを調べる。ＰＬ
Ｌ１０が内蔵された回路がノーマル・モードの場合、Ｐ
ＬＬ１０は元のままで、ステップ１４０をループする。
低電力モードに入るべきであると判断すると、ＣＯＰ２
２はステップ１４２に分岐する。ＣＯＰ２２は、ステッ
プ１４２において、制御信号ＳＥＬＥＣＴ ＰＡＴＨを
アサートし、遅延整合回路網２４の出力をＦＥＥＤＢＡ
ＣＫ ＣＬＯＣＫとして選択する。次に、ステップ１４
４において、ＣＯＰ２２は、マルチプレクサ２０を介し
て分配回路網２８に定電圧レベルを入力する。図示の実
施例は、相補型金属酸化物半導体（「ＣＭＯＳ」）プロ
セスを利用して製造される。ＣＭＯＳ回路は、非クロッ
ク時に全くあるいはほとんど電力を消費しない。ステッ
プ１４６において、再びＣＯＰ２２は、ＰＬＬ１０が内
蔵された回路がノーマルまたは低電力モードであるかを
調べる。ＰＬＬ１０が内蔵された回路が低電力モードで
ある場合、ＰＬＬ１０は元のままで、ステップ１４６を
ループする。ＣＯＰ２２は、低電力モードを終了すべき
であると判断すると、ステップ１４８に分岐する。ＣＯ
Ｐ２２は、ステップ１４８において、マルチプレクサ２
０を介して分配回路網にＶＣＯ ＯＵＴを出力する。次
に、ステップ１５０において、ＣＯＰ２２は制御信号Ｓ
ＥＬＥＣＴ ＰＡＴＨをデアサートし、分配回路網２８
の出力をＦＥＥＤＢＡＣＫ ＣＬＯＣＫとして選択す
る。次に、ＣＯＰ２２はステップ１４０に戻る。この方
法により、ＰＬＬ１０は、ＶＣＯＯＵＴを分配回路網２
８を介して送出する前に、ＣＬＯＣＫ２を選択しないこ
とが保証される。
【００４８】特定の実施例を参照して本発明について説
明してきたが、更なる修正や改善は当業者に想起され
る。本発明は、特許請求の範囲で定められるように本発
明の精神および範囲から逸脱しないかかる一切の修正を
網羅するものとする。
明してきたが、更なる修正や改善は当業者に想起され
る。本発明は、特許請求の範囲で定められるように本発
明の精神および範囲から逸脱しないかかる一切の修正を
網羅するものとする。
【図１】本発明により構成された位相同期ループのブロ
ック図である。
ック図である。
【図２】図１に示す電圧制御発振器の第１実施例の概略
図である。
図である。
【図３】図１に示す電圧制御発振器の第２実施例の概略
図である。
図である。
【図４】図１に示すスイッチングおよび分周論理の概略
図である。
図である。
【図５】図１に示すチップ・オンボード・プロセッサの
動作のフローチャートである。
動作のフローチャートである。
１０ 位相同期ループ（ＰＬＬ） １２ 位相／周波数検出器 １４ チャージ・ポンプ １６ 電圧制御発振器（ＶＣＯ） １８ 第１の２：１マルチプレクサ ２０ 第２の２：１マルチプレクサ ２２ チップ・オンボード・プロセッサ（ＣＯＰ） ２４ 遅延整合回路網 ２６ スイッチングおよび分周論理ユニット ２８ 分配回路網 ３０，３１，３２，３４，３８，４０ インバータ ３６，４２ 分配ＲＣ ４４ コンデンサ ４６ ｎチャネル・トランジスタ ４８ 小さいｎチャネル・トランジスタ ５０ 電流ソース回路 ５２ 定電流源 ５４，５６，５８ ｐチャネル・トランジスタ ６０ コンデンサ ６２ 電流シンク回路 ６４ 定電流源 ６６，６８，７０ ｎチャネル・トランジスタ ７２ コンデンサ ７４ 電流制御発振器 ７６ 差動段増幅器 ７８ 第１リング発振器 ８０ 第２リング発振器 ８２ インバータ ８４，９０ ｐチャネル・トランジスタ ８６，８８ ｎチャネル・トランジスタ ９２，９６，１００ ｐチャネル・トランジスタ ９４，９８，１０２ ｎチャネル・トランジスタ １０４，１０８，１１２ ｐチャネル・トランジスタ １０６，１１０，１１４ ｎチャネル・トランジスタ １１６，１１８ ｐチャネル・トランジスタ １２０ 電流ソース回路 １２２ 電流シンク回路 １２４ ｎチャネル・トランジスタ １２６ マルチプレクサ １２８ 第１ＡＮＤゲート １３０ 第２ＡＮＤゲート １３２ クォリファイア論理ユニット １３４ ＮＯＲゲート １３６ ＡＯＩゲート
Claims (6)
- 【請求項１】 第１端子および第２端子からなるコンデ
ンサ（４４）であって、前記第１端子は入力電圧レベル
を受け、前記第２端子は第１電圧供給を受ける、コンデ
ンサ（４４）；第１電流電極，第２電流電極および制御
電極からなる第１トランジスタであって、前記第１電流
電極は前記第１電圧供給を受け、前記制御電極は、前記
コンデンサの前記第１端子に結合され、前記第２端子
は、中間ノードに結合される、第１トランジスタ（４
６）；前記中間ノードに結合された電流ソース回路（５
０または１２０）であって、第１制御信号に応答して前
記中間ノードに電流を供給する電流ソース回路（５０ま
たは１２０）；前記中間ノードに結合された電流シンク
回路（６２または１２２）であって、第２制御信号に応
答して前記中間ノードから電流を沈める電流シンク回路
（６２または１２２）；および前記中間ノードに結合さ
れた電流制御発振器（７４）であって、前記中間ノード
において供給された電流に応答して周期的なクロック信
号を生成する電流制御発振器（７４）；によって構成さ
れることを特徴とする無抵抗器型の電圧制御発振器（１
２）。 - 【請求項２】 前記電流ソース回路（５０）において：
第１および第２端子からなり、前記第１端子は前記第１
電圧供給を受ける第１定電流源（５２）；第１電流電
極，第２電流電極および制御電極からなる第２トランジ
スタ（５４）であって、前記第１電流電極は、第２電圧
供給を受け、前記第２電流電極および制御電極は、前記
第１定電流源の前記第２端子に結合される、第２トラン
ジスタ（５４）；第１電流電極，第２電流電極および制
御電極からなる第３トランジスタ（５６）であって、前
記第１電流電極は、前記中間ノードに結合され、前記制
御電極は、前記第２トランジスタの前記制御電極に結合
される、第３トランジスタ（５６）；第１電流電極，第
２電流電極および制御電極からなる第４トランジスタ
（５８）であって、前記第１電流電極は、前記第２電圧
供給を受け、前記第２電流電極は、前記第３トランジス
タの前記第２電流電極に結合され、前記制御電極は、前
記第１制御信号を受ける、第４トランジスタ（５８）；
および、 前記電流シンク回路（６２）において：第１および第２
端子からなり、前記第１端子は前記第２電圧供給を受け
る第２定電流源（６４）；第１電流電極，第２電流電極
および制御電極からなる第５トランジスタ（６６）であ
って、前記第１電流電極は、前記第１電圧供給を受け、
前記第２電流電極および制御電極は、前記第２定電流源
の前記第２端子に結合される、第５トランジスタ（６
６）；第１電流電極，第２電流電極および制御電極から
なる第６トランジスタ（６８）であって、前記第１電流
電極は、前記中間ノードに結合され、前記制御電極は、
前記第５トランジスタの前記第１電流電極と制御電極と
に結合される、第６トランジスタ（６８）；第１電流電
極，第２電流電極および制御電極からなる第７トランジ
スタ（７０）であって、前記第１電流電極は、前記第１
電圧供給を受け、前記第２電流電極は、前記第６トラン
ジスタの前記第２電流電極に結合され、前記制御電極
は、前記第２制御信号を受ける、第７トランジスタ（７
０）；からなることを特徴とする請求項１記載の無抵抗
器型の電圧制御発振器。 - 【請求項３】 前記電流ソース回路（１２０）におい
て：第１電流電極，第２電流電極および制御電極からな
る第２トランジスタ（１２４）であって、前記第１電流
電極は、前記第１電圧供給を受け、前記制御電極は、前
記第１トランジスタの前記制御電極に結合される、第２
トランジスタ（１２４）；第１電流電極，第２電流電極
および制御電極からなる第３トランジスタ（５４）であ
って、前記第１電流電極は、第２電圧供給を受け、前記
第２電流電極および制御電極は、前記第２トランジスタ
の前記第２電流電極に結合される、第３トランジスタ
（５４）；第１電流電極，第２電流電極および制御電極
からなる第４トランジスタ（５６）であって、前記第１
電流電極は、前記中間ノードに結合され、前記制御電極
は、前記第３トランジスタの前記制御電極に結合され
る、第４トランジスタ（５６）；第１電流電極，第２電
流電極および制御電極からなる第５トランジスタ（５
８）であって、前記第１電流電極は、前記第２電圧供給
を受け、前記第２電流電極は、前記第４トランジスタの
前記第２電流電極に結合され、前記制御電極は、前記第
１制御信号を受ける、第５トランジスタ（５８）；およ
び、 前記電流シンク電流（１２２）において：第１電流電
極，第２電流電極および制御電極からなる第６トランジ
スタ（６８）であって、前記第１電流電極は、前記中間
ノードに結合され、前記制御電極は、前記第１トランジ
スタの前記制御電極に結合される、第６トランジスタ
（６８）；第１電流電極，第２電流電極および制御電極
からなる第７トランジスタ（７０）であって、前記第１
電流電極は、前記第１電圧供給を受け、前記第２電流電
極は、前記第６トランジスタの前記第２電流電極に結合
され、前記制御電極は、前記第２制御信号を受ける、第
７トランジスタ（７０）；からなることを特徴とする請
求項１記載の無抵抗器型の電圧制御発振器。 - 【請求項４】 基準クロック信号およびフィードバック
・クロック信号を受ける位相／周波数検出器（１２）で
あって、前記位相／周波数検出器は、前記基準クロック
信号およびフィードバック・クロック信号の位相および
周波数関係に応答して、第１制御信号および第２制御信
号を生成する位相／周波数検出器（１２）；前記位相／
周波数検出器に結合され、前記第１および第２制御信号
に応答して、出力電圧を生成するチャージ・ポンプ（１
４）；前記チャージ・ポンプと、前記位相／周波数検出
器とに結合され、前記フィードバック・クロック信号を
生成する電圧制御発振器（１６）；によって構成される
システムであって、前記チャージ・ポンプにおいて：第
１端子および第２端子からなり、前記第１端子は入力電
圧レベルを受け、前記第２端子は第１電圧供給を受ける
コンデンサ（４４）；第１電流電極，第２電流電極およ
び制御電極からなる第１トランジスタ（４６）であっ
て、前記第１電流電極は、前記第１電圧供給を受け、前
記制御電極は、前記コンデンサの前記第１端子に結合さ
れ、前記第２端子は中間ノードに結合される第１トラン
ジスタ（４６）；前記中間ノードに結合された電流ソー
ス回路（５０または１２０）であって、前記第１制御信
号に応答して、前記中間ノードに電流を供給する電流ソ
ース回路（５０または１２０）；前記中間ノードに結合
された電流シンク回路（６２または１２２）であって、
前記第２制御信号に応答して前記中間ノードから電流を
沈める電流シンク回路（６２または１２２）；および前
記中間ノードに結合された電流制御発振器（７４）であ
って、前記中間ノードにおいて供給された電流に応答し
て、前記フィードバック・クロック信号を生成する電流
制御発振器（７４）；によって構成されることを特徴と
するシステム。 - 【請求項５】 前記電流ソース回路において：第１およ
び第２端子からなり、前記第１端子が前記第１電圧供給
を受ける第１定電流源（５２）；第１電流電極，第２電
流電極および制御電極からなる第２トランジスタ（５
４）であって、前記第１電流電極は、第２電圧供給を受
け、前記第２電流電極および制御電極は、前記第１定電
流源の前記第２端子に結合される、第２トランジスタ
（５４）；第１電流電極，第２電流電極および制御電極
からなる第３トランジスタ（５６）であって、前記第１
電流電極は、前記中間ノードに結合され、前記制御電極
は、前記第２トランジスタの制御電極に結合される、第
３トランジスタ（５６）；第１電流電極，第２電流電極
および制御電極からなる第４トランジスタ（５８）であ
って、前記第１電流電極は、前記第２電圧供給を受け、
前記第２電流電極は、前記第３トランジスタの前記第２
電流電極に結合され、前記制御電極は、前記第１制御信
号を受ける、第４トランジスタ（５８）；および、 前記電流シンク回路（６２）において：第１および第２
端子からなり、前記第１端子が前記第２電圧供給を受け
る第２定電流源（６４）；第１電流電極，第２電流電極
および制御電極からなる第５トランジスタ（６６）であ
って、前記第１電流電極は、前記第１電圧供給を受け、
前記第２電流電極および制御電極は、前記第２定電流源
の前記第２端子に結合される、第５トランジスタ（６
６）；第１電流電極，第２電流電極および制御電極から
なる第６トランジスタ（６８）であって、前記第１電流
電極は、前記中間ノードに結合され、前記制御電極は、
前記第５トランジスタの前記第１電流電極と制御電極と
に結合される、第６トランジスタ（６８）；第１電流電
極，第２電流電極および制御電極からなる第７トランジ
スタ（７０）であって、前記第１電流電極は、前記第１
電圧供給を受け、前記第２電流電極は、前記第６トラン
ジスタの前記第２電流電極に結合され、前記制御電極
は、前記第２制御信号を受ける、第７トランジスタ（７
０）；からなることを特徴とする請求項４記載のシステ
ム。 - 【請求項６】 前記電流ソース回路（１２０）におい
て：第１電流電極，第２電流電極および制御電極からな
る第２トランジスタ（１２４）であって、前記第１電流
電極は、前記第１電圧供給を受け、前記制御電極は、前
記第１トランジスタの前記制御電極に結合される、第２
トランジスタ（１２４）；第１電流電極，第２電流電極
および制御電極からなる第３トランジスタ（５４）であ
って、前記第１電流電極は、第２電圧供給を受け、前記
第２電流電極および制御電極は、前記第２トランジスタ
の前記第２電流電極に結合される、第３トランジスタ
（５４）；第１電流電極，第２電流電極および制御電極
からなる第４トランジスタ（５６）であって、前記第１
電流電極は、前駆中間ノードに結合され、前記制御電極
は、前記第３トランジスタの前記制御電極に結合され
る、第４トランジスタ（５６）；第１電流電極，第２電
流電極および制御電極からなる第５トランジスタ（５
８）であって、前記第１電流電極は、前記第２電圧供給
を受け、前記第２電流電極は、前記第４トランジスタの
前記第２電流電極に結合され、前記制御電極は、前記第
１制御信号を受ける、第５トランジスタ（５８）；およ
び、 前記電流シンク回路（１２２）において：第１電流電
極，第２電流電極および制御電極からなる第６トランジ
スタ（６８）からなり、前記第１電流電極は、前記中間
ノードに結合され、前記制御電極は、前記第１トランジ
スタの前記制御電極に結合される、第６トランジスタ
（６８）；第１電流電極，第２電流電極および制御電極
からなる第７トランジスタ（７０）であって、前記第１
電流電極は、前記第１電圧供給を受け、前記第２電流電
極は、前記第６トランジスタの前記第２電流電極に結合
され、前記制御電極は、前記第２制御信号を受ける、第
７トランジスタ（７０）；からなることを特徴とする請
求項４記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US300238 | 1994-09-06 | ||
| US08/300,238 US5463353A (en) | 1994-09-06 | 1994-09-06 | Resistorless VCO including current source and sink controlling a current controlled oscillator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888565A true JPH0888565A (ja) | 1996-04-02 |
Family
ID=23158259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250084A Pending JPH0888565A (ja) | 1994-09-06 | 1995-09-05 | 無抵抗器型の電圧制御発振器 |
Country Status (5)
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| US (1) | US5463353A (ja) |
| EP (1) | EP0701323A3 (ja) |
| JP (1) | JPH0888565A (ja) |
| KR (1) | KR960012710A (ja) |
| CN (1) | CN1147169A (ja) |
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