JP3695833B2 - Ｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はＰＬＬ回路(位相ロックループ回路)、特に例えばＰＳＫ(Phase Shift Keying)変調されたキャリアを入力とし、安定な発振出力を得るＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
この種のＰＬＬ回路として、例えば特願平７−２４４７３８号に記載されたＰＳＫ変調による通信を行う非接触ＩＣカードの受信の際の検波回路で使用されているものがある。図１５には、この非接触ＩＣカードのＰＬＬ回路を含む受信回路の構成を概略的に示す。なお図１５では送信の際の変調のための回路は削除して示されている。
【０００３】
図１５において、１は非接触ＩＣカード、２はアンテナコイル２ａとコンデンサ２ｂより並列共振回路を構成するアンテナ共振回路、３は整流素子３ａ〜３ｄからなる全波整流のブリッジ整流回路、４はＮチャネルトランジスタ４ａ〜４ｄからなる切換回路、５はインバータ、６は一定の電源電圧を得るためのツェナーダイオード、７は整流された電圧を平滑してエネルギを蓄積するエネルギ蓄積回路、Ｒａは抵抗である。
【０００４】
また、８は比較器、９はＤ型フリップフロップで、これらはアンテナ共振回路２の電圧の低い方の端子を接地する切換回路３への切換信号Ｃを発生する回路である。また、１０はＰＬＬ回路、１１はＥＸ−ＯＲ回路、１２ａ、１２ｂはＤ型フリップフロップであり、これらは入力信号に位相変調があったことを検出する検波部分を構成する。また、図１６には図１５の回路の各部分の波形を示す。
【０００５】
次に動作を簡単に説明する。Ｏはアンテナ共振回路２の両端の電圧である。比較器８は入力信号Ｐが破線で示す接地レベル(図１６参照)より低下したことを検出し、これに従ってＤ型フリップフロップ９は、アンテナ共振回路２の低い方を接地するように切換回路４を動作させるための切換信号Ｑを反転させる。これにより入力信号Ｐで示すように、アンテナ共振回路２の低い方を接地し高い方を信号として取り出す。
【０００６】
ＰＬＬ回路１０、ＥＸ−ＯＲ回路１１、Ｄ型フリップフロップ１２ａ、１２ｂからなる検波部分は、比較器８の信号Ｒから基準位相信号を発生し、この基準位相信号と受信した信号との位相を比較することにより、位相の変化を検出する。ＰＬＬ回路１０は、入力信号Ｐが接地レベルより低下したことを示す信号Ｒを入力とし、これに同調した出力信号Ｒ’を発生する。そしてＰＬＬ回路１０の出力信号Ｒ’をＤ型フリップフロップ１２ｂにより１／２に分周してこれを基準位相信号Ｒ”とし、ＥＸ−ＯＲ１１によりこの基準位相信号Ｒ”と切換信号ＱとのＥＸ−ＯＲをとり、Ｄ型フリップフロップ１２ａ(信号Ｓのひげ取り用)でＰＬＬ回路１０の出力信号Ｒ’で半周期毎にサンプリングして検波出力Ｓ’を得る。
【０００７】
切換信号Ｑは受信された信号の位相に対応している。これにより、切換信号Ｑと基準位相信号Ｒ”のＥＸ−ＯＲをとり、半周期毎にサンプリングして受信された信号に位相変化があったか否かを検出する。
【０００８】
すなわちＰＬＬ回路１０は、入力に対応した周波数の信号を、例えば図１６の信号Ｒ、Ｒ’に示すように、入力のパルスが一回抜けた場合でもこれを補うようにして出力するものである。
【０００９】
図１７には従来のＰＬＬ回路の一例を示す。図１７のＰＬＬ回路１０において、２０は例えばＮＡＮＤゲート２０２〜２１６から構成される位相比較器、３０は抵抗Ｒ１、Ｒ２とコンデンサＣ１で構成されるループフィルタ、４０は電圧制御発振器(以下ＶＣＯ(Voltage controlled Oscillator)とする)である。なお、これらの回路は例えば型番74HC4046Aのチップで実現される。
【００１０】
ＰＬＬ回路１０はこのように位相比較器２０、ループフィルタ３０およびＶＣＯ４０で構成される。位相比較器２０は、入力信号(例えばＲ)とＶＣＯ４０の出力(例えばＲ’)の信号間の位相差に応じて電圧を発生する。
【００１１】
これをもう少し詳しく説明すると、例えば入力信号とＶＣＯ４０の出力信号が同じ周波数、同じ位相の場合に位相比較器２０の出力信号のパルスのデューティ比は５０％で、位相の遅れや進みに応じでそのデューティ比が５０％を中心にして増減し、例えばデューティ比が５０％を越えればループフィルタ３０はチャージ状態となりその電圧は上昇し、５０％以下になればディスチャージ状態になりその電圧は降下する。
【００１２】
このループフィルタ３０の出力がＶＣＯ４０の制御電圧となり、ＶＣＯ４０は入力電圧に従った周波数の出力を発生する。そして入力信号ＲとＶＣＯ４０の出力信号Ｒ’との周波数および位相の差を無くすように帰還制御が行われる。
【００１３】
【発明が解決しようとする課題】
以上のように構成された従来のＰＬＬ回路では、入力信号とＶＣＯの出力信号の周波数と位相がそれぞれ一致するロック状態になるまで、ループフィルタのチャージとディスチャージを繰り返しながら、周波数と位相を同時に合わせていくので、時間がかかる等の問題があった。
【００１４】
この発明は上記の課題を解消するためになされたもので、ロック状態になるまでの時間が短いＰＬＬ回路等を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的に鑑み、この発明は、位相比較器と、この位相比較器の出力により充放電されるループフィルタと、このループフィルタの電圧に従って発振し、出力を上記位相比較器に帰還させる電圧制御発振器と、からなるＰＬＬ回路であって、上記位相比較器が、リセット信号を受けるゲート回路と、上記ゲート回路の出力を受け、その出力が周波数を合わせるモードを示し、上記電圧制御発振器の発振周波数が入力信号の周波数より低いことを検出した場合、発振周波数が高いと検出するまで周波数を上昇させるよう上記ループフィルタを充電し、上記電圧制御発振器の発振周波数が入力信号の周波数より高いことを検出した場合、発振周波数が低いと検出するまで周波数を下降させるよう上記ループフィルタを放電させる周波数合わせ込み手段と、周波数の合わせ込みの後に上記電圧制御発振器の発振周波数と入力信号の位相を合わせる位相合わせ込み手段と、を含むことを特徴とするＰＬＬ回路にある。
【００１６】
また、上記位相比較器が、上記周波数の合わせ込みの誤ったロックを防止するために、合わせ込みの完了を遅延させる周波数合わせ込み完了遅延手段をさらに含むことを特徴とする。
【００１７】
また、上記ＰＬＬ回路が位相変調された受信信号の検波回路のためのものであって、上記周波数合わせ込み手段が、上記受信信号に変調があったことを示す信号を入力し、変調があった場合には周波数合わせ込みを続行することを特徴とする。
【００１８】
また、上記位相比較器が、周波数がロックした後、入力として位相変調された入力が入力されても位相比較器の出力のデューティの変動を抑える信号補償手段をさらに含むことを特徴とする。
【００１９】
また、上記リセット信号はパワーオンリセット信号であることを特徴とする。
【００２５】
【発明の実施の形態】
以下、各実施の形態に従ってこの発明のＰＬＬ回路について説明する。
実施の形態１．
図１はこの発明の一実施の形態によるＰＬＬ回路の構成を示す図である。ＰＬＬ回路１０ａは位相比較器２０ａ、ループフィルタ３０およびＶＣＯ４０で構成される。
【００２６】
位相比較器２０ａにおいて、２０２〜２１６、２２２〜２５０はＮＡＮＤゲート、２１８および２２０はＤ型フリップフロップ、２５２はインバータ、２５４はＮＯＲゲートである。ループフィルタ３０およびＶＣＯ４０は基本的に従来のものと同じである。また図２には、ＶＣＯ４０の出力信号Ｒ’の周波数が、入力信号Ｒの周波数より低いところからこれに一致するまでの図１の各部の波形を示す。
【００２７】
ループフィルタ３０において、周波数の変化はコンデンサＣ１の両端の電圧の変化に相当するため、コンデンサＣ１の充放電動作が伴い動作に時間がかかるが、位相の変化は抵抗Ｒ２の電圧の変化に相当するため、素早く変化させることができる。
【００２８】
この実施の形態のＰＬＬ回路１０ａでは、最初に周波数が一致するまで、ループフィルタ３０の充電および放電のいずれかを行い、周波数が一致した後は、充電、放電を繰り返しながら位相を合わせるように動作させることにより、周波数を合わせる際に、周波数が低い方あるいは高い方のいずれかから所定の周波数に近づく動作だけで、充電と放電を繰り返すことがないので、短時間でロック状態となる。
【００２９】
次に、図２に示すＶＣＯ４０の出力信号Ｒ’の周波数を入力信号Ｒの周波数より低いところからこれに一致するまでの動作を説明する。Ｄ型フリップフロップ２２０の出力信号Ｃは、ＶＣＯ４０の出力信号Ｒ’の立下がりエッジ間に複数の入力信号Ｒの立下がりエッジがあったときに“Ｌ”レベルとなり、Ｄ型フリップフロップ２１８の出力信号Ｄは、入力信号Ｒの立下がりエッジ間に複数のＶＣＯ４０の出力信号Ｒ’の立下がりエッジがあったとき“Ｈ”レベルとなる。
【００３０】
ＵＰＸＢ信号はＶＣＯ４０の出力信号Ｒ’の周波数を上げるために出力信号Ｅを“Ｈ”レベルに維持する信号、ＤＯＷＮＸＢ信号は下げるために出力信号Ｅを“Ｌ”レベルに維持する信号、ＲＥＳＥＴＢ信号は通常のパワーオンリセット信号を表し、電源投入の最初のみ周波数を高速に合わせるモードにするように働く信号で、これらは共に“Ｌ”レベルで有意状態にある信号である。ＵＰＸＢ信号は、ＲＥＳＥＴＢ信号が“Ｌ”レベルで、ＤＯＷＮＸＢ信号が“Ｈ”レベルのときに、信号Ｃが“Ｈ”レベルになると“Ｌ”レベルになり、信号Ｄが“Ｈ”レベルになると“Ｈ”レベルに戻る。
【００３１】
また図２には示されていないが、ＶＣＯ４０の出力信号Ｒ’の周波数を入力信号Ｒの周波数より高いところからこれに一致するまでの動作の場合、ＤＯＷＮＸＢ信号はＲＥＳＥＴＢ信号が“Ｌ”レベルで、ＵＰＸＢ信号が“Ｈ”レベルのときに、信号Ｄが“Ｈ”レベルになると“Ｌ”レベルになり、信号Ｃが“Ｈ”レベルになると“Ｈ”レベルに戻る。
【００３２】
ＵＰＸＢ信号が“Ｌ”レベルのときには、出力信号Ｅは“Ｈ”レベルとなり、ＶＣＯ４０の出力信号Ｒ’の周波数が入力信号Ｒの周波数より高くなるまで、ＶＣＯ４０の出力信号Ｒ’の周波数を上昇させる信号を出し続けるので、周波数を合わせるまでの時間が短くなる。
【００３３】
また逆に、入力信号Ｒの周波数よりＶＣＯ４０の発振周波数すなわち出力信号Ｒ’の周波数が高いところから始まった場合(図２には示されていない)は、ＤＯＷＮＸＢ信号が“Ｌ”レベルになり、その間、出力Ｅが“Ｌ”レベルとなり、ＶＣＯ４０の周波数を低くするように動作するので同様に、周波数を合わせるまでの時間が短くなる。
【００３４】
そして、周波数がほぼ一致した状態でＲＥＳＥＴＢ信号、ＤＯＷＮＸＢ信号およびＵＰＸＢ信号が共に“Ｈ”レベルになると、ＮＡＮＤゲート２２６の出力信号Ｆは“Ｌ”レベルとなり、これにより以後、Ｄ型フリップフロップ２１８、２２０、ＮＡＮＤゲート２２２、２２４、２２８〜２５０、インバータ２５２およびＮＯＲゲート２５４で構成される周波数を短時間で合わせるための回路は機能を停止し、その後はＮＡＮＤゲート２０２〜２１６からなる従来の回路のみにより、位相を一致させる動作が続けられる。すなわち信号Ａが位相比較器２０ａの出力信号Ｅとなる。
【００３５】
実施の形態２．
上記実施の形態のＰＬＬ回路を使用した非接触ＩＣカードの場合、上述の周波数を合わせる動作中に、ＢＰＳＫ変調された波形が入力されてしまった場合、変調のある箇所で、入力信号Ｒの波形が乱れ、入力パルス数が一個増減される。そのため信号Ｃあるいは信号Ｄが誤って発生され、周波数の高速合わせ込みが不正確になることが考えられる。
【００３６】
しかし、無変調波の中に変調波が一部に存在するような入力の場合、周波数の合わせ込みが完了した後も所定の期間、合わせ込みを続けるようにすることにより、再度、高速の合わせ込みモードに入ることが可能となる。
【００３７】
図３にはこの実施の形態によるＰＬＬ回路１０ｂの構成を示す。このＰＬＬ回路１０ｂの位相比較器２０ｂでは、ＮＡＮＤゲート２２６の出力側に遅延用タイマ２５６を挿入した。この遅延用タイマ２５６により、周波数がほぼ一致した状態でＲＥＳＥＴＢ信号、ＤＯＷＮＸＢ信号およびＵＰＸＢ信号が共に“Ｈ”レベルになり、ＮＡＮＤゲート２２６の出力信号Ｆが“Ｌ”レベルとなっても、タイマ２５６で設定された所定の時間の間は、ＮＡＮＤゲート２２２、２２４への信号を“Ｈ”レベルに維持した信号Ｇを出力する。
【００３８】
これにより、信号Ｆが“Ｌ”レベルになってからも信号Ｇが“Ｌ”レベルになるまでの間、再度、信号Ｃまたは信号Ｄにより、周波数の合わせ込みに入ることが可能となり、正確な周波数合わせが行える。
【００３９】
実施の形態３．
図４にこの実施の形態によるＰＬＬ回路１０ｃの構成を示す。ＰＬＬ回路がロック状態にない時には、通常、カードの変調回路は変調有りと判断する。そこでこの実施の形態では図３の実施の形態２のものにさらに、例えばカードの復調回路ＤＣから、カードへの入力信号に変調があった時、すなわち受信信号があった時に“Ｌ”レベルとなる変調検出信号Ｈを位相比較器２０ｃのＮＡＮＤゲート２２６の入力として追加し、ロックしたか否かの判断に加えるようにした。これにより、ロック状態にあるか否かがさらに正確に判断できる。
【００４０】
実施の形態４．
この実施の形態では特に、ＰＬＬ回路がロックした後、変調波を受けた時の、ＰＬＬ回路の安定度を向上させる位相比較器を提供する。図５にこの実施の形態によるＰＬＬ回路１０ｄの構成を示す。また、図６には従来のものとの動作の違いを説明するための波形図を示す。図５の位相比較器２０ｄでは、左側の位相を合わせる回路にＮＡＮＤゲート２５８〜２６４およびＯＲゲート２６６からなる部分が追加されいる。
【００４１】
図６のａで示すように入力信号Ｒが変調されていて、ＶＣＯ４０の出力信号Ｒ’の立下がりの後に、再度、ＶＣＯ４０の出力信号Ｒ’の立下がりが入力された場合、図６に示すように従来の信号Ａは、次の入力信号Ｒの立下がりまで“Ｌ”レベルのままとなり、これはループフィルタ４０を通った後の電圧に与える影響が大きく、ＶＣＯ４０の周波数変動も大きくなり、もとの周波数に戻るのに時間がかかる。
【００４２】
そこでこの実施の形態では、入力信号Ｒが変調されていて、ＶＣＯ４０の出力信号Ｒ’の立下がりの後に、再度、ＶＣＯ４０の出力信号Ｒ’の立下がりが入力された場合、ＮＡＮＤゲート２６４の出力信号Ｉ(図６参照)により、この時点で信号Ａ’を強制的に“Ｈ”レベルに戻すようにした。
【００４３】
このため、従来の信号Ａに比べ、この実施の形態の信号Ａ’はデューティ比に変化が少ないため、変調波を受けた場合のループフィルタ４０を通った後の電圧に与える影響が少なく、ＶＣＯ４０の周波数変動も少なくすることができる。
【００４４】
実施の形態５．
ＰＬＬ回路において、使用分野(アプリケーション)を変える等で発振周波数を大幅に変える場合には、同時にループフィルタの定数も変える必要がある。このため従来、ループフィルタのコンデンサＣおよび抵抗ＲはＩＣ化が困難であり、外付けのものを使用していた。この実施の形態では特に、ＰＬＬ回路をループフィルタも含めて全てＩＣ化でき、かつループフィルタの定数も、ＶＣＯの発振周波数に応じて変わるようにしたループフィルタを提供する。
【００４５】
図７にこの実施の形態によるＰＬＬ回路１０ｅの構成を示す。位相比較器２０Ａは従来のものでも上述した実施の形態のものでもよい。ループフィルタ３０ａは、Ｐチャネルトランジスタ３０２、３０６、３０８、Ｎチャネルトランジスタ３０４、３１０、３１２、およびコンデンサ３１４から構成される。インバータ３０１は、ループフィルタ３０ａのコンデンサ３１４を充放電させるためのＵＢ／Ｄ信号を得るために、ループフィルタ３０ａの回路設計上、位相比較器２０Ａの出力信号ＡあるいはＥを反転させるためのものである。
【００４６】
ＶＣＯ４０ａは、Ｐチャネルトランジスタ４０２、４０８、４１０、４１４、Ｎチャネルトランジスタ４０４、４０６、４１２、４１６、コンデンサ４１８、４２０、インバータ４２２、４２４およびＮＡＮＤゲート４２６、４２８から構成される。ＶＣＯ４０ａはコンデンサ４１８、４２０が交互に充電されることにより発振し、その発振周波数はコンデンサ４１８、４２０が充電されるＰチャネルトランジスタ４０８に流れる電流値により決まる。
【００４７】
従来、ループフィルタの定数を変えるのに抵抗ＲやコンデンサＣの値を変えていたが、この抵抗等の値を変えるということは充放電電流の電流値を変えることである。そこでこの実施の形態では、ＶＣＯ４０ａの発振周波数を決める電流の大きさに応じた電流値の電流で、位相比較器２０Ａの出力ＡあるいはＥに従って、ループフィルタ３０ａのコンデンサ３１４を充放電することにより、ループフィルタ３０の定数をＶＣＯ４０ａの発振周波数に応じて変わるようにした。
【００４８】
図７において、ＶＣＯ４０ａのＰチャネルトランジスタ４０８に流れる電流はＶＣＯ４０ａの発振周波数に対応しており、この電流に対応した電流がループフィルタ３０ａのＰチャネルトランジスタ３０２および３０６の回路に流れる。コンデンサ３１４は、電源からＰチャネルトランジスタ３０６、Ｐチャネルトランジスタ３０８の経路で充電され、Ｎチャネルトランジスタ３１０、Ｎチャネルトランジスタ３１２そしてグランドの経路で放電される。そして充電か放電かは位相比較器２０ＡからのＵＢ／Ｄ信号の“Ｈ”“Ｌ”の切り換わりで決まる。
【００４９】
そして充電時の充電電流は、上述のＰチャネルトランジスタ３０６によりＶＣＯ４０ａの発振周波数に対応したものとなり、また放電時の放電電流も上述のＰチャネルトランジスタ３０２、およびＮチャネルトランジスタ３０４、３１２で構成するカレントミラー回路により、ＶＣＯ４０ａの発振周波数に対応したものとなる。これにより、ループフィルタ３０ａの定数は周波数に応じて自動的に変わることになり、周波数が変化しても定数の調整は不要となる。従って、発振周波数の広いＰＬＬ回路をループフィルタを含めてＩＣ化できる。
【００５０】
実施の形態６．
図７の実施の形態５のものは、図１のループフィルタのコンデンサＣ１と抵抗Ｒ１に相当する定数に関するものであるが、図１の抵抗Ｒ１とＲ２の比に対応するものを次に示す。これは、ダンピングファクタに関するもので、例えば図６の入力信号Ｒのａの部分で示すように、入力信号Ｒに変調があった場合に、ＶＣＯ４０ｂの発振周波数を決める電流を位相比較器の出力ＡあるいはＥ(ＵＢ／Ｄに対応)に応じて直接変えることにより、入力信号Ｒに変調があり、位相が変化した場合にも、安定な動作を行うようにした。
【００５１】
図８にこの実施の形態によるＰＬＬ回路１０ｆの構成を示す。ＶＣＯ４０ｂにおいて、発振周波数を決めるＰチャネルトランジスタ４０８に並列に、このＰチャネルトランジスタ４０８に流れる電流の所定の比の電流が流れるＰチャネルトランジスタ４３２を設け、さらにこのＰチャネルトランジスタ４３２の電流を位相比較器２０Ａの出力信号ＵＢ／Ｄで直接オン／オフさせるＰチャネルトランジスタ４３０を設けた。
【００５２】
そして、Ｐチャネルトランジスタ４３２の電流をＰチャネルトランジスタ４３０により、位相比較器２０Ａの出力信号ＵＢ／Ｄに従って直接オン／オフさせて、ＶＣＯ４０ｂの発振周波数を決定する電流を直接、変えるようにした。このＰチャネルトランジスタ４０８と４３２の電流の比がダンピングファクタに対応するものとなる。これにより、周波数が変化してもループフィルタの定数の調整は不要で、かつ位相変調された入力信号に対して安定した動作を行う、発振周波数の広いＰＬＬ回路を得ることができる。
【００５３】
実施の形態７．
この実施の形態では、上記実施の形態５および６に上記実施の形態１ないし３の位相比較器のＵＰＸＢ信号、ＤＯＷＮＸＢ信号を組み合わせて、周波数をロック状態にするまでの時間をさらに短くするようにした。
【００５４】
図９にこの実施の形態によるＰＬＬ回路１０ｇの構成を示す。図９において、位相比較器２０Ｂは実施の形態１ないし３の位相比較器である。また、ループフィルタ３０ｂではさらに、位相比較器２０ＢからのＵＰＸＢ信号、ＤＯＷＮＸＢ信号に従ってもコンデンサ３１４の充放電を行う回路として、Ｐチャネルトランジスタ３１６、３１８、Ｎチャネルトランジスタ３２０、３２２、およびインバータ３２４からなる回路が追加されている。
【００５５】
これにより、ループフィルタ３０ｂのコンデンサ３１４を充放電する電流を、周波数を合わせるためのＵＰＸＢ信号およびＤＯＷＮＸＢ信号が出ているときに増加させることができる。これにより、周波数が変化してもループフィルタの定数の調整が不要であり、かつロック状態にするまでの時間をより短くできるＰＬＬ回路を得ることができる。
【００５６】
実施の形態８．
位相比較器の出力信号ＵＢ／Ｄをそのまま使用する場合、ＵＢ／Ｄ信号によるキャパシタの充放電電流がバランスした位相でＵＢ／Ｄ信号が安定する。しかし充電電流と放電電流の誤差や、充放電のスイッチングの遅れ時間等により、位相にズレを生ずる。そこでこの実施の形態では特に、ロック状態での位相のズレを少なくした。
【００５７】
図１０にこの実施の形態によるＰＬＬ回路１０ｈの構成、図１１に図１０の回路の各部の波形を示す。ループフィルタ３０ｃにおいて、コンデンサ３１４を充電する側のＰチャネルトランジスタ３０８のゲートには、ＶＣＯ４０ｂの出力信号Ｒ’と位相比較器２０Ａの出力信号ＵＢ／Ｄとを入力とするＯＲゲート３２６の出力信号ＵＰＢが接続されている。また、コンデンサ３１４を放電する側のＮチャネルトランジスタ３１０のゲートには、ＶＣＯ４０ｂの出力信号Ｒ’と位相比較器２０Ａの出力信号ＵＢ／Ｄとを入力とするＡＮＤゲート３２８の出力信号ＤＯＷＮが接続されている。
【００５８】
これにより、ＶＣＯ４０ｂの出力信号Ｒ’と位相比較器２０Ａの出力信号ＵＢ／Ｄ間の位相のズレをもとに、ＶＣＯ４０ｂの周波数を上昇させるためのＯＲゲート３２６の出力信号ＵＰＢ、下降させるためのＡＮＤゲート３２８の出力信号ＤＯＷＮに基づいて充放電を行う。
【００５９】
このことにより、ＶＣＯ４０ｂの出力信号Ｒ’の立上がりと位相比較器２０Ａの出力信号ＵＢ／Ｄの立下がり(入力信号Ｒの立下がりと同じ)のズレが少なくなるように、ＰＬＬ回路１０ｈが動作するため、ロックした時の位相のズレを少なくできる。そして位相のズレが小さくなることから、位相検波するときの余裕度が大きくなる。
【００６０】
実施の形態９．
１つのＩＣ化されたＰＬＬ回路でより広い範囲の周波数に対応できることが望ましい。そのためには、ＶＣＯの出力側に分周回路を設けてこの出力を分周することによってより広い入力周波数範囲を得ることは広く知られている。もちろん分周回路の分周比は外部からの設定等により変えることは容易であるから、１つのＩＣで広い周波数範囲に対応することもできる。しかし、入力周波数に従ってループフィルタのＣ１、Ｒ１で決まる定数も変える必要がある。
【００６１】
例えば、特に入力周波数が低い場合には、ループフィルタのコンデンサの充放電の周期が長くなり、コンデンサの電圧の変動幅が広くなり安定しなくなる。そこで、１つの方法として、分周回路の入力と出力、分周回路が複数段の場合はその中間段等の信号により、図１０の実施の形態８における出力信号ＵＰＢ、ＤＯＷＮの信号の幅を短くすることにより、ループフィルタの定数を分周率に合わせて調整する。
【００６２】
図１２にこの実施の形態によるＰＬＬ回路１０ｉの構成を示す。４０Ａは一例として２分の１分周を行う１つのＤ型フリップフロップで構成された分周回路で、入力信号Ｒの周波数に応じて選択的に接続されるものである。図１０のＯＲゲート３２６、ＡＮＤゲート３２８に対応する図１２のループフィルタ３０ｄのＯＲゲート３２６ａ、ＡＮＤゲート３２８ａは、分周回路４０Ａの入力側と出力側の信号を共に入力している。
【００６３】
これにより、入力信号Ｒの周波数が低く、分周回路４０Ａが接続された時には、出力信号ＵＰＢ、ＤＯＷＮの信号の幅は分周回路４０Ａの入力側の短い周期の信号で決まるため、コンデンサの充放電の周期が長くなることはない。また、分周回路が複数段のＤ型フリップフロップで構成されている場合には、例えば中間段のＤ型フリップフロップの信号をＯＲゲート３２６ａ、ＡＮＤゲート３２８ａの入力としてもよい。
【００６４】
また図１３には、図９の実施の形態７において実施した場合のＰＬＬ回路１０ｊを示した。このＰＬＬ回路１０ｊでは、ループフィルタ３０ｅに、位相比較器２０ＢからのＵＰＸＢ信号と分周回路４０Ａの入力側と出力側の信号を入力とするＯＲゲート３３０と、位相比較器２０Ｂからインバータ３２４を介して入力されるＤＯＷＮＸＢ信号と分周回路４０Ａの入力側と出力側の信号を入力とするＡＮＤゲート３３２とを設けている。
【００６５】
以上のようにして、例えば分周比を調整可能な分周回路を用いて、周波数範囲を広げても安定度を損なわないＰＬＬ回路を得ることができる。
【００６６】
実施の形態１０．
上記実施の形態９では、入力周波数が低く分周回路を使用した場合に、ループフィルタのコンデンサの充放電の周期を短くしたが、この実施の形態では、充放電の電流を小さいものにした。
【００６７】
図１４にこの実施の形態によるＰＬＬ回路１０ｋの構成を示す。このＰＬＬ回路１０ｋでは、ループフィルタ３０ｆにおいて、充電側のＰチャネルトランジスタ３０６に並列に、流れる電流の異なる複数のＰチャネルトランジスタ３０６ａ〜３０６ｎを設け、また放電側のＮチャネルトランジスタ３１２に並列に同様に流れる電流の異なる複数のＮチャネルトランジスタ３１２ａ〜３１２ｎを設け、これらを分周率に応じて、スイッチ３５０、３５２で切り換えて接続するようにした。
【００６８】
これにより、入力信号Ｒの周波数に従って設定される分周回路４０Ａの分周率に従ってコンデンサ３１４の充放電の電流値を変えることができ、周波数範囲を広げても安定度を損なわないＰＬＬ回路を得ることができる。
【００６９】
なお、この発明は上記実施の形態に限定されるものではなく、これらの実施の形態の可能な組み合わせを全て含む。
【００７０】
【発明の効果】
上記のようにこの発明では、位相比較器と、この位相比較器の出力により充放電されるループフィルタと、このループフィルタの電圧に従って発振し、出力を上記位相比較器に帰還させる電圧制御発振器と、からなるＰＬＬ回路において、上記位相比較器が、上記電圧制御発振器の発振周波数が入力信号の周波数より低いことを検出した場合、発振周波数が高いと検出するまで周波数を上昇させるよう上記ループフィルタを充電し、上記電圧制御発振器の発振周波数が入力信号の周波数より高いことを検出した場合、発振周波数が低いと検出するまで周波数を下降させるよう上記ループフィルタを放電させる周波数合わせ込み手段と、周波数の合わせ込みの後に上記電圧制御発振器の発振周波数と入力信号の位相を合わせる位相合わせ込み手段と、を含むので、周波数の合わせ込みの時間が短くてすみ、ひいては周波数も位相も一致したロック状態になるまでの時間が短いＰＬＬ回路を提供できる等の効果が得られる。
【００７１】
また、上記位相比較器が、上記周波数の合わせ込みの誤ったロックを防止するために、合わせ込みの完了を遅延させる周波数合わせ込み完了遅延手段をさらに含むので、変調されたに入力による周波数の合わせ込みの誤ったロックを防止でき、より信頼性の高いＰＬＬ回路を提供できる等の効果が得られる。
【００７２】
また、上記ＰＬＬ回路が位相変調された受信信号の検波回路のためのものであって、上記周波数合わせ込み手段が、上記受信信号に変調があったことを示す信号を入力し、変調があった場合には周波数合わせ込みを続行するようにしたので、さらに信頼性の高いＰＬＬ回路を提供できる等の効果が得られる。
【００７３】
また、上記位相比較器が、周波数がロックした後、入力として位相変調された入力が入力されても位相比較器の出力のデューティの変動を抑える信号補償手段をさらに含むので、変調された入力信号の影響を受けにくいより安定したＰＬＬ回路を提供できる等の効果が得られる。
【００７４】
また、位相比較器と、この位相比較器の出力により充放電されるループフィルタと、このループフィルタの電圧に従って発振し、出力を上記位相比較器に帰還させる電圧制御発振器と、からなるＰＬＬ回路において、上記ループフィルタが、これのコンデンサを上記電圧制御発振器の発振周波数を決める電流に応じた電流で充放電する第１の充放電手段を含むので、ループフィルタの定数が電圧制御発振器の周波数に応じて自動的に変わることから、ループフィルタも含めてＩＣ化が可能でかつ周波数範囲が広いＰＬＬ回路を提供できる等の効果が得られる。
【００７５】
また、上記電圧制御発振器が、上記位相比較器の出力を直接、帰環し、その帰環量で発振周波数を決める電流のうちの所定の割り合い分の電流のデューティを決める補償手段をさらに含み、位相変調された入力が入力されても位相比較器の出力のデューティの変動を抑えるようにしたので、変調された入力信号の影響を受けにくいより安定したＰＬＬ回路を提供できる等の効果が得られる。
【００７６】
また、上記位相比較器が、上記電圧制御発振器の発振周波数が入力信号の周波数より低いことを検出した場合、発振周波数が高いと検出するまで周波数を上昇させるよう上記ループフィルタを充電し、上記電圧制御発振器の発振周波数が入力信号の周波数より高いことを検出した場合、発振周波数が低いと検出するまで周波数を下降させるよう上記ループフィルタを放電させる周波数合わせ込み手段と、周波数の合わせ込みの後に上記電圧制御発振器の発振周波数と入力信号の位相を合わせる位相合わせ込み手段と、を含み、上記ループフィルタが、上記周波数合わせ込み手段の出力に従ってコンデンサの充放電を行う第２の充放電手段をさらに含み、周波数の合わせ込み時のみ、ループフィルタの充放電電流を多くするようにしたので、ループフィルタの定数が自動的に変化すると共に、ロック状態にするまでの時間をより短くしたＰＬＬを提供できる等の効果が得られる。
【００７７】
また、上記ループフィルタが、上記第１の充放電手段を上記位相比較器の出力と上記電圧制御発振器の出力とに基づいて、位相差に応じたデューティ比で充放電させる充放電制御手段を含むので、充電電流と放電電流の誤差や、充放電のスイッチングの遅れ時間等による位相のズレの影響を受けないより正確なＰＬＬ回路を提供できる等の効果が得られる。
【００７８】
また、上記位相比較器に帰還される上記電圧制御発振器の出力を分周する分周回路をさらに備えたＰＬＬ回路において、上記ループフィルタの充放電制御手段が、上記分周回路の分周率に応じて、コンデンサを充放電する電流のデューティ比を制限する制限手段を含むので、周波数範囲を広げても安定を損なわないＰＬＬ回路を提供できる等の効果が得られる。
【００７９】
また、上記位相比較器に帰還される上記電圧制御発振器の出力を分周する分周回路をさらに備えたＰＬＬ回路において、上記ループフィルタが、上記分周回路の分周率に応じて、上記ループフィルタの第１の充放電手段の充放電の電流の上記電圧制御発振器の発振周波数を決める電流に対する比率を切り換える充放電電流切り換え手段をさらに含むので、周波数範囲を広げても安定を損なわないＰＬＬ回路を提供できる等の効果が得られる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＰＬＬ回路の構成を示す図である。
【図２】 図１の回路の動作を説明するための波形図である。
【図３】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図４】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図５】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図６】 図５の回路の動作を説明するための波形図である。
【図７】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図８】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図９】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１０】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１１】 図１０の回路の動作を説明するための波形図である。
【図１２】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１３】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１４】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１５】 非接触ＩＣカードのＰＬＬ回路を含む受信回路の構成を概略的に示す図である。
【図１６】 図１５の回路の動作を説明するための波形図である。
【図１７】 従来のＰＬＬ回路の一例を示す図である。
【符号の説明】
１０ａ〜１０ｋ ＰＬＬ回路、２０Ａ，２０Ｂ，２０ａ〜２０ｄ 位相比較器、３０，３０ａ〜３０ｆ ループフィルタ、４０，４０ａ，４０ｂ ＶＣＯ(電圧制御発振器)。
【発明の属する技術分野】
この発明はＰＬＬ回路(位相ロックループ回路)、特に例えばＰＳＫ(Phase Shift Keying)変調されたキャリアを入力とし、安定な発振出力を得るＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
この種のＰＬＬ回路として、例えば特願平７−２４４７３８号に記載されたＰＳＫ変調による通信を行う非接触ＩＣカードの受信の際の検波回路で使用されているものがある。図１５には、この非接触ＩＣカードのＰＬＬ回路を含む受信回路の構成を概略的に示す。なお図１５では送信の際の変調のための回路は削除して示されている。
【０００３】
図１５において、１は非接触ＩＣカード、２はアンテナコイル２ａとコンデンサ２ｂより並列共振回路を構成するアンテナ共振回路、３は整流素子３ａ〜３ｄからなる全波整流のブリッジ整流回路、４はＮチャネルトランジスタ４ａ〜４ｄからなる切換回路、５はインバータ、６は一定の電源電圧を得るためのツェナーダイオード、７は整流された電圧を平滑してエネルギを蓄積するエネルギ蓄積回路、Ｒａは抵抗である。
【０００４】
また、８は比較器、９はＤ型フリップフロップで、これらはアンテナ共振回路２の電圧の低い方の端子を接地する切換回路３への切換信号Ｃを発生する回路である。また、１０はＰＬＬ回路、１１はＥＸ−ＯＲ回路、１２ａ、１２ｂはＤ型フリップフロップであり、これらは入力信号に位相変調があったことを検出する検波部分を構成する。また、図１６には図１５の回路の各部分の波形を示す。
【０００５】
次に動作を簡単に説明する。Ｏはアンテナ共振回路２の両端の電圧である。比較器８は入力信号Ｐが破線で示す接地レベル(図１６参照)より低下したことを検出し、これに従ってＤ型フリップフロップ９は、アンテナ共振回路２の低い方を接地するように切換回路４を動作させるための切換信号Ｑを反転させる。これにより入力信号Ｐで示すように、アンテナ共振回路２の低い方を接地し高い方を信号として取り出す。
【０００６】
ＰＬＬ回路１０、ＥＸ−ＯＲ回路１１、Ｄ型フリップフロップ１２ａ、１２ｂからなる検波部分は、比較器８の信号Ｒから基準位相信号を発生し、この基準位相信号と受信した信号との位相を比較することにより、位相の変化を検出する。ＰＬＬ回路１０は、入力信号Ｐが接地レベルより低下したことを示す信号Ｒを入力とし、これに同調した出力信号Ｒ’を発生する。そしてＰＬＬ回路１０の出力信号Ｒ’をＤ型フリップフロップ１２ｂにより１／２に分周してこれを基準位相信号Ｒ”とし、ＥＸ−ＯＲ１１によりこの基準位相信号Ｒ”と切換信号ＱとのＥＸ−ＯＲをとり、Ｄ型フリップフロップ１２ａ(信号Ｓのひげ取り用)でＰＬＬ回路１０の出力信号Ｒ’で半周期毎にサンプリングして検波出力Ｓ’を得る。
【０００７】
切換信号Ｑは受信された信号の位相に対応している。これにより、切換信号Ｑと基準位相信号Ｒ”のＥＸ−ＯＲをとり、半周期毎にサンプリングして受信された信号に位相変化があったか否かを検出する。
【０００８】
すなわちＰＬＬ回路１０は、入力に対応した周波数の信号を、例えば図１６の信号Ｒ、Ｒ’に示すように、入力のパルスが一回抜けた場合でもこれを補うようにして出力するものである。
【０００９】
図１７には従来のＰＬＬ回路の一例を示す。図１７のＰＬＬ回路１０において、２０は例えばＮＡＮＤゲート２０２〜２１６から構成される位相比較器、３０は抵抗Ｒ１、Ｒ２とコンデンサＣ１で構成されるループフィルタ、４０は電圧制御発振器(以下ＶＣＯ(Voltage controlled Oscillator)とする)である。なお、これらの回路は例えば型番74HC4046Aのチップで実現される。
【００１０】
ＰＬＬ回路１０はこのように位相比較器２０、ループフィルタ３０およびＶＣＯ４０で構成される。位相比較器２０は、入力信号(例えばＲ)とＶＣＯ４０の出力(例えばＲ’)の信号間の位相差に応じて電圧を発生する。
【００１１】
これをもう少し詳しく説明すると、例えば入力信号とＶＣＯ４０の出力信号が同じ周波数、同じ位相の場合に位相比較器２０の出力信号のパルスのデューティ比は５０％で、位相の遅れや進みに応じでそのデューティ比が５０％を中心にして増減し、例えばデューティ比が５０％を越えればループフィルタ３０はチャージ状態となりその電圧は上昇し、５０％以下になればディスチャージ状態になりその電圧は降下する。
【００１２】
このループフィルタ３０の出力がＶＣＯ４０の制御電圧となり、ＶＣＯ４０は入力電圧に従った周波数の出力を発生する。そして入力信号ＲとＶＣＯ４０の出力信号Ｒ’との周波数および位相の差を無くすように帰還制御が行われる。
【００１３】
【発明が解決しようとする課題】
以上のように構成された従来のＰＬＬ回路では、入力信号とＶＣＯの出力信号の周波数と位相がそれぞれ一致するロック状態になるまで、ループフィルタのチャージとディスチャージを繰り返しながら、周波数と位相を同時に合わせていくので、時間がかかる等の問題があった。
【００１４】
この発明は上記の課題を解消するためになされたもので、ロック状態になるまでの時間が短いＰＬＬ回路等を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的に鑑み、この発明は、位相比較器と、この位相比較器の出力により充放電されるループフィルタと、このループフィルタの電圧に従って発振し、出力を上記位相比較器に帰還させる電圧制御発振器と、からなるＰＬＬ回路であって、上記位相比較器が、リセット信号を受けるゲート回路と、上記ゲート回路の出力を受け、その出力が周波数を合わせるモードを示し、上記電圧制御発振器の発振周波数が入力信号の周波数より低いことを検出した場合、発振周波数が高いと検出するまで周波数を上昇させるよう上記ループフィルタを充電し、上記電圧制御発振器の発振周波数が入力信号の周波数より高いことを検出した場合、発振周波数が低いと検出するまで周波数を下降させるよう上記ループフィルタを放電させる周波数合わせ込み手段と、周波数の合わせ込みの後に上記電圧制御発振器の発振周波数と入力信号の位相を合わせる位相合わせ込み手段と、を含むことを特徴とするＰＬＬ回路にある。
【００１６】
また、上記位相比較器が、上記周波数の合わせ込みの誤ったロックを防止するために、合わせ込みの完了を遅延させる周波数合わせ込み完了遅延手段をさらに含むことを特徴とする。
【００１７】
また、上記ＰＬＬ回路が位相変調された受信信号の検波回路のためのものであって、上記周波数合わせ込み手段が、上記受信信号に変調があったことを示す信号を入力し、変調があった場合には周波数合わせ込みを続行することを特徴とする。
【００１８】
また、上記位相比較器が、周波数がロックした後、入力として位相変調された入力が入力されても位相比較器の出力のデューティの変動を抑える信号補償手段をさらに含むことを特徴とする。
【００１９】
また、上記リセット信号はパワーオンリセット信号であることを特徴とする。
【００２５】
【発明の実施の形態】
以下、各実施の形態に従ってこの発明のＰＬＬ回路について説明する。
実施の形態１．
図１はこの発明の一実施の形態によるＰＬＬ回路の構成を示す図である。ＰＬＬ回路１０ａは位相比較器２０ａ、ループフィルタ３０およびＶＣＯ４０で構成される。
【００２６】
位相比較器２０ａにおいて、２０２〜２１６、２２２〜２５０はＮＡＮＤゲート、２１８および２２０はＤ型フリップフロップ、２５２はインバータ、２５４はＮＯＲゲートである。ループフィルタ３０およびＶＣＯ４０は基本的に従来のものと同じである。また図２には、ＶＣＯ４０の出力信号Ｒ’の周波数が、入力信号Ｒの周波数より低いところからこれに一致するまでの図１の各部の波形を示す。
【００２７】
ループフィルタ３０において、周波数の変化はコンデンサＣ１の両端の電圧の変化に相当するため、コンデンサＣ１の充放電動作が伴い動作に時間がかかるが、位相の変化は抵抗Ｒ２の電圧の変化に相当するため、素早く変化させることができる。
【００２８】
この実施の形態のＰＬＬ回路１０ａでは、最初に周波数が一致するまで、ループフィルタ３０の充電および放電のいずれかを行い、周波数が一致した後は、充電、放電を繰り返しながら位相を合わせるように動作させることにより、周波数を合わせる際に、周波数が低い方あるいは高い方のいずれかから所定の周波数に近づく動作だけで、充電と放電を繰り返すことがないので、短時間でロック状態となる。
【００２９】
次に、図２に示すＶＣＯ４０の出力信号Ｒ’の周波数を入力信号Ｒの周波数より低いところからこれに一致するまでの動作を説明する。Ｄ型フリップフロップ２２０の出力信号Ｃは、ＶＣＯ４０の出力信号Ｒ’の立下がりエッジ間に複数の入力信号Ｒの立下がりエッジがあったときに“Ｌ”レベルとなり、Ｄ型フリップフロップ２１８の出力信号Ｄは、入力信号Ｒの立下がりエッジ間に複数のＶＣＯ４０の出力信号Ｒ’の立下がりエッジがあったとき“Ｈ”レベルとなる。
【００３０】
ＵＰＸＢ信号はＶＣＯ４０の出力信号Ｒ’の周波数を上げるために出力信号Ｅを“Ｈ”レベルに維持する信号、ＤＯＷＮＸＢ信号は下げるために出力信号Ｅを“Ｌ”レベルに維持する信号、ＲＥＳＥＴＢ信号は通常のパワーオンリセット信号を表し、電源投入の最初のみ周波数を高速に合わせるモードにするように働く信号で、これらは共に“Ｌ”レベルで有意状態にある信号である。ＵＰＸＢ信号は、ＲＥＳＥＴＢ信号が“Ｌ”レベルで、ＤＯＷＮＸＢ信号が“Ｈ”レベルのときに、信号Ｃが“Ｈ”レベルになると“Ｌ”レベルになり、信号Ｄが“Ｈ”レベルになると“Ｈ”レベルに戻る。
【００３１】
また図２には示されていないが、ＶＣＯ４０の出力信号Ｒ’の周波数を入力信号Ｒの周波数より高いところからこれに一致するまでの動作の場合、ＤＯＷＮＸＢ信号はＲＥＳＥＴＢ信号が“Ｌ”レベルで、ＵＰＸＢ信号が“Ｈ”レベルのときに、信号Ｄが“Ｈ”レベルになると“Ｌ”レベルになり、信号Ｃが“Ｈ”レベルになると“Ｈ”レベルに戻る。
【００３２】
ＵＰＸＢ信号が“Ｌ”レベルのときには、出力信号Ｅは“Ｈ”レベルとなり、ＶＣＯ４０の出力信号Ｒ’の周波数が入力信号Ｒの周波数より高くなるまで、ＶＣＯ４０の出力信号Ｒ’の周波数を上昇させる信号を出し続けるので、周波数を合わせるまでの時間が短くなる。
【００３３】
また逆に、入力信号Ｒの周波数よりＶＣＯ４０の発振周波数すなわち出力信号Ｒ’の周波数が高いところから始まった場合(図２には示されていない)は、ＤＯＷＮＸＢ信号が“Ｌ”レベルになり、その間、出力Ｅが“Ｌ”レベルとなり、ＶＣＯ４０の周波数を低くするように動作するので同様に、周波数を合わせるまでの時間が短くなる。
【００３４】
そして、周波数がほぼ一致した状態でＲＥＳＥＴＢ信号、ＤＯＷＮＸＢ信号およびＵＰＸＢ信号が共に“Ｈ”レベルになると、ＮＡＮＤゲート２２６の出力信号Ｆは“Ｌ”レベルとなり、これにより以後、Ｄ型フリップフロップ２１８、２２０、ＮＡＮＤゲート２２２、２２４、２２８〜２５０、インバータ２５２およびＮＯＲゲート２５４で構成される周波数を短時間で合わせるための回路は機能を停止し、その後はＮＡＮＤゲート２０２〜２１６からなる従来の回路のみにより、位相を一致させる動作が続けられる。すなわち信号Ａが位相比較器２０ａの出力信号Ｅとなる。
【００３５】
実施の形態２．
上記実施の形態のＰＬＬ回路を使用した非接触ＩＣカードの場合、上述の周波数を合わせる動作中に、ＢＰＳＫ変調された波形が入力されてしまった場合、変調のある箇所で、入力信号Ｒの波形が乱れ、入力パルス数が一個増減される。そのため信号Ｃあるいは信号Ｄが誤って発生され、周波数の高速合わせ込みが不正確になることが考えられる。
【００３６】
しかし、無変調波の中に変調波が一部に存在するような入力の場合、周波数の合わせ込みが完了した後も所定の期間、合わせ込みを続けるようにすることにより、再度、高速の合わせ込みモードに入ることが可能となる。
【００３７】
図３にはこの実施の形態によるＰＬＬ回路１０ｂの構成を示す。このＰＬＬ回路１０ｂの位相比較器２０ｂでは、ＮＡＮＤゲート２２６の出力側に遅延用タイマ２５６を挿入した。この遅延用タイマ２５６により、周波数がほぼ一致した状態でＲＥＳＥＴＢ信号、ＤＯＷＮＸＢ信号およびＵＰＸＢ信号が共に“Ｈ”レベルになり、ＮＡＮＤゲート２２６の出力信号Ｆが“Ｌ”レベルとなっても、タイマ２５６で設定された所定の時間の間は、ＮＡＮＤゲート２２２、２２４への信号を“Ｈ”レベルに維持した信号Ｇを出力する。
【００３８】
これにより、信号Ｆが“Ｌ”レベルになってからも信号Ｇが“Ｌ”レベルになるまでの間、再度、信号Ｃまたは信号Ｄにより、周波数の合わせ込みに入ることが可能となり、正確な周波数合わせが行える。
【００３９】
実施の形態３．
図４にこの実施の形態によるＰＬＬ回路１０ｃの構成を示す。ＰＬＬ回路がロック状態にない時には、通常、カードの変調回路は変調有りと判断する。そこでこの実施の形態では図３の実施の形態２のものにさらに、例えばカードの復調回路ＤＣから、カードへの入力信号に変調があった時、すなわち受信信号があった時に“Ｌ”レベルとなる変調検出信号Ｈを位相比較器２０ｃのＮＡＮＤゲート２２６の入力として追加し、ロックしたか否かの判断に加えるようにした。これにより、ロック状態にあるか否かがさらに正確に判断できる。
【００４０】
実施の形態４．
この実施の形態では特に、ＰＬＬ回路がロックした後、変調波を受けた時の、ＰＬＬ回路の安定度を向上させる位相比較器を提供する。図５にこの実施の形態によるＰＬＬ回路１０ｄの構成を示す。また、図６には従来のものとの動作の違いを説明するための波形図を示す。図５の位相比較器２０ｄでは、左側の位相を合わせる回路にＮＡＮＤゲート２５８〜２６４およびＯＲゲート２６６からなる部分が追加されいる。
【００４１】
図６のａで示すように入力信号Ｒが変調されていて、ＶＣＯ４０の出力信号Ｒ’の立下がりの後に、再度、ＶＣＯ４０の出力信号Ｒ’の立下がりが入力された場合、図６に示すように従来の信号Ａは、次の入力信号Ｒの立下がりまで“Ｌ”レベルのままとなり、これはループフィルタ４０を通った後の電圧に与える影響が大きく、ＶＣＯ４０の周波数変動も大きくなり、もとの周波数に戻るのに時間がかかる。
【００４２】
そこでこの実施の形態では、入力信号Ｒが変調されていて、ＶＣＯ４０の出力信号Ｒ’の立下がりの後に、再度、ＶＣＯ４０の出力信号Ｒ’の立下がりが入力された場合、ＮＡＮＤゲート２６４の出力信号Ｉ(図６参照)により、この時点で信号Ａ’を強制的に“Ｈ”レベルに戻すようにした。
【００４３】
このため、従来の信号Ａに比べ、この実施の形態の信号Ａ’はデューティ比に変化が少ないため、変調波を受けた場合のループフィルタ４０を通った後の電圧に与える影響が少なく、ＶＣＯ４０の周波数変動も少なくすることができる。
【００４４】
実施の形態５．
ＰＬＬ回路において、使用分野(アプリケーション)を変える等で発振周波数を大幅に変える場合には、同時にループフィルタの定数も変える必要がある。このため従来、ループフィルタのコンデンサＣおよび抵抗ＲはＩＣ化が困難であり、外付けのものを使用していた。この実施の形態では特に、ＰＬＬ回路をループフィルタも含めて全てＩＣ化でき、かつループフィルタの定数も、ＶＣＯの発振周波数に応じて変わるようにしたループフィルタを提供する。
【００４５】
図７にこの実施の形態によるＰＬＬ回路１０ｅの構成を示す。位相比較器２０Ａは従来のものでも上述した実施の形態のものでもよい。ループフィルタ３０ａは、Ｐチャネルトランジスタ３０２、３０６、３０８、Ｎチャネルトランジスタ３０４、３１０、３１２、およびコンデンサ３１４から構成される。インバータ３０１は、ループフィルタ３０ａのコンデンサ３１４を充放電させるためのＵＢ／Ｄ信号を得るために、ループフィルタ３０ａの回路設計上、位相比較器２０Ａの出力信号ＡあるいはＥを反転させるためのものである。
【００４６】
ＶＣＯ４０ａは、Ｐチャネルトランジスタ４０２、４０８、４１０、４１４、Ｎチャネルトランジスタ４０４、４０６、４１２、４１６、コンデンサ４１８、４２０、インバータ４２２、４２４およびＮＡＮＤゲート４２６、４２８から構成される。ＶＣＯ４０ａはコンデンサ４１８、４２０が交互に充電されることにより発振し、その発振周波数はコンデンサ４１８、４２０が充電されるＰチャネルトランジスタ４０８に流れる電流値により決まる。
【００４７】
従来、ループフィルタの定数を変えるのに抵抗ＲやコンデンサＣの値を変えていたが、この抵抗等の値を変えるということは充放電電流の電流値を変えることである。そこでこの実施の形態では、ＶＣＯ４０ａの発振周波数を決める電流の大きさに応じた電流値の電流で、位相比較器２０Ａの出力ＡあるいはＥに従って、ループフィルタ３０ａのコンデンサ３１４を充放電することにより、ループフィルタ３０の定数をＶＣＯ４０ａの発振周波数に応じて変わるようにした。
【００４８】
図７において、ＶＣＯ４０ａのＰチャネルトランジスタ４０８に流れる電流はＶＣＯ４０ａの発振周波数に対応しており、この電流に対応した電流がループフィルタ３０ａのＰチャネルトランジスタ３０２および３０６の回路に流れる。コンデンサ３１４は、電源からＰチャネルトランジスタ３０６、Ｐチャネルトランジスタ３０８の経路で充電され、Ｎチャネルトランジスタ３１０、Ｎチャネルトランジスタ３１２そしてグランドの経路で放電される。そして充電か放電かは位相比較器２０ＡからのＵＢ／Ｄ信号の“Ｈ”“Ｌ”の切り換わりで決まる。
【００４９】
そして充電時の充電電流は、上述のＰチャネルトランジスタ３０６によりＶＣＯ４０ａの発振周波数に対応したものとなり、また放電時の放電電流も上述のＰチャネルトランジスタ３０２、およびＮチャネルトランジスタ３０４、３１２で構成するカレントミラー回路により、ＶＣＯ４０ａの発振周波数に対応したものとなる。これにより、ループフィルタ３０ａの定数は周波数に応じて自動的に変わることになり、周波数が変化しても定数の調整は不要となる。従って、発振周波数の広いＰＬＬ回路をループフィルタを含めてＩＣ化できる。
【００５０】
実施の形態６．
図７の実施の形態５のものは、図１のループフィルタのコンデンサＣ１と抵抗Ｒ１に相当する定数に関するものであるが、図１の抵抗Ｒ１とＲ２の比に対応するものを次に示す。これは、ダンピングファクタに関するもので、例えば図６の入力信号Ｒのａの部分で示すように、入力信号Ｒに変調があった場合に、ＶＣＯ４０ｂの発振周波数を決める電流を位相比較器の出力ＡあるいはＥ(ＵＢ／Ｄに対応)に応じて直接変えることにより、入力信号Ｒに変調があり、位相が変化した場合にも、安定な動作を行うようにした。
【００５１】
図８にこの実施の形態によるＰＬＬ回路１０ｆの構成を示す。ＶＣＯ４０ｂにおいて、発振周波数を決めるＰチャネルトランジスタ４０８に並列に、このＰチャネルトランジスタ４０８に流れる電流の所定の比の電流が流れるＰチャネルトランジスタ４３２を設け、さらにこのＰチャネルトランジスタ４３２の電流を位相比較器２０Ａの出力信号ＵＢ／Ｄで直接オン／オフさせるＰチャネルトランジスタ４３０を設けた。
【００５２】
そして、Ｐチャネルトランジスタ４３２の電流をＰチャネルトランジスタ４３０により、位相比較器２０Ａの出力信号ＵＢ／Ｄに従って直接オン／オフさせて、ＶＣＯ４０ｂの発振周波数を決定する電流を直接、変えるようにした。このＰチャネルトランジスタ４０８と４３２の電流の比がダンピングファクタに対応するものとなる。これにより、周波数が変化してもループフィルタの定数の調整は不要で、かつ位相変調された入力信号に対して安定した動作を行う、発振周波数の広いＰＬＬ回路を得ることができる。
【００５３】
実施の形態７．
この実施の形態では、上記実施の形態５および６に上記実施の形態１ないし３の位相比較器のＵＰＸＢ信号、ＤＯＷＮＸＢ信号を組み合わせて、周波数をロック状態にするまでの時間をさらに短くするようにした。
【００５４】
図９にこの実施の形態によるＰＬＬ回路１０ｇの構成を示す。図９において、位相比較器２０Ｂは実施の形態１ないし３の位相比較器である。また、ループフィルタ３０ｂではさらに、位相比較器２０ＢからのＵＰＸＢ信号、ＤＯＷＮＸＢ信号に従ってもコンデンサ３１４の充放電を行う回路として、Ｐチャネルトランジスタ３１６、３１８、Ｎチャネルトランジスタ３２０、３２２、およびインバータ３２４からなる回路が追加されている。
【００５５】
これにより、ループフィルタ３０ｂのコンデンサ３１４を充放電する電流を、周波数を合わせるためのＵＰＸＢ信号およびＤＯＷＮＸＢ信号が出ているときに増加させることができる。これにより、周波数が変化してもループフィルタの定数の調整が不要であり、かつロック状態にするまでの時間をより短くできるＰＬＬ回路を得ることができる。
【００５６】
実施の形態８．
位相比較器の出力信号ＵＢ／Ｄをそのまま使用する場合、ＵＢ／Ｄ信号によるキャパシタの充放電電流がバランスした位相でＵＢ／Ｄ信号が安定する。しかし充電電流と放電電流の誤差や、充放電のスイッチングの遅れ時間等により、位相にズレを生ずる。そこでこの実施の形態では特に、ロック状態での位相のズレを少なくした。
【００５７】
図１０にこの実施の形態によるＰＬＬ回路１０ｈの構成、図１１に図１０の回路の各部の波形を示す。ループフィルタ３０ｃにおいて、コンデンサ３１４を充電する側のＰチャネルトランジスタ３０８のゲートには、ＶＣＯ４０ｂの出力信号Ｒ’と位相比較器２０Ａの出力信号ＵＢ／Ｄとを入力とするＯＲゲート３２６の出力信号ＵＰＢが接続されている。また、コンデンサ３１４を放電する側のＮチャネルトランジスタ３１０のゲートには、ＶＣＯ４０ｂの出力信号Ｒ’と位相比較器２０Ａの出力信号ＵＢ／Ｄとを入力とするＡＮＤゲート３２８の出力信号ＤＯＷＮが接続されている。
【００５８】
これにより、ＶＣＯ４０ｂの出力信号Ｒ’と位相比較器２０Ａの出力信号ＵＢ／Ｄ間の位相のズレをもとに、ＶＣＯ４０ｂの周波数を上昇させるためのＯＲゲート３２６の出力信号ＵＰＢ、下降させるためのＡＮＤゲート３２８の出力信号ＤＯＷＮに基づいて充放電を行う。
【００５９】
このことにより、ＶＣＯ４０ｂの出力信号Ｒ’の立上がりと位相比較器２０Ａの出力信号ＵＢ／Ｄの立下がり(入力信号Ｒの立下がりと同じ)のズレが少なくなるように、ＰＬＬ回路１０ｈが動作するため、ロックした時の位相のズレを少なくできる。そして位相のズレが小さくなることから、位相検波するときの余裕度が大きくなる。
【００６０】
実施の形態９．
１つのＩＣ化されたＰＬＬ回路でより広い範囲の周波数に対応できることが望ましい。そのためには、ＶＣＯの出力側に分周回路を設けてこの出力を分周することによってより広い入力周波数範囲を得ることは広く知られている。もちろん分周回路の分周比は外部からの設定等により変えることは容易であるから、１つのＩＣで広い周波数範囲に対応することもできる。しかし、入力周波数に従ってループフィルタのＣ１、Ｒ１で決まる定数も変える必要がある。
【００６１】
例えば、特に入力周波数が低い場合には、ループフィルタのコンデンサの充放電の周期が長くなり、コンデンサの電圧の変動幅が広くなり安定しなくなる。そこで、１つの方法として、分周回路の入力と出力、分周回路が複数段の場合はその中間段等の信号により、図１０の実施の形態８における出力信号ＵＰＢ、ＤＯＷＮの信号の幅を短くすることにより、ループフィルタの定数を分周率に合わせて調整する。
【００６２】
図１２にこの実施の形態によるＰＬＬ回路１０ｉの構成を示す。４０Ａは一例として２分の１分周を行う１つのＤ型フリップフロップで構成された分周回路で、入力信号Ｒの周波数に応じて選択的に接続されるものである。図１０のＯＲゲート３２６、ＡＮＤゲート３２８に対応する図１２のループフィルタ３０ｄのＯＲゲート３２６ａ、ＡＮＤゲート３２８ａは、分周回路４０Ａの入力側と出力側の信号を共に入力している。
【００６３】
これにより、入力信号Ｒの周波数が低く、分周回路４０Ａが接続された時には、出力信号ＵＰＢ、ＤＯＷＮの信号の幅は分周回路４０Ａの入力側の短い周期の信号で決まるため、コンデンサの充放電の周期が長くなることはない。また、分周回路が複数段のＤ型フリップフロップで構成されている場合には、例えば中間段のＤ型フリップフロップの信号をＯＲゲート３２６ａ、ＡＮＤゲート３２８ａの入力としてもよい。
【００６４】
また図１３には、図９の実施の形態７において実施した場合のＰＬＬ回路１０ｊを示した。このＰＬＬ回路１０ｊでは、ループフィルタ３０ｅに、位相比較器２０ＢからのＵＰＸＢ信号と分周回路４０Ａの入力側と出力側の信号を入力とするＯＲゲート３３０と、位相比較器２０Ｂからインバータ３２４を介して入力されるＤＯＷＮＸＢ信号と分周回路４０Ａの入力側と出力側の信号を入力とするＡＮＤゲート３３２とを設けている。
【００６５】
以上のようにして、例えば分周比を調整可能な分周回路を用いて、周波数範囲を広げても安定度を損なわないＰＬＬ回路を得ることができる。
【００６６】
実施の形態１０．
上記実施の形態９では、入力周波数が低く分周回路を使用した場合に、ループフィルタのコンデンサの充放電の周期を短くしたが、この実施の形態では、充放電の電流を小さいものにした。
【００６７】
図１４にこの実施の形態によるＰＬＬ回路１０ｋの構成を示す。このＰＬＬ回路１０ｋでは、ループフィルタ３０ｆにおいて、充電側のＰチャネルトランジスタ３０６に並列に、流れる電流の異なる複数のＰチャネルトランジスタ３０６ａ〜３０６ｎを設け、また放電側のＮチャネルトランジスタ３１２に並列に同様に流れる電流の異なる複数のＮチャネルトランジスタ３１２ａ〜３１２ｎを設け、これらを分周率に応じて、スイッチ３５０、３５２で切り換えて接続するようにした。
【００６８】
これにより、入力信号Ｒの周波数に従って設定される分周回路４０Ａの分周率に従ってコンデンサ３１４の充放電の電流値を変えることができ、周波数範囲を広げても安定度を損なわないＰＬＬ回路を得ることができる。
【００６９】
なお、この発明は上記実施の形態に限定されるものではなく、これらの実施の形態の可能な組み合わせを全て含む。
【００７０】
【発明の効果】
上記のようにこの発明では、位相比較器と、この位相比較器の出力により充放電されるループフィルタと、このループフィルタの電圧に従って発振し、出力を上記位相比較器に帰還させる電圧制御発振器と、からなるＰＬＬ回路において、上記位相比較器が、上記電圧制御発振器の発振周波数が入力信号の周波数より低いことを検出した場合、発振周波数が高いと検出するまで周波数を上昇させるよう上記ループフィルタを充電し、上記電圧制御発振器の発振周波数が入力信号の周波数より高いことを検出した場合、発振周波数が低いと検出するまで周波数を下降させるよう上記ループフィルタを放電させる周波数合わせ込み手段と、周波数の合わせ込みの後に上記電圧制御発振器の発振周波数と入力信号の位相を合わせる位相合わせ込み手段と、を含むので、周波数の合わせ込みの時間が短くてすみ、ひいては周波数も位相も一致したロック状態になるまでの時間が短いＰＬＬ回路を提供できる等の効果が得られる。
【００７１】
また、上記位相比較器が、上記周波数の合わせ込みの誤ったロックを防止するために、合わせ込みの完了を遅延させる周波数合わせ込み完了遅延手段をさらに含むので、変調されたに入力による周波数の合わせ込みの誤ったロックを防止でき、より信頼性の高いＰＬＬ回路を提供できる等の効果が得られる。
【００７２】
また、上記ＰＬＬ回路が位相変調された受信信号の検波回路のためのものであって、上記周波数合わせ込み手段が、上記受信信号に変調があったことを示す信号を入力し、変調があった場合には周波数合わせ込みを続行するようにしたので、さらに信頼性の高いＰＬＬ回路を提供できる等の効果が得られる。
【００７３】
また、上記位相比較器が、周波数がロックした後、入力として位相変調された入力が入力されても位相比較器の出力のデューティの変動を抑える信号補償手段をさらに含むので、変調された入力信号の影響を受けにくいより安定したＰＬＬ回路を提供できる等の効果が得られる。
【００７４】
また、位相比較器と、この位相比較器の出力により充放電されるループフィルタと、このループフィルタの電圧に従って発振し、出力を上記位相比較器に帰還させる電圧制御発振器と、からなるＰＬＬ回路において、上記ループフィルタが、これのコンデンサを上記電圧制御発振器の発振周波数を決める電流に応じた電流で充放電する第１の充放電手段を含むので、ループフィルタの定数が電圧制御発振器の周波数に応じて自動的に変わることから、ループフィルタも含めてＩＣ化が可能でかつ周波数範囲が広いＰＬＬ回路を提供できる等の効果が得られる。
【００７５】
また、上記電圧制御発振器が、上記位相比較器の出力を直接、帰環し、その帰環量で発振周波数を決める電流のうちの所定の割り合い分の電流のデューティを決める補償手段をさらに含み、位相変調された入力が入力されても位相比較器の出力のデューティの変動を抑えるようにしたので、変調された入力信号の影響を受けにくいより安定したＰＬＬ回路を提供できる等の効果が得られる。
【００７６】
また、上記位相比較器が、上記電圧制御発振器の発振周波数が入力信号の周波数より低いことを検出した場合、発振周波数が高いと検出するまで周波数を上昇させるよう上記ループフィルタを充電し、上記電圧制御発振器の発振周波数が入力信号の周波数より高いことを検出した場合、発振周波数が低いと検出するまで周波数を下降させるよう上記ループフィルタを放電させる周波数合わせ込み手段と、周波数の合わせ込みの後に上記電圧制御発振器の発振周波数と入力信号の位相を合わせる位相合わせ込み手段と、を含み、上記ループフィルタが、上記周波数合わせ込み手段の出力に従ってコンデンサの充放電を行う第２の充放電手段をさらに含み、周波数の合わせ込み時のみ、ループフィルタの充放電電流を多くするようにしたので、ループフィルタの定数が自動的に変化すると共に、ロック状態にするまでの時間をより短くしたＰＬＬを提供できる等の効果が得られる。
【００７７】
また、上記ループフィルタが、上記第１の充放電手段を上記位相比較器の出力と上記電圧制御発振器の出力とに基づいて、位相差に応じたデューティ比で充放電させる充放電制御手段を含むので、充電電流と放電電流の誤差や、充放電のスイッチングの遅れ時間等による位相のズレの影響を受けないより正確なＰＬＬ回路を提供できる等の効果が得られる。
【００７８】
また、上記位相比較器に帰還される上記電圧制御発振器の出力を分周する分周回路をさらに備えたＰＬＬ回路において、上記ループフィルタの充放電制御手段が、上記分周回路の分周率に応じて、コンデンサを充放電する電流のデューティ比を制限する制限手段を含むので、周波数範囲を広げても安定を損なわないＰＬＬ回路を提供できる等の効果が得られる。
【００７９】
また、上記位相比較器に帰還される上記電圧制御発振器の出力を分周する分周回路をさらに備えたＰＬＬ回路において、上記ループフィルタが、上記分周回路の分周率に応じて、上記ループフィルタの第１の充放電手段の充放電の電流の上記電圧制御発振器の発振周波数を決める電流に対する比率を切り換える充放電電流切り換え手段をさらに含むので、周波数範囲を広げても安定を損なわないＰＬＬ回路を提供できる等の効果が得られる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＰＬＬ回路の構成を示す図である。
【図２】 図１の回路の動作を説明するための波形図である。
【図３】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図４】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図５】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図６】 図５の回路の動作を説明するための波形図である。
【図７】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図８】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図９】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１０】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１１】 図１０の回路の動作を説明するための波形図である。
【図１２】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１３】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１４】 この発明の別の実施の形態によるＰＬＬ回路の構成を示す図である。
【図１５】 非接触ＩＣカードのＰＬＬ回路を含む受信回路の構成を概略的に示す図である。
【図１６】 図１５の回路の動作を説明するための波形図である。
【図１７】 従来のＰＬＬ回路の一例を示す図である。
【符号の説明】
１０ａ〜１０ｋ ＰＬＬ回路、２０Ａ，２０Ｂ，２０ａ〜２０ｄ 位相比較器、３０，３０ａ〜３０ｆ ループフィルタ、４０，４０ａ，４０ｂ ＶＣＯ(電圧制御発振器)。
Claims (5)
- 位相比較器と、この位相比較器の出力により充放電されるループフィルタと、このループフィルタの電圧に従って発振し、出力を上記位相比較器に帰還させる電圧制御発振器と、からなるＰＬＬ回路であって、
上記位相比較器が、
リセット信号を受けるゲート回路と、
上記ゲート回路の出力を受け、その出力が周波数を合わせるモードを示し、上記電圧制御発振器の発振周波数が入力信号の周波数より低いことを検出した場合、発振周波数が高いと検出するまで周波数を上昇させるよう上記ループフィルタを充電し、上記電圧制御発振器の発振周波数が入力信号の周波数より高いことを検出した場合、発振周波数が低いと検出するまで周波数を下降させるよう上記ループフィルタを放電させる周波数合わせ込み手段と、
周波数の合わせ込みの後に上記電圧制御発振器の発振周波数と入力信号の位相を合わせる位相合わせ込み手段と、
を含むことを特徴とするＰＬＬ回路。 - 上記位相比較器が、上記周波数の合わせ込みの誤ったロックを防止するために、合わせ込みの完了を遅延させる周波数合わせ込み完了遅延手段をさらに含むことを特徴とする請求項１に記載のＰＬＬ回路。
- 上記ＰＬＬ回路が位相変調された受信信号の検波回路のためのものであって、上記周波数合わせ込み手段が、上記受信信号に変調があったことを示す信号を入力し、変調があった場合には周波数合わせ込みを続行することを特徴とする請求項１または２に記載のＰＬＬ回路。
- 上記位相比較器が、周波数がロックした後、入力として位相変調された入力が入力されても位相比較器の出力のデューティの変動を抑える信号補償手段をさらに含むことを特徴とする請求項１ないし３のいずれか１項に記載のＰＬＬ回路。
- 上記リセット信号はパワーオンリセット信号であることを特徴とする請求項１ないし４のいずれか１項に記載のＰＬＬ回路。
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