CN1111956C - 锁相环电路 - Google Patents
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Abstract
以提供达到锁定状态的时间短的PLL电路为目的。相位比较器20a包含在检出压控振荡器40的振荡频率比输入信号的频率低时向环路滤波器30充电，使频率上升直到检出振荡频率变高为止，在检出振荡频率比输入信号的频率高时，使环路滤波器30放电，使频率下降直到检出振荡频率变低为止的频率调节电路218～254，还包含频率一致后，使压控振荡器40的相位和输入信号的相位一致的相位调节电路206～216，可以做到使频率跟踪的时间短。
Description
技术领域
本发明涉及PLL电路(锁相环电路)，特别是譬如PSK(PhaseShift Keying)以被调制载波作为输入并得到稳定的振荡输出的PLL电路。
背景技术
作为这种PLL电路，是用在例如特愿平7-244738号所记载的，通过PSK调制进行通信的以非接触IC芯片作为接收时的检波电路中。图15表示的是含有该非接触IC芯片的PLL电路接收电路的概略构成。图15略去了用于发射时的调制电路。
在图15中，1是非接触IC芯片，2是由天线线圈2a和电容2b并联构成的天线谐振回路，3是用整流元件3a-3d构成的桥式全波整流电路，4是由N沟道晶体管4a-4d构成的切换电路，5是反相器，6是用于得到一定电压的齐纳二极管，7是平滑整流后的电压并积蓄能量的电路，Ra是电阻。
还有，8是比较器，9是D型触发器，这些是为了使天线谐振回路2电压低的端子接地，向切换电路3发出切换信号C的电路。另外，10是PLL电路，11是EX-OR电路。12a，12b是D型触发器，这些构成检出在输入信号中有相位调制的检波部分。另外，在图16中，表示出图15电路各部位的波形。
下面就其工作原理进行简单说明。0是天线谐振回路2两端的电压。比较器8检出输入信号P比以虚线表示的地电平低的部分，这样，D型触发器9就按照让天线谐振回路2的低端接地那样，翻转用于使使切换电路4动作的切换信号Q。因此，如输入信号P表示的那样，天线谐振回路2的低端接地，高端作为信号取出来。
由PLL电路10、EX-OR电路11、D型触发器12a，12b组成的检波部分，由比较器8的信号R产生基准相位信号，通过这个基准相位信号和接收信号进行相位比较，检出相位变化。PLL电路10以表示输入信号P比地电平低的信号R作为输入，产生调谐的输出信号R＇。然后，PLL电路10的输出信号R＇经过D型触发器12b进行2分频后，作为基准相位信号R″，通过EX-OR 11对这个基准相位信号R″和切换信号Q的EX-OR选取，在D型触发器12a(取信号S的尖锋)中，以PLL电路10的输出信号R＇每半周期进行取样，得到检波输出S＇。
切换信号Q与接收信号的相位相对应。因此，通过切换信号Q和基准相位信号R″的EX-OR选取，以每半周期取样，检出接收信号是否有相位变化。
也就是说，和输入相对应的频率信号，例如图16的信号R、R＇所示的那样，当输入的脉冲一次通过时，PLL电路10应该做到补偿输出。
图17所示的是从前的PLL电路的一侧。在图17的PLL电路10中，20是由NAND门202～216构成的相位比较器，30是由电阻R1、R2和电容C1构成的环路滤波器，40是压控振荡器(以下称为VCO〔Voltage Controlled Oscillator〕)。这些电路能用型号为74HC4046A的集成电路片子来实现。
PLL电路10由相位比较器20、环路滤波器30及VC040构成。相位比较器20对应于输入信号(例如R)和VC040的输出(例如R＇)信号之间的相位差产生电压。
再对这些稍微详细说明，例如，当输入信号和VC040的输出信号频率相同。相位相同时，相位比较器20的输出信号脉冲的占空比为50％，对应于相位的滞后或超前，它的占空比以50％为中心进行增减，例如占空比超过50％，环形滤波器30成充电状态，其电压升高；如果变成50％以下，则成为放电状态，其电压下降。
该环路滤波器30的输出作为VDO40的控制电压，VCO40根据输入电压产生频率输出，为使输入信号R和VCO40的输出信号之间，频率和相位都没有偏压而进行反馈控制。
如上所述那样构成的从前的PLL电路，要使输入信号和VCO的输出信号，在频率和相位两方面都达到一致的锁定状态，环路滤波器要反复进行充电和放电， 由于同时调整频率和相位，存在费时间的问题。
发明内容
本发明就是为解决上述问题，以提供一种能在短时间内达到锁定状态的PLL电路为目的。
鉴于上述目的，本发明提供了一种锁相环电路，包括：相位比较器；按照所述相位比较器的输出进行充电和放电的环路滤波器；以及根据该环路滤波器的输出电压起振并将其输出向所述相位比较器反馈的压控振荡器，其特征在于所述相位比较器包括：具有两个输入端的相位调节装置，其中一个输入端用于输入所述压控振荡器的输出以及另一个输入端用于输入一个输入信号，该相位调节装置用于将所述压控振荡器的输出的相位调节到输入信号的相位，该相位调节装置还具有两个用于输出互补信号的输出端，频率差检测装置，包括第一D触发器和第二D触发器，所述第一D触发器的输入端分别连接到所述相位调节装置的两个互补输出中的一个以及连接到所述压控振荡器的输出，所述第二D触发器的输入端分别连接到所述相位调节装置的两个互补输出中的另外一个以及连接到所述输入信号，所述第一D触发器在当它在所述输入信号的一个周期内接收到所述压控振荡器的多个输出时产生输出，所述第二D触发器在当它在所述压控振荡器输出的一个周期内接收到多个输入信号时产生输出，以及包括第一到第三电路部分的频率调节装置，所述第一电路部分产生一个DOWNXB信号，当它接收到第一D触发器的输出时该信号变为有效电平并且保持在该有效电平直到它接收到第二D触发器的输出，所述第一电路部分还产生一个UPXB信号，当它接收到第二D触发器的输出时该信号变为有效电平并且保持在该有效电平直到它接收到第一D触发器的输出。所述第二电路部分根据所述相位调节装置的互补输出中的一个提供一个用于对环路滤波器进行充电或放电的信号，并且当UPXB信号处于有效电平期间提供该信号用于对环路滤波器进行充电，当DOWNXB信号处于有效电平期间提供该信号用于对环路滤波器进行放电，所述第三电路部分用于当锁相环电路加电后所述UPXB信号和所述DOWBXB信号以及一个RESETB信号都处于无效电平时禁止所述第一电路部分，所述RESETB信号在锁相环电路加电时变为有效电平以进行快速的频率调节。
附图说明
图1是本发明一实施例的PLL电路的构成图。
图2是用于说明图1电路工作原理的波形图。
图3是本发明另一实施例的PLL电路的构成图。
图4是本发明另一实施例的PLL电路的构成图。
图5是本发明另一实施例的PLL电路的构成图。
图6是用于说明图5电路工作原理的波形图。
图7是本发明另一实施例的PLL电路的构成图。
图8是本发明另一实施例的PLL电路的构成图。
图9是本发明另一实施例的PLL电路的构成图。
图10是本发明另一实施例的PLL电路的构成图。
图11是用于说明图10电路工作原理的波形图。
图12是本发明另一实施例的PLL电路的构成图。
图13是本发明另一实施例的PLL电路的构成图。
图14是本发明另一实施例的PLL电路的构成图。
图15是含有非接触IC芯片的PLL电路，用于接收电路的概略构成图。
图16是用于说明图15电路工作原理的波形图。
图17是从前的PLL电路的一例图。
具体实施方式
下面根据各实施例，对本发明的PLL电路进行说明。
实施例1
图1是表示本发明实施例的PLL电路的构成图。PLL电路10a是由相位比较器20a、环路滤波器30及VC040构成。
在相位比较器20a，202-216，222-250是NAND门电路，218及220是D型触发器，252是反相器，254是NOR门电路。环路滤波器30及VC040基本上和从前的电路相同。图2是表示VC040的输出信号R＇的频率，从比输入信号R的频率低的地方，到它们之间一致时为止各部分的波形。
在环路滤波器30中，由于频率的变化和电容C1两端电压的变化相对应，故随着电容C1的充放电动作需要时间，而相位的变化相当于电阻R2上的电压变化，所以能使其迅速变化。
在本实施例的PLL电路10a中，从最初到频率一致，环路滤波器30进行充电或放电，频率一致后，一面反复进行充电、放电，一面按照使相位一致而动作，在频率一致时，只是频率从低或高向规定频率靠近而动作，充电放电不用反复进行，所以很短的时间便成为锁定状态。
然后，对图2中所示的VCO40的输出信号R＇的频率从比输入信号R的频率低的点，到它们一致时的工作情况进行说明。在VCO40的输出信号R＇的下降沿期间有多个输入信号R的下降沿时，D型触发器220的输出信号C为“L”电压，在输入信号R的下降沿期间有多个VCO40的输出信号R＇的下降沿时，D型触发器218的输出信号D为“H”电平。
UP×B信号是为了提高VCO40的输出信号R＇的频率，维持输出信号E为“H”电平的信号，DOWNXB是为了降低VCO40的输出信号R＇的频率，维持输出信号E为“L”电平的信号，RESETB信号是通常的上电复位信号，是使PLL电路仅在接通电源的最初时刻就进入到频率高速跟踪模式动作的信号，这些信号都是以“L”电平为有效状态的信号。当RESETB信号为“L”电平，DOWNXB信号在“H”电平时，信号C变成“ H”电平，UPXB信号就变为“L”电平，信号D变为“H”电平，它又返回“H”电平。
另外，在图2中虽没有表示，但当VCO40的输出信号R＇的频率从比输入信号R的频率高的点到和它一致而动作时，RESETB信号为“L”电平，UPXB信号为“H”电平的时候，只要信号D变成“H”电平，DOWNXB信号就变为“L”电平；信号C变为“H”电平，它又返回“H”电平。
当UPXB信号为“L”电平时，输出信号E就为“H”电平，VCO40的输出信号R＇的频率，变成比输入信号R的频率高为止，由于使VCO40的输出信号R＇的频率升高的信号连续取出，因此达到频率一致的时间短。
相反，当VCO40的振荡频率即输出信号R＇的频率从比输入信号R的频率高的点起始的时候(图2中没有表示)DOWNXB信号为“L”电平，这期间，输出E为“L”电平，这样就使VCO40的频率变低，同样达到频率一致的时间变短。
然后，在频率大概一致的状态，RESETB信号，DOWNXB信号以及UPXB信号同时变为“H”电平，NAND门226的输出信号F变为“L”电平，这样以后，以D型触发器218，220、NAND门222，224、228～250，反相器252及NOR门254构成的用于在短时间内使频率一致的电路停止工作，然后，仅通过由NAND门202～216组成的从前的电路，继续为使相位一致而工作。即信号A成为相位比较器20a的输出信号E。
实施例2
当使用上述实施例PLL电路的非接触I芯片时，在上述频率的动作中，被BPSK调制的波形完成输入时，在有调制处输入信号R的波形乱，输入脉冲数增减一个。因此，信号C或者信号D发生错误，这样的高速频率跟踪被认为是不正确的。
但是，在无调制波中存在一部分调制波而输入时，频率跟踪结束之后，在规定时间内，通过继续跟踪，能够再度进入高速跟踪的模式。
图3是该实施PLL电路10b的构成图。在这个PLL电路10b的相位比较器20b中，NAND门226的输出侧插入延时用的定时器256。通过该定时器256，在频率大概一致的状态时，RESETB信号，DOWNXB信号及UPXB信号同为“H ”电平，即使NAND门226的输出信号F变为“L”电平，在定时器256设定的时间内，也可以输出把向NAND门222，224输入的信号，维持在“H”电平的信号G。
这样，从信号F变为“L”电平到信号G也变为“L”电平期间，再次通过信号C或信号D，能够进入频率跟踪过程，可以进行正确的频率跟踪。
实施例3
图4是该实施例PLL电路10c的构成图。PLL电路在没有进入锁定状态时，通常，判断为在插件的调制电路中有调制。因此，该实施例在图3实施例2的基础上，把来自如解调电路插件DC的当对于插件的输入信号中有调制时，也就是说有接收信号时，变为“L”电平的调制检出信号H，作为相位比较器20c的NAND门226的追加输入，使得增加对是否进入锁定的判断。因此能够进一步正确地判断是否处于锁定状态。
实施例4
该实施例特别提供当PLL电路锁定后，接收调制波时，使PLL电路稳定性提高的相位比较器。图5是本实施例PLL电路10d的构成图。另外，图6是用于说明和从前技术中的动作的区别的波形图。在图5的相位比较器20d中，左侧的相位跟踪电路增加了由NAND门258～264及OR门266组成的部分。
如图6中的a表示的那样，输入信号R被调制，VCO40的输出信号R＇的下降沿过后，再次输入VCO40的输出信号R＇下降沿时，如图6所示，到下一个输入信号R的下降沿为止，从前的信号A仍旧为“L”电平，这样对通过环路滤波器30之后的电压影响大，VCO40的频率变动也就变大，于是返回原来频率的时间增加。
因此，在本实施例中，输入信号R被调制，VCO40的输出信号R＇的下降沿过后，再次输入VCO40的输出信号R＇的下降沿时，通过NAND门264的输出信号I(参照图6)，强制信号A在此时刻返回“H”电平。
因此，和从前的信号A相比，本实施例的信号A＇由于占空比变化不大，对接收调制波时通过环路滤波器30后的电压影响小，VCO40频率的变动也能够变小。
实施例5
在PLL电路中，当变更使用范围(用途)需要大幅度改变振荡频率时，也必须同时改变环路滤波器的常数。因此，由于从前对环形滤波器的电容C和电阻RIC化有困难，一般都是外接使用。本实施例中特别提供了使PLL电路包含环路滤波器在内全部能够IC化，并且对应不同的VCO的振荡频率，环路滤波器的常数也可改变的环路滤波器。
图7是本实施例的PLL电路10e的构成图。相位比较器20A既可以采用从前的结构也可以采用上述实施例的结构。环路滤波器30a是由P沟道晶体管302，306，308，N沟道晶体管304，310，312及电容314构成。反相器301的作用是为了得到用于使环路滤波器30a的电容314进行充放电的UB/D信号，在环路滤波器30a的电路设计上，反转相位比较器20A的输出信号A或者E。
VCO40a由P沟道晶体管402，408，410，414，N沟道晶体管404，406，412，416，电容418，420，反相器422，424及NAND门426，428构成。VCO40a通过电容器418，420轮流充电而振荡，它的振荡频率决定于流过P沟道晶体管408而使电容器418，420充电的电流值。
从前，因为是通过改变电阻R和电容C的值来改变环路滤波器的常数，而所谓改变这个阻抗等的值，也就是改变它的充放电电流的值。因此，在本实施例中，以对应于决定VCO40a振荡频率的电流值的电流，通过相位比较器20A的输出A或者E，对环路滤波器30a的电容314充放电，使得对应VCO40a的振荡频率，改变环路滤波器30的常数。
在图7中，流过VCO40a的P沟道晶体管408的电流，对应于VCO40a的振荡频率，和这个电流相对应的电流，流向环路滤波器30a的P沟道晶体管302及306回路。电容器314从电源起经过P沟道晶体管306、308的路径进行充电；经过N沟道晶体管310、312，以及接也点放电。充电还是放电，由相位比较器20A的UB/D信号“H”、“L”切换来决定。
充电时充电电流通过上述P沟道晶体管30b，并/和VCO40a的振荡频率相对应，另外，放电时的放电电流通过由P沟道晶体管302及N沟道晶体管304、312构成的电流密勒回路，也与VCO40a的振荡频率相对应。这样一来，环路滤波器30a的常数可以对应频率自动改变，不必随着频率的变化而调整常数。因此，能够使频率范围宽并包含环路滤波器的PLL电路IC化。
实施例6
图7的实施例5，是有关相当于图1的环路滤波器中电容C1和电阻R1的常数的例子，而对应于图1的电阻R1和R2的比，表示如下。由于这是关于衰减系数的问题，如图6中输入信号R的a部分表示的那样，当输入信号R中有调制时，对应于相位比较器的输出A或者E(对应于UB/D)，直接改变决定VCO40b的振荡频率的电流，由此使得在输入信号R中有调制而且相位也变化时能进行稳定的工作。
图8表示本实施例的PLL电路10f的构成图。在VCO40b中，设置了P沟道晶体管432，它和决定振荡频率的P沟道晶体管408并联，并以流过P沟道晶体管408的电流的一定比例的电流，流过P沟道晶体管432，还设置了P沟道晶体管430，它直接以相位比较器20A的输出信号UB/P使P沟道晶体管432的电流通/断。
而且，P沟道晶体管432的电流通过P沟道晶体管430的控制，直接根据相位比较器20A的输出信号UB/D使其通/断，直接变化决定VCO40b振荡频率的电流。这个P沟道晶体管408和432的电流比，与衰减系数相对应。这样，即使频率变化也不必调整环路滤波器的常数，并且对于相位调制的输入信号也能进行稳定的工作，可以得到振荡频率宽的PLL电路。
实施例7
本实施例是将上述实施例1或3的相位比较器的UPXB信号、DOWNXB信号，组合到上述实施例5及6中，使达到频率锁定状态的时间更短。
图9是本实施例的PLL电路10g的构成图。在图9中，相位比较器20B是实施例1或3的相位比较器。另外，环路滤波器30b又增加了由P沟道晶体管316，318，N沟道晶体管320，322及反相器324构成的电路，作为根据从相位比较器20B来的UPXB信号，DOWNXB信号对电容器314进行充放电的回路。
这样，当用于频率跟踪的UPXB信号及DOWNXB信号取出时，环路滤波器30b的电容器314充放电的电流就能增加，所以，当频率改变时，也不需要调整环路滤波器的常数，并且，能够得到达到锁定状态的时间更短的PLL电路。
实施例8
在仍旧是使用相位比较器的输出信号UB/D时，在根据UB/D信号的电容器充放电电流平衡时的相位下，UB/D信号稳定。但是，由于充电电流和放电电流的误差、以及充放电切换的滞后时间等，会产生相位偏移。因此，在本实施例中特别注意减小锁定状态下的相位差。
图10是本实施例的PLL电路10h的构成图。图11是表示图10电路各部位的波形图。在环路滤波器30c中，VCO40b的输出信号R＇和相位比较器20A的输出信号UB/D作为OR门326的输入，而电容314充电侧的P沟道晶体管308的栅极连接OR门326的输出信号UPB。另外，VOC40b的输出的信号R＇和相位比较器20A的输出信号UB/D又作为AND门328的输入，而电容314的放电侧的N沟道晶体管310的栅极连接AND门328的输出信号DOWN。
这样，在VCO40b的输入信号R＇和相位比较器20A输出信号UB/D之间存在相位差的情况下，可根据使VCO40b频率升高的OR门326的输出信号UPB，以及使其降低的NAD门328的输出信号DOWN，进行充电或放电。
因此，VCO40b的输出信号R＇的上升沿和相位比较器20A的输出信号UB/D的下降沿(同输入信号R的下降沿)的偏差变小，由于PLL电路10h的工作，锁定时的相位差能够减小。并且，由于相差变小，相位检波时的富裕量变大。
实施例9
一个IC化的，能够适应宽的频率范围的PLL电路是人们所希望的。因此，在VCO的输出侧设置分频电路，通过对其输出进行分频，得到比较宽的输入频率范围，这是广为人知的办法。更不用说，分频电路的分频比可以从外部设定，是容易改变的，所以能够用一个IC对应于宽的频率范围。不过根据输入频率的不同，决定路形滤波器常数的C1和R1也必须改变。
例如，特别是在输入频率低的时候，环路滤波器的电容充放电周期变长，电容上的电压变化幅度大且不稳定。因此，作为一种方法，利用分频电路的输入和输出，当分频电路为多级时，通过其中间级信号，将图10实施例8的输出信号UPB、DOWN的宽度变小，使环路滤波器常数合并到分频比一起调整。
图12是本实施例的PLL电路10i的构成图。40A作为一个例子，是由一个进行2分频的D型触发器构成的分频电路，按照输入信号R的频率，有选择的连接。与图10的OR门326，AND门328相对应的图12的环路滤波器30d的OR门326a，AND门328a，以分频电路40A的输入和输出信号作为共同的输入。
这样，当输入信号R频率低并连接分频电路40A时，输出信号UPB、DOWN的宽度是由分频电路40A的输入侧短周期信号来决定，所以电容器的充放电周期不会长。另外，当分频电路以多级D型触发器构成时，可以例如以D型触发器的中间级信号作为OR门326a，AND门328a的输入。
另外，图13所示的是关于图9的实施例7，实施时的PLL电路10j。该PLL电路10j在环路滤波器30e中。设置了以来自相位比较器20B的UPXB信号和分频电路40A输入及输出侧的信号作为输入的OR门330，还设置了以从相位比较器经过反相器324的DOWNXB信号和分频电路40A的输入及输出侧的信号作为输入的AND门332。
如上述那样，例如用分频比可调的分频电路，就能得到在很宽的频率范围内也无损于稳定性的PLL电路。
实施例10
在上述实施例9中，在输入频率低且使用分频电路时，环路滤波器的电容器充放电周期短，而在该实施例中减小充放电电流。
图14是本实施例PLL电路10k的构成图。该PLL电路10k在环路滤波器30f中，设置与充电侧P沟道晶体管306并联的，并且流过不同电流的多个P沟道晶体管306a～306h，另外，同样设置与放电侧N沟道晶体管312并联的，并且流过不同电流的多个N沟道晶体管312a～312h，对应不同的频率，利用开关350和352对这些晶体管进行切换接续。
这样，根据输入信号R的频率，设定分频电路40A的分频比，进而能够改变电容器314的充放电电流值，得到在很宽的频率范围内也无损于稳定性的PLL电路。
本发明不仅限定上述实施例，这些实施例的可能的组合，也全都包括在内。
如上所述，本发明的第1发明是由相位比较器和通过该相位比较器的输出进行充放电的环路滤波器，以及根据该环路滤波器的电压振荡，并将其输出向上述相位比较器作反馈的压控振荡器所组成的PLL电路。上述相位比较器包含如下装置，频率调节装置，用于在检出上述压振荡器的振荡频率比输入信号的频率低时，向上述环路滤波器充电，使频率上升直到检出振荡频率变高为止，在检出上述压控振荡器的振荡频率比输入信号的频率高时，使上述环路滤波器放电，使频率下降直到检出振荡频率变低为止，以及相位调节装置，用于在频率一致后使上述压控振荡器的相位和输入信号的相位一致。因此，能够得到提供频率跟踪所需的时间短，以及至达到频率和相位都一致的锁定状态的时间也短的PLL电路的效果。
本发明的第2发明是：上述相位比较器为了防止频率跟踪的错误锁定，还包含了使跟踪结束延时的频率跟踪结束延时装置，所以能防止由调制的输入而产生的频率跟踪的错误锁定，得到可以提供更可靠的PLL电路的效果。
本发明的第3发明是：PLL电路是相位调制的接收信号的检波电路，上述频率调节装置以表示上述接收信号中有调制的信号作为输入，在有调制时，由于连续进行频率跟踪，所以能得到可以可靠性更高的PLL电路的效果。
本发明的第4发明是：上述相位比较器，还包含有在频率锁定后即使输入相位调制的输入也可以抑制相位比较器输出的占空比变动的信号补偿装置，因此，得到可以提供难以受到被调制的输入信号影响的更稳定的PLL电路的效果。
本发明的第5发明是：在由相位比较器和通过相位比较器的输出进行充放电的环路滤波器，以及根据该环路滤波器的电压起振，并将其输出向相位比较器反馈的压控振荡器所组成的PLL电路中，上述环路滤波器包含以对应决定上述压控振荡器频率的电流的电流，一向电容器充放电的第1充放电装置，所以环路滤波器的常数自动地根据压控振荡器的频率改变，由此能得到可以提供包含环路滤波器在内全部集成化并且频率范围宽的PLL电路的效果。
本发明的第6发明是：上述压控振荡器还包含直接反馈相位比较器的输出，并决定以其反馈量决定振荡频率的电流之内预定比例部分的电流的占空比的补偿装置，即使输入了被相位调制的输入，也可以抑制相位比较器输出的占空比的变动，因此能得到可以提供难于受到被调制的输入信号的影响的更稳定的PLL电路的效果。
本发明的第7发明是，上述相位比较器包含下述装置：频率调节装置，用于在检出上述压控振荡器的振荡频率比输入信号的频率低时，对上述环路滤波器充电，使频率上升直到检出振荡频率变高为止，在检出上述压控振荡器的振荡频率比输入信号的频率高时，使上述环形滤波器放电使频率下降直到检出振荡频率变低为止，以及相位调节装置，用于在频率一致后，使上述压控振荡器的相位和输入信号的相位一致，上述环路滤波器还包含根据上述频率调节装置的输出，进行电容器充放电的第2充放电装置，由于仅在频率跟踪的过程中，加大环路滤波器的充放电电流，所以能得到可以提供环路滤波器常数自动改变的同时达到锁定状态的时间更短的PLL电路的效果。
本发明的第8发明是，上述环路滤波器由于包含基于上述相位比较器的输出和上述压控振荡器输出，以对应于相位差的占空比使第1充放电装置充放电的充放电控制装置，所以能得到可以提供不受充电电流和放电电流的误差，以及充放电切换的滞后时间引起的相位差的影响的更正确的PLL电路的效果。
本发明的第9发明是，在具有对向上述相位比较器反馈的压控振荡器的输出进行分频的分频电路的PLL电路中，上述环路滤波器的充放电控制装置还包含对应于上述分频电路的分频比，对电容器充放电电流的占空比进行限制的限制装置，因此，能得到可以提供频率范围广又无损于稳定性的PLL电路的效果。
本发明的第10发明是，在具有对向上述相位比较器反馈的压控振荡器的输出进行分频的分频电路的PLL电路中，上述环路滤波器包含按照分频电路的分频比，切换上述环路滤波器的第1充放电装置的充放电电流中决定上述压控振荡器的振荡频率的电流的比率的充放电电流切换装置，所以，能得到可以提供频率范围宽又无损于稳定性的PLL电路的效果。
Claims (5)
1.一种锁相环电路，包括：
相位比较器；
按照所述相位比较器的输出进行充电和放电的环路滤波器；以及
根据该环路滤波器的输出电压起振并将其输出向所述相位比较器反馈的压控振荡器，
其特征在于所述相位比较器包括：
具有两个输入端的相位调节装置，其中一个输入端用于输入所述压控振荡器的输出以及另一个输入端用于输入一个输入信号，该相位调节装置用于将所述压控振荡器的输出的相位调节到输入信号的相位，该相位调节装置还具有两个用于输出互补信号的输出端，
频率差检测装置，包括第一D触发器和第二D触发器，所述第一D触发器的输入端分别连接到所述相位调节装置的两个互补输出中的一个以及连接到所述压控振荡器的输出，所述第二D触发器的输入端分别连接到所述相位调节装置的两个互补输出中的另外一个以及连接到所述输入信号，所述第一D触发器在当它在所述输入信号的一个周期内接收到所述压控振荡器的多个输出时产生输出，所述第二D触发器在当它在所述压控振荡器输出的一个周期内接收到多个输入信号时产生输出，以及
包括第一到第三电路部分的频率调节装置，
所述第一电路部分产生一个DOWNXB信号，当它接收到第一D触发器的输出时该信号变为有效电平并且保持在该有效电平直到它接收到第二D触发器的输出，所述第一电路部分还产生一个UPXB信号，当它接收到第二D触发器的输出时该信号变为有效电平并且保持在该有效电平直到它接收到第一D触发器的输出。
所述第二电路部分根据所述相位调节装置的互补输出中的一个提供一个用于对环路滤波器进行充电或放电的信号，并且当UPXB信号处于有效电平期间提供该信号用于对环路滤波器进行充电，当DOWNXB信号处于有效电平期间提供该信号用于对环路滤波器进行放电，
所述第三电路部分用于当锁相环电路加电后所述UPXB信号和所述DOWBXB信号以及一个RESETB信号都处于无效电平时禁止所述第一电路部分，所述RESETB信号在锁相环电路加电时变为有效电平以进行快速的频率调节。
2.根据权利要求1所述的锁相环电路，其特征在于所述相位比较器还包括延时用定时器，所述第三电路部分的输出经该延时用定时器延迟后传送到所述第一电路部分，使所述压控振荡器的频率调节的结束延迟，从而防止所述压控振荡器的错误锁定。
3.根据权利要求1或2所述的锁相环电路，其特征在于所述锁相环电路被用于对相位调制接收信号进行检波的检波电路中，其中所述第三部分还包括一个输入端，用于输入表示所述接收信号已经被调制的信号，当所述信号经该输入端输入所述频率调节装置时，并且当接收信号已经被调制时，所述频率调节装置连续进行频率调节。
4.根据权利要求1或2所述的锁相环电路，其特征在于所述相位比较器还包括信号补偿装置，该信号补偿装置有两个输入端与所述相位调节装置的所述两个输入端连接，并有一个输出端向所述相位调节装置输出信号，当频率锁定后，即使输入相位调制的信号，该信号补偿装置也可以抑制相位器输出占空比变动。
5.根据权利要求3所述的锁相环电路，其特征在于所述相位比较器还包括信号补偿装置，该信号补偿装置有两个输入端与所述相位调节装置的所述两个输入端连接，并有一个输出端向所述相位调节装置输出信号，当频率锁定后，即使输入相位调制的信号，该信号补偿装置也可以抑制相位器输出占空比变动。
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