CN101888244B - 低功耗锁相环电路 - Google Patents
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Abstract
本发明的低功耗锁相环电路包括鉴频鉴相器、环路滤波器、电荷泵、压控振荡器、分频器、信号检测电路和动态开关，所述鉴频鉴相器与所述电荷泵连接，所述电荷泵通过所述动态开关与所述环路滤波器连接，所述环路滤波器与所述压控振荡器连接，所述分频器的输入端与压控振荡器的输出端连接，所述分频器的输出端与所述鉴频鉴相器的一输入端连接，所述鉴频鉴相器的另一输入端连接外部参考信息，所述信号检测电路通过检测外部参考信息控制所述动态开关的通断，实现所述鉴频鉴相器与环路滤波器之间通路的接通与断开。本发明的低功耗锁相环电路提高了锁相环电路的工作效率，降低了锁相环电路的功耗。
Description
技术领域
本发明涉及无线收发电路技术领域，尤其涉及一种低功耗锁相环电路。
背景技术
自锁相的概念被提出以来，在电子和通讯领域得到了广泛的应用。锁相环(Phase Locked Loop，PLL)电路广泛应用于时钟生成电路和通信电子线路的频率综合。
参见图1，现有技术的锁相环电路(用于通信电子线路的频率综合)包括鉴频鉴相器11、电荷泵12、环路滤波器13、压控振荡器(Voltage ControlledOscillator，VCO)14以及分频器15；所述鉴频鉴相器11用于检测外部参考信号CLKref(即时钟信号)和内部反馈信号CLKfb之间的相位差并输出正比于该相位差的电压信号，所述鉴频鉴相器11输出的电压信号为一个上升脉冲信号UP或下降脉冲信号DN；所述电荷泵12用于放大鉴频鉴相器11输出的电压信号；所述环路滤波器13具有低通滤波特性，该环路滤波器13用于滤除所述鉴频鉴相器11输出的电压信号中的高频分量，起到滤波平滑作用，以保证环路稳定以及改善环路跟踪性能和噪声特性；所述压控振荡器14根据传输过来的电压信号(即控制电压)改变其输出信号CLKvco的频率和相位；所述分频器15用于对所述压控振荡器14的输出信号CLKvco进行分频(例如N分频)，并输出内部反馈信号CLKfb，由此，整个锁相环频率综合器就形成了反馈，最终所述压控振荡器14的输出信号CLKvco锁定在外部参考信号CLKref的相位和N倍频率上，而所述压控振荡器14的输出信号CLKvco即为锁相环频率综合器的输出信号。
随着集成电路的发展，系统级芯片(System on Chip，SOC)已经成为主流，这就要求锁相环电路必须与数字电路集成在同一块芯片上，另外，手持终端设备还要求锁相环电路功耗尽可能低。
当外部存在一些干扰信号时，现有技术的锁相环电路很有可能会因受到某一个低频信号或者是某一个脉冲信号的影响而启动开始工作再停止，这会使得锁相环电路有相当一部分功耗浪费在这种无效的工作启动状态上。
为了减少功耗，数字电路通常设置成“空闲”和“工作”两种状态，因此，与数字电路集成在同一块芯片上的锁相环电路也需要能满足此要求。
发明内容
本发明的目的在于提供一种低功耗锁相环电路，设有“空闲”和“工作”两种状态，能降低锁相环电路的功耗。
为了达到上述的目的，本发明提供一种低功耗锁相环电路，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器信号检测电路和动态开关，所述鉴频鉴相器与所述电荷泵连接，所述电荷泵通过所述动态开关与所述环路滤波器连接，所述环路滤波器与所述压控振荡器连接，所述分频器的输入端与压控振荡器的输出端连接，所述分频器的输出端与所述鉴频鉴相器的一输入端连接，所述鉴频鉴相器的另一输入端连接外部参考信息，所述信号检测电路通过检测外部参考信息控制所述动态开关的通断，实现所述电荷泵与环路滤波器之间通路的接通与断开。
上述低功耗锁相环电路，其中，所述动态开关为场效应晶体管。
上述低功耗锁相环电路，其中，所述动态开关的源极与所述电荷泵的输出端连接，所述动态开关的漏极与所述环路滤波器的输入端连接，所述动态开关的栅极与所述信号检测电路的输出端连接，该信号检测电路的输入端连接外部参考信息。
上述低功耗锁相环电路，其中，所述信号检测电路判断外部参考信息的频率是否大于等于特定值，如果是，所述信号检测电路控制所述动态开关导通，实现所述电荷泵与环路滤波器之间通路的接通，如果否，所述信号检测电路控制所述动态开关断开，实现所述电荷泵与环路滤波器之间通路的断开。
上述低功耗锁相环电路，其中，所述信号检测电路输出1位数字电平信号。
上述低功耗锁相环电路，其中，所述信号检测电路包括电流镜、第一反相器、第二反相器、第三反相器、第一电容、第二电容、场效应晶体管、以及或非门逻辑电路；所述电流镜的输入端连接外部参考信号；所述电流镜的第一输出端与所述或非门逻辑电路的第一输入端连接；外部参考信号通过所述第一反相器与所述场效应晶体管的栅极连接；所述电流镜的第二输出端与所述场效应晶体管的漏极连接后接入所述或非门逻辑电路的第二输入端连接；所述第一电容的一端与外部电压连接，所述第一电容的另一端与所述电流镜的输出端连接；所述第二电容的一端与外部电压连接，所述第二电容的另一端与所述场效应晶体管的漏极连接；所述场效应晶体管的源极接地；所述第二反相器与第三反相器依次连接，该第二反相器的输入端与所述或非门逻辑电路的输出端连接，该第三反相器的输出端形成所述信号检测电路的输出端
上述低功耗锁相环电路，其中，所述第一电容的电容值等于所述第二电容的电容值。
上述低功耗锁相环电路，其中，所述电流镜包括第一P型场效应管、第二P型场效应管、第三P型场效应管、第一N型场效应管、第二N型场效应管、以及电阻；所述第一P型场效应管的栅极、第二P型场效应管的栅极以及第三P型场效应管的栅极连接，所述第一P型场效应管的漏极、第二P型场效应管的漏极和第三P型场效应管的漏极分别与外部电压连接；所述第一P型场效应管的栅极与其源极连接；所述第一P型场效应管的源极连接所述电阻后与所述第一N型场效应管的漏极连接；所述第一N型场效应管的栅极与其漏极连接，所述第一N型场效应管的源极接地；所述第二P型场效应管的源极与所述第二N型场效应管的漏极连接，该第二N型场效应管的漏极形成该电流镜的第一输出端，所述第二N型场效应管的源极接地；所述第二N型场效应管的栅极为该电流镜的输入端，该第二N型场效应管的栅极与外部参考信号连接；所述第三P型场效应管的源极形成该电流镜的第二输出端，所述第三P型场效应管的源极与所述场效应晶体管的漏极连接。
上述低功耗锁相环电路，其中，或非门逻辑电路包括第四P型场效应晶体管、第五P型场效应晶体管、第三N型场效应晶体管、以及第四N型场效应晶体管；所述第四P型场效应晶体管的栅极与所述第三N型场效应晶体管的栅极连接，形成该或非门逻辑电路的第一输入端；所述第五P型场效应晶体管的栅极与所述第四N型场效应晶体管的栅极连接，形成该或非门逻辑电路的第二输入端；所述第四P型场效应晶体管的漏极与外部电压连接，所述第四P型场效应晶体管的源极与所述第五P型场效应晶体管的漏极连接；所述第五P型场效应晶体管的源极、所述第三N型场效应晶体管的漏极及所述第四N型场效应晶体管的漏极连接，形成该或非门逻辑电路的输出端；所述第三N型场效应晶体管的源极及所述第四N型场效应晶体管的源极均接地。
上述低功耗锁相环电路，其中，所述第二反相器由第六P型场效应管和第五N型场效应管组成；所述第六P型场效应管的栅极与所述第五N型场效应管的栅极连接，形成该反相器的输入端；所述第六P型场效应管的源极与所述第五N型场效应管的漏极连接，形成该反相器的输出端；所述第六P型场效应管的漏极与外部电压连接，所述第五N型场效应管的源极接地。
本发明低功耗锁相环电路增加一个信号检测电路和一个动态开关，该动态开关接在鉴频鉴相器与环路滤波器之间，该信号检测电路通过检测外部参考信息控制动态开关的通断，实现鉴频鉴相器与环路滤波器之间的接通与断开，使锁相环电路具有“工作”和“空闲”两种状态，因此，本发明低功耗锁相环电路只有在有时钟信号输入的情况下才开始工作，从而大大提高了锁相环电路的工作效率，降低了锁相环电路的功耗。
附图说明
本发明的低功耗锁相环电路由以下的实施例及附图给出。
图1是现有技术的锁相环电路的结构示意图。
图2是本发明的低功耗锁相环电路的结构示意图。
图3是本发明中信号检测电路一较佳实施例的结构示意图。
具体实施方式
以下将结合图2～图3对本发明的低功耗锁相环电路作进一步的详细描述。
参见图2，本发明低功耗锁相环电路包括鉴频鉴相器21、电荷泵22、环路滤波器23、压控振荡器24、分频器25、信号检测电路26和动态开关27；
所述鉴频鉴相器21的一个输入端接收外部参考信号CLKref(即时钟信号)，所述鉴频鉴相器21的另一个输入端接收所述分频器25输出的内部反馈信号CLKfb，所述鉴频鉴相器21用于检测外部参考信号CLKref和内部反馈信号CLKfb之间的相位差，并输出正比于该相位差的电压信号；
所述电荷泵22的输入端与所述鉴频鉴相器21的输出端连接，所述电荷泵22用于放大所述鉴频鉴相器21输出的电压信号，并输出控制电压信号，所述鉴频鉴相器21输出的电压信号为一个上升脉冲信号UP或下降脉冲信号DN；
所述动态开关27为场效应晶体管；
所述电荷泵22的输出端与所述动态开关27的源极连接，所述环路滤波器23的输入端与所述动态开关27的漏极连接，所述动态开关27用于控制所述电荷泵22输出的控制电压信号是否传输至所述环路滤波器；
所述信号检测电路26的输入端接收外部参考信号CLKref(即时钟信号)，所述信号检测电路26的输出端与所述动态开关27的栅极连接，所述信号检测电路26通过检测外部参考信号CLKref的频率控制所述动态开关27的通断，实现所述电荷泵22与所述环路滤波器23之间的接通与断开；
所述信号检测电路26输出1位数字电平信号，该1位数字电平信号输出至所述动态开关27以控制所述动态开关27的通断；
所述环路滤波器23具有低通滤波特性，该环路滤波器23用于滤除所述电荷泵22输出的控制电压信号中的高频分量，起到滤波平滑作用，以保证环路稳定以及改善环路跟踪性能和噪声特性；
所述压控振荡器24的输入端与所述环路滤波器23的输出端连接，所述压控振荡器24根据所述环路滤波器23输出的信号输出相应频率和相位的信号CLKvco(该压控振荡器24输出的信号CLKvco锁定在外部参考信号CLKref的相位和N倍频率上)，所述压控振荡器24输出的信号CLKvco为本发明低功耗锁相环电路的输出信号；
所述分频器25的输入端与所述压控振荡器24的输出端连接，所述分频器25的输出端与所述鉴频鉴相器21的一个输入端连接，所述分频器25用于对所述压控振荡器14输出的信号CLKvco进行分频以输出内部反馈信号CLKfb，该内部反馈信号CLKfb发送至所述鉴频鉴相器21；
所述分频器25例如采用N分频器。
本发明低功耗锁相环电路的工作原理是：所述信号检测电路26判断其输入端是否有一个频率大于等于Fwork的外部参考信号CLKref(即时钟信号)输入，如果有，所述信号检测电路26输出的1位数字电平信号为“1”，如果没有，所述信号检测电路26输出的1位数字电平信号为“0”；当所述信号检测电路26输出的1位数字电平信号为“1”时，所述动态开关27导通，所述电荷泵22与所述环路滤波器23接通，本发明低功耗锁相环电路处于正常“工作”状态；当所述信号检测电路26输出的1位数字电平信号为“0”时，所述动态开关27断开，所述电荷泵22与所述环路滤波器23断开，本发明低功耗锁相环电路处于停止工作，处于“空闲”状态。
本发明低功耗锁相环电路增加一个信号检测电路，该信号检测电路用于判断外部参考信号CLKref的频率是否大于等于特定频率Fwork，如果是，该信号检测电路控制动态开关导通，使本发明低功耗锁相环电路处于工作状态，如果否，则该信号检测电路控制动态开关断开，使本发明低功耗锁相环电路处于处于空闲状态，因此，本发明低功耗锁相环电路只有在有时钟信号输入的情况下才开始工作，从而大大提高了锁相环电路的工作效率，降低了锁相环电路的功耗。
图3所示为信号检测电路的一较佳实施例，本实施例中，信号检测电路包括一电流镜261、第一反相器262、第二反相器263、第三反相器264、第一电容C1、第二电容C2、一场效应晶体管M6、以及一或非门逻辑电路265；
所述场效应晶体管M6为N型场效应晶体管；
所述电流镜261包括第一P型场效应管M1、第二P型场效应管M3、第三P型场效应管M5、第一N型场效应管M2、第二N型场效应管M4、以及电阻R1；
所述第一P型场效应管M1的栅极、第二P型场效应管M3的栅极以及第三P型场效应管M5的栅极连接，所述第一P型场效应管M1的漏极、第二P型场效应管M3的漏极和第三P型场效应管M5的漏极分别与外部电压Vcc连接；
所述第一P型场效应管M1的栅极与其源极连接；
所述第一P型场效应管M1的源极连接所述电阻R1后与所述第一N型场效应管M2的漏极连接；
所述第一N型场效应管M2的栅极与其漏极连接，该第一N型场效应管M2等效为一个二极管，所述第一N型场效应管M2的源极接地；
所述第二P型场效应管M3的源极与所述第二N型场效应管M4的漏极连接，所述第二N型场效应管M4的漏极形成所述电流镜261的第一输出端，所述第二N型场效应管M4的源极接地；
所述第二N型场效应管M4的栅极形成所述电流镜261的输入端，该第二N型场效应管M4的栅极与外部参考信号CLKref连接；
所述第二N型场效应管M4的栅极连接所述第一反相器262的输入端，该第一反相器262的输出端与所述场效应晶体管M6的栅极连接；
所述第三P型场效应管M5的源极形成所述电流镜261的第二输出端，所述场效应晶体管M6的漏极与所述第三P型场效应管M5的源极连接，所述场效应晶体管M6的源极接地；
所述第一电容C1的电容值等于所述第二电容C2的电容值，所述第一电容C1的一端与外部电压Vcc连接，所述第一电容C1的另一端与所述场效应晶体管M6的漏极连接，所述第二电容C2的一端与外部电压Vcc连接，所述第二电容C2的另一端与所述第二N型场效应管M4的漏极连接；
所述或非门逻辑电路265包括第四P型场效应晶体管M7、第五P型场效应晶体管M8、第三N型场效应晶体管M9以及第四N型场效应晶体管M10；
所述第四P型场效应晶体管M7的栅极与所述第三N型场效应晶体管M9的栅极连接，形成该或非门逻辑电路265的第一输入端，该输入端与所述第二N型场效应管M4的漏极连接；
所述第五P型场效应晶体管M8的栅极与所述第四N型场效应晶体管M10的栅极连接，形成该或非门逻辑电路265的第二输入端，该输入端与所述场效应管M6的漏极连接；
所述第四P型场效应晶体管M7的漏极与外部电压Vcc连接，所述第四P型场效应晶体管M7的源极与所述第五P型场效应晶体管M8的漏极连接；
所述第五P型场效应晶体管M8的源极、所述第三N型场效应晶体管M9的漏极及所述第四N型场效应晶体管M10的漏极连接，形成该或非门逻辑电路265的输出端；
所述第三N型场效应晶体管M9的源极及所述第四N型场效应晶体管M10的源极均接地；
所述第二反相器263由第六P型场效应管M11和第五N型场效应管M12组成；
所述第六P型场效应管M11的栅极与所述第五N型场效应管M12的栅极连接，形成所述第二反相器263的输入端，该输入端与所述或非门逻辑电路265的输出端连接；
所述第六P型场效应管M11的源极与所述第五N型场效应管M12的漏极连接，形成所述第二反相器263的输出端，该输出端与所述第三反相器264的输入端连接；
所述第六P型场效应管M11的漏极与外部电压Vcc连接，所述第五N型场效应管M12的源极接地；
所述第三反相器264的输出端即为该信号检测电路的输出端，该信号检测电路输出信号Detect_out；
所述电流镜261使所述第一P型场效应管M1、第二P型场效应管M3、第三P型场效应管M5的漏极电流、以及流经所述第一电容C1和第一电容C2的电流均恒定在Iref；
所述第二反相器263用于消除信号毛刺，对所述或非门逻辑电路265的输出信号进行整形；
本实施例的信号检测电路的输出信号为1位数字电平信号。
本实施例的信号检测电路的工作原理是：令所述第一电容C1的电容值和第二电容C2的电容值均为Cref，所述第三N型场效应晶体管M9的阈值电压和第四N型场效应晶体管M10的阈值电压均为Vtref,当外部参考信号CLKref的频率F等于0(此时没有时钟信号)或者F＜Fwork＝Iref/CrefVtref时，所述第三N型场效应晶体管M9和第四N型场效应晶体管M10总有一个导通使所述或非门逻辑电路265的输出信号为“0”电平，即所述第三反相器264的输出信号为“0”电平；当外部参考信号CLKref的频率F≥Fwork＝Iref/CrefVtref时，所述或非门逻辑电路265的两个输入端不能再充电超过阈值电压Vtref,从而使所述或非门逻辑电路265的输出信号为“1”电平，即所述第三反相器264的输出信号为“1”电平；
本实施例中，Iref＝1μA，Cref＝500fF，Vtref＝1V，故，Fwork＝2MHz。当没有时钟信号输入或者外部参考信号CLKref的频率F小于2MHz时，本实施例的信号检测电路输出“0”电平信号，动态开关断开，电荷泵与环路滤波器之间的通路断开，低功耗锁相环电路停止工作，处于“空闲”状态；当外部参考信号CLKref的频率F大于等于2MHz时，本实施例的信号检测电路输出“1”电平信号，动态开关导通，电荷泵与环路滤波器之间的通路接通，低功耗锁相环电路工作，处于“工作”状态；
通过改变电流镜(即改变Iref)、第一电容C1和第二电容C2的电容Cref、以及第三N型场效应晶体管M9和第四N型场效应晶体管M10的阈值电压Vtref可实现不同的特定频率Fwork。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种低功耗锁相环电路，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，所述鉴频鉴相器与所述电荷泵连接，所述环路滤波器与所述压控振荡器连接，所述分频器的输入端与压控振荡器的输出端连接，所述分频器的输出端与所述鉴频鉴相器的一输入端连接，所述鉴频鉴相器的另一输入端连接外部参考信息，其特征在于，还包括信号检测电路和动态开关；
所述电荷泵通过所述动态开关与所述环路滤波器连接；
所述信号检测电路通过检测外部参考信息控制所述动态开关的通断，实现所述电荷泵与环路滤波器之间通路的接通与断开；
所述信号检测电路判断外部参考信息的频率是否大于等于特定值，如果是，所述信号检测电路控制所述动态开关导通，实现所述电荷泵与环路滤波器之间通路的接通，如果否，所述信号检测电路控制所述动态开关断开，实现所述电荷泵与环路滤波器之间通路的断开。
2.如权利要求1所述的低功耗锁相环电路，其特征在于，所述动态开关为场效应晶体管。
3.如权利要求2所述的低功耗锁相环电路，其特征在于，所述动态开关的源极与所述电荷泵的输出端连接，所述动态开关的漏极与所述环路滤波器的输入端连接，所述动态开关的栅极与所述信号检测电路的输出端连接，该信号检测电路的输入端连接外部参考信息。
4.如权利要求1或3所述的低功耗锁相环电路，其特征在于，所述信号检测电路输出1位数字电平信号。
5.如权利要求1或3所述的低功耗锁相环电路，其特征在于，所述信号检测电路包括电流镜、第一反相器、第二反相器、第三反相器、第一电容、第二电容、场效应晶体管、以及或非门逻辑电路；
所述电流镜的输入端连接外部参考信号；
所述电流镜的第一输出端与所述或非门逻辑电路的第一输入端连接；
外部参考信号通过所述第一反相器与所述场效应晶体管的栅极连接；
所述电流镜的第二输出端与所述场效应晶体管的漏极连接后接入所述或非门逻辑电路的第二输入端连接；
所述第一电容的一端与外部电压连接，所述第一电容的另一端与所述电流镜的输出端连接；
所述第二电容的一端与外部电压连接，所述第二电容的另一端与所述场效应晶体管的漏极连接；
所述场效应晶体管的源极接地；
所述第二反相器与第三反相器依次连接，该第二反相器的输入端与所述或非门逻辑电路的输出端连接，该第三反相器的输出端形成所述信号检测电路的输出端。
6.如权利要求5所述的低功耗锁相环电路，其特征在于，所述第一电容的电容值等于所述第二电容的电容值。
7.如权利要求5所述的低功耗锁相环电路，其特征在于，所述电流镜包括第一P型场效应管、第二P型场效应管、第三P型场效应管、第一N型场效应管、第二N型场效应管、以及电阻；
所述第一P型场效应管的栅极、第二P型场效应管的栅极以及第三P型场效应管的栅极连接，所述第一P型场效应管的漏极、第二P型场效应管的漏极和第三P型场效应管的漏极分别与外部电压连接；
所述第一P型场效应管的栅极与其源极连接；
所述第一P型场效应管的源极连接所述电阻后与所述第一N型场效应管的漏极连接；
所述第一N型场效应管的栅极与其漏极连接，所述第一N型场效应管的源极接地；
所述第二P型场效应管的源极与所述第二N型场效应管的漏极连接，该第二N型场效应管的漏极形成该电流镜的第一输出端，所述第二N型场效应管的源极接地；
所述第二N型场效应管的栅极为该电流镜的输入端，该第二N型场效应管的栅极与外部参考信号连接；
所述第三P型场效应管的源极形成该电流镜的第二输出端。
8.如权利要求5所述的低功耗锁相环电路，其特征在于，或非门逻辑电路包括第四P型场效应晶体管、第五P型场效应晶体管、第三N型场效应晶体管、以及第四N型场效应晶体管；
所述第四P型场效应晶体管的栅极与所述第三N型场效应晶体管的栅极连接，形成该或非门逻辑电路的第一输入端；
所述第五P型场效应晶体管的栅极与所述第四N型场效应晶体管的栅极连接，形成该或非门逻辑电路的第二输入端；
所述第四P型场效应晶体管的漏极与外部电压连接，所述第四P型场效应晶体管的源极与所述第五P型场效应晶体管的漏极连接；
所述第五P型场效应晶体管的源极、所述第三N型场效应晶体管的漏极及所述第四N型场效应晶体管的漏极连接，形成该或非门逻辑电路的输出端；
所述第三N型场效应晶体管的源极及所述第四N型场效应晶体管的源极均接地。
9.如权利要求5所述的低功耗锁相环电路，其特征在于，所述第二反相器由第六P型场效应管和第五N型场效应管组成；
所述第六P型场效应管的栅极与所述第五N型场效应管的栅极连接，形成该反相器的输入端；
所述第六P型场效应管的源极与所述第五N型场效应管的漏极连接，形成该反相器的输出端；
所述第六P型场效应管的漏极与外部电压连接，所述第五N型场效应管的源极接地。
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| US8952763B2 (en) * | 2012-05-10 | 2015-02-10 | Mediatek Inc. | Frequency modulator having digitally-controlled oscillator with modulation tuning and phase-locked loop tuning |
| CN105207669A (zh) * | 2015-08-19 | 2015-12-30 | 深圳市海能达通信有限公司 | 一种减小频率源锁定时间的方法及电路 |
| CN106571804B (zh) * | 2015-10-09 | 2023-08-11 | 张伟林 | 高阻型数字鉴相器输出级的标准型接口电路 |
| CN109245761B (zh) * | 2018-09-21 | 2021-07-02 | 电子科技大学 | 一种锁相环的暂停和恢复方法 |
| CN113783528B (zh) * | 2021-09-08 | 2024-04-12 | 苏州磐启微电子有限公司 | 一种低功耗的振荡器电路 |
| CN114421956B (zh) * | 2022-04-01 | 2022-07-01 | 浙江赛思电子科技有限公司 | 一种鉴频鉴相控制系统及方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7317363B2 (en) * | 2004-12-22 | 2008-01-08 | Kabushiki Kaisha Toshiba | Frequency synthesizer |
| CN101582695A (zh) * | 2009-06-19 | 2009-11-18 | 广州润芯信息技术有限公司 | 具有快速锁定功能的锁相环频率综合器 |
| CN101622788A (zh) * | 2007-03-07 | 2010-01-06 | 哉英电子股份有限公司 | Pll频率合成器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1047196B1 (en) * | 1999-04-21 | 2005-07-20 | STMicroelectronics S.r.l. | Method and circuit for minimizing glitches in phase locked loops |
| US7932757B2 (en) * | 2008-11-12 | 2011-04-26 | Qualcomm Incorporated | Techniques for minimizing control voltage ripple due to charge pump leakage in phase locked loop circuits |
-
2010
- 2010-07-16 CN CN201010229353.0A patent/CN101888244B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7317363B2 (en) * | 2004-12-22 | 2008-01-08 | Kabushiki Kaisha Toshiba | Frequency synthesizer |
| CN101622788A (zh) * | 2007-03-07 | 2010-01-06 | 哉英电子股份有限公司 | Pll频率合成器 |
| CN101582695A (zh) * | 2009-06-19 | 2009-11-18 | 广州润芯信息技术有限公司 | 具有快速锁定功能的锁相环频率综合器 |
Also Published As
| Publication number | Publication date |
|---|---|
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