CN112290936A - 一种能够快速锁定的锁相环电路 - Google Patents
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Abstract
本发明公开了一种能够快速锁定的锁相环电路，包括：依次相接并构成环路的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，还包括：快速充电电路，所述鉴频鉴相器的两个输出端分别输出数字信号UP和数字信号DN给所述快速充电电路；所述快速充电电路输出电流信号给所述环路滤波器。本发明有效减小锁定时间，同时保持低输出抖动的性能指标和功耗指标。
Description
技术领域
本发明涉及锁相环电路。
背景技术
对于日益增加的移动设备和消费类电子产品，通常都是采用锁相环技术来满足它们的子系统或者IO设备的时钟需求。往往这些移动设备采用电池供电，为节约电源消耗，在系统设计层面会要求时钟产生源即锁相环据有快速锁定的功能，以便操作系统可以快速地从睡眠模式切换至正常工作模式，因此具有快速锁定功能的锁相环电路是低功耗移动设备中的重要组成部分。
如图2所示，传统的锁相环电路主要由鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和分频器(Divider)构成。具体工作原理是鉴频鉴相器可以甄别输入基准时钟(REFCLK)和反馈时钟(FBCLK)之间的频率和相位差值。通过电荷泵可以把该差值转化成充放电电流，随后经过环路滤波器输出压控振荡器的电压控制信号VCTRL，压控振荡器根据输入电压信号产生基于环路参数的时钟信号CKOUT。
现有技术中主要采用的是增大小信号带宽的方式来缩减锁定时间，但小信号带宽的增加会恶化整个锁相环输出的相位噪声从而导致整个电路的输出抖动性能变差。
发明内容
本发明的目的在于提供一种能够快速锁定的锁相环电路，有效减小锁定时间，同时保持低输出抖动的性能指标和功耗指标。
实现上述目的的技术方案是：
一种能够快速锁定的锁相环电路，包括：依次相接并构成环路的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，还包括：快速充电电路，
所述鉴频鉴相器的两个输出端分别输出数字信号UP和数字信号DN给所述快速充电电路；
所述快速充电电路输出电流信号给所述环路滤波器。
优选的，所述鉴频鉴相器的两个输出端连接所述电荷泵的两个输入端；
所述电荷泵的输出端连接所述环路滤波器的输入端和所述压控振荡器的输入端；
所述压控振荡器的输出端作为电路信号输出端，并连接所述分频器的输入端；
所述分频器的输出端输出反馈时钟给所述鉴频鉴相器的一个输入端，所述鉴频鉴相器的另一个输入端接收基准时钟。
优选的，所述环路滤波器包括依次串联并构成环路的电阻、第一电容和第二电容，其中，所述第一电容和第二电容的相接端接地；所述电阻和第一电容的相接端连接所述快速充电电路的输出端。
优选的，所述快速充电电路包括：第一或门电路、第二或门电路、与门电路、第一D触发器、第二D触发器、第三D触发器、锁存器和开关，其中，
所述第一D触发器的时钟端接收数字信号UP，D输入端连接所述第一或门电路的输出端，Q非输出端连接所述第一或门电路的第一输入端；
所述第一或门电路的第二输入端连接所述第二D触发器的Q输出端；
所述第二或门电路的第一输入端连接所述第二D触发器的Q输出端，所述第二或门电路的第二输入端连接所述第一D触发器的Q输出端，所述第二或门电路的输出端连接所述第二D触发器的D输入端；
所述第二D触发器的时钟端接收数字信号UP，Q非输出端接收数字信号DN；
所述与门电路的第一输入端连接所述第二D触发器的Q输出端，所述与门电路的第二输入端连接第一D触发器的Q输出端，所述与门电路的输出端连接所述第三 D触发器的D输入端；
所述第三D触发器的时钟端接收数字信号UP，Q非输出端接收数字信号DN；
所述第三D触发器的Q输出端连接所述锁存器的输入端，所述锁存器的输出端连接所述开关的控制端；
所述开关的一端连接电源，另一端连接所述环路滤波器。
优选的，第一D触发器、第二D触发器、第三D触发器和锁存器均接收复位信号。
本发明的有益效果是：本发明基于传统的锁相环电路架构，结合数字辅助技术的快速充电电路(Quick-charge Circuit)对环路滤波器(LPF)进行充电来拓展大信号带宽，从而减小锁定时间，通过该控制方式可以实现减小锁定时间50％以上。同时保持低输出抖动的性能指标和功耗指标。
附图说明
图1是现有技术中锁相环电路的结构图；
图2是本发明中锁相环电路的结构图；
图3是传统锁相环电路和本发明的锁相环电路锁定过程对比图；
图4是本发明中快速充电电路的结构图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1，本发明的能够快速锁定的锁相环电路，包括：依次相接并构成环路的鉴频鉴相器1、电荷泵2、环路滤波器3、压控振荡器4、分频器5、快速充电电路6。
鉴频鉴相器1的两个输出端分别输出数字信号UP和数字信号DN给快速充电电路6。快速充电电路6输出电流信号给环路滤波器3。鉴频鉴相器1的两个输出端连接电荷泵2的两个输入端。电荷泵2的输出端连接环路滤波器3的输入端和压控振荡器4的输入端。压控振荡器4的输出端作为电路信号输出端，并连接分频器5 的输入端。分频器5的输出端输出反馈时钟FBCLK给鉴频鉴相器1的一个输入端，鉴频鉴相器1的另一个输入端接收基准时钟REFCLK。
环路滤波器3包括依次串联并构成环路的电阻R1、第一电容C1和第二电容C2，其中，第一电容C1和第二电容C2的相接端接地；电阻R1和第一电容C1的相接端连接快速充电电路6的输出端。
如图4所示，快速充电电路6包括：第一或门电路61、第二或门电路62、与门电路63、第一D触发器64、第二D触发器65、第三D触发器66、锁存器67和开关68。
第一D触发器64的时钟端接收数字信号UP，D输入端连接第一或门电路61 的输出端，Q非输出端连接第一或门电路61的第一输入端。第一或门电路61的第二输入端连接第二D触发器65的Q输出端。第二或门电路62的第一输入端连接第二D触发器65的Q输出端，第二或门电路62的第二输入端连接第一D触发器64 的Q输出端，第二或门电路62的输出端连接第二D触发器65的D输入端。第二D 触发器65的时钟端接收数字信号UP，Q非输出端接收数字信号DN。与门电路63 的第一输入端连接第二D触发器65的Q输出端，与门电路63的第二输入端连接第一D触发器64的Q输出端，与门电路63的输出端连接第三D触发器66的D输入端。第三D触发器66的时钟端接收数字信号UP，Q非输出端接收数字信号DN。第三D触发器66的Q输出端连接锁存器67的输入端，锁存器67的输出端连接开关 68的控制端。开关68的一端连接电源，另一端连接环路滤波器3。电源为电流源供给电路。
第一D触发器64、第二D触发器65、第三D触发器66、锁存器67均接收复位信号RESET。D触发器数量和连接可根据应用带宽单独设计。
从图3可以分析得到，整个锁相环电路达到锁定消耗的时间由两部分决定，分别为大信号带宽和小信号带宽。传统减小锁相环电路锁定时间的方式是提高小信号带宽。传统锁相环电路的小信号带宽如公式1所示：
其中，KVCO代表VCO的增益；Icp代表电荷泵充放电电流大小；N代表Divider 分频比；R代表环路滤波器的电阻R1。
对于有快速锁定功能需求的移动设备SOC中,可以将锁相环小信号带宽fc提高以便加速小信号锁定过程，如图3所示。但是单纯提高小信号带宽会造成更多的压控振荡器(VCO)相位噪声贡献到在输出信号的相位噪声，同时提高的电荷泵电流也会增加更多的系统功耗和恶化Spur性能。
因此采用数字辅助技术的快速充电电路来提升系统的大信号带宽，如图3所示，并可同时兼顾功耗和输出抖动性能。其中大信号带宽正比于充电电流Icharge, 反比与环路滤波器电容C1大小，如公式2所示。因此增大在大信号锁定过程中的充电电流并合理控制充电时间可以有效减小整个锁相环电路的锁定时间。
大信号带宽：
采用数字辅助技术的快速充电电路来提高大信号带宽,具体包含可以设定侦测UP/DN脉冲数目的数字计数器和锁存器，通过输出的数字信号来控制充电电流时间长短。其中UP/DN脉冲计数器电路可以根据具体设计带宽来设置计数周期，本示例中以4次UP计数器为例。充电电流开启时间可结合充电时间来具体调节。当计数周期结束后，锁存器67输出将会关断额外充电电流，从而系统进入到小信号锁定状态，且不影响整个系统的环路传输函数，有效保证输出信号的抖动性能和功耗性能。
从以上推导过程可以看出，相比于传统的锁相环技术，本申请采用的数字辅助技术可以有效控制锁定过程中的大信号过程，且未引入额外的元件来增加功耗和面积，而是直接利用鉴频鉴相器的输出信号，控制环路滤波器额外充电电流时间长短来缩短大信号锁定过程。通过实验可证明，同样小信号带宽设定下，本申请提及的快速充电电路可有效缩短锁定时间50％以上。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。
Claims (5)
1.一种能够快速锁定的锁相环电路，包括：依次相接并构成环路的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，其特征在于，还包括：快速充电电路，
所述鉴频鉴相器的两个输出端分别输出数字信号UP和数字信号DN给所述快速充电电路；
所述快速充电电路输出电流信号给所述环路滤波器。
2.根据权利要求1所述的能够快速锁定的锁相环电路，其特征在于，所述鉴频鉴相器的两个输出端连接所述电荷泵的两个输入端；
所述电荷泵的输出端连接所述环路滤波器的输入端和所述压控振荡器的输入端；
所述压控振荡器的输出端作为电路信号输出端，并连接所述分频器的输入端；
所述分频器的输出端输出反馈时钟给所述鉴频鉴相器的一个输入端，所述鉴频鉴相器的另一个输入端接收基准时钟。
3.根据权利要求1所述的能够快速锁定的锁相环电路，其特征在于，所述环路滤波器包括依次串联并构成环路的电阻、第一电容和第二电容，其中，所述第一电容和第二电容的相接端接地；所述电阻和第一电容的相接端连接所述快速充电电路的输出端。
4.根据权利要求1所述的能够快速锁定的锁相环电路，其特征在于，所述快速充电电路包括：第一或门电路、第二或门电路、与门电路、第一D触发器、第二D触发器、第三D触发器、锁存器和开关，其中，
所述第一D触发器的时钟端接收数字信号UP，D输入端连接所述第一或门电路的输出端，Q非输出端连接所述第一或门电路的第一输入端；
所述第一或门电路的第二输入端连接所述第二D触发器的Q输出端；
所述第二或门电路的第一输入端连接所述第二D触发器的Q输出端，所述第二或门电路的第二输入端连接所述第一D触发器的Q输出端，所述第二或门电路的输出端连接所述第二D触发器的D输入端；
所述第二D触发器的时钟端接收数字信号UP，Q非输出端接收数字信号DN；
所述与门电路的第一输入端连接所述第二D触发器的Q输出端，所述与门电路的第二输入端连接第一D触发器的Q输出端，所述与门电路的输出端连接所述第三D触发器的D输入端；
所述第三D触发器的时钟端接收数字信号UP，Q非输出端接收数字信号DN；
所述第三D触发器的Q输出端连接所述锁存器的输入端，所述锁存器的输出端连接所述开关的控制端；
所述开关的一端连接电源，另一端连接所述环路滤波器。
5.根据权利要求4所述的能够快速锁定的锁相环电路，其特征在于，第一D触发器、第二D触发器、第三D触发器和锁存器均接收复位信号。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113890534A (zh) * | 2021-12-07 | 2022-01-04 | 江苏游隼微电子有限公司 | 一种自加速锁定锁相环 |
| US20220311444A1 (en) * | 2019-08-30 | 2022-09-29 | Zhejiang University | Fast lock phase-locked loop circuit for avoiding cycle slip |
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2020
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| US11641207B2 (en) * | 2019-08-30 | 2023-05-02 | Zhejiang University | Fast lock phase-locked loop circuit for avoiding cycle slip |
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