CN113890534A - 一种自加速锁定锁相环 - Google Patents

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Abstract

本发明公开了一种自加速锁定锁相环，包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、分频器、整流器、滤波器、带宽控制电路。鉴频鉴相器、电荷泵、低通滤波器、压控振荡器依次连接，压控振荡器的输出经分频器反馈至鉴频鉴相器的一个输入端，鉴频鉴相器的另一输入端接参考频率源。鉴频鉴相器的输出端还连接整流器的输入端，整流器、滤波器、带宽控制电路依次连接，带宽控制电路用于产生与鉴频鉴相器输出信号成比例关系的控制字信号输入到低通滤波器，控制低通滤波器的并联电容阵列中电容接入个数来对带宽进行控制，从而实现锁相环加速锁定参考频率。

Description

一种自加速锁定锁相环
技术领域
本发明涉及一种锁相环结构。
背景技术
随着集成电路的性能不断提高，芯片的频率也在逐渐提高，但是由于印刷电路板技术的限制，通过外部向芯片提供较高频率的时钟信号变得越来越困难，因此，在芯片内部，产生一个稳定的时钟非常重要。锁相环（Phase-locked loops，PLL）是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”。很多应用场景下，集成电路需要的频率并不是单一的，可能根据需要要求跳频，跳频之后如何快速锁定给锁相环设计带来了挑战。有的电路应用场景复杂，外界干扰会影响到锁频效果，导致锁相环失锁，在负反馈调节作用下，如何恢复锁定频率也是一个难题。
现有技术中，有方法是在电荷泵中增加更多的充电支路，这会导致额外的功耗和噪声；有方法依赖于数字辅助技术，而这种方式会带来更严重的噪声问题。
发明内容
发明目的：针对上述现有技术，提出一种自加速锁定锁相环，能够在短时间内快速锁定频率。
技术方案：一种自加速锁定锁相环，包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、分频器、整流器、滤波器、带宽控制电路；所述鉴频鉴相器、电荷泵、低通滤波器、压控振荡器依次连接，所述压控振荡器的输出经所述分频器反馈至所述鉴频鉴相器的一个输入端，所述鉴频鉴相器的另一输入端接参考频率源，所述压控振荡器的输出端作为所述锁相环的输出端；
所述鉴频鉴相器的输出端还连接整流器的输入端，所述整流器、滤波器、带宽控制电路依次连接，所述带宽控制电路用于产生与所述鉴频鉴相器输出信号成比例关系的控制字信号输入到所述低通滤波器，控制所述低通滤波器的并联电容阵列中电容接入个数来对带宽进行控制，从而实现锁相环加速锁定参考频率。
进一步，所述控制字信号对所述低通滤波器的-3db带宽值进行调整，并与反馈频率和参考频率之差成正比。
进一步，所述带宽控制电路包括n个比较器，所述滤波器输出的直流电压VDC分别与n个参考电压进行依次比较，当VDC超过第i个参考电压VREF(i)时，第i个比较器输出高电位控制字，否则输出低电位控制字，最终得到n位控制字信号；所述低通滤波器包括并联在输入端和输出端之间的电容阵列，各电容支路上分别串联有控制开关，所述n位控制字信号分别经过反相器后依次对应控制一个所述开关。
有益效果：1、本发明能自适应锁相环的带宽调节，而不需要复杂算法实现；
2、本发明能在锁相环锁定过程中加速锁定过程，缩短锁定时间，可用于快速跳频、抗电磁干扰等应用场景；
3、本发明在加速锁定过程中，能兼顾速度与相位噪声的要求；
4、本发明能复用电路的常用结构，不用花费过多额外设计，降低设计成本；
5、本发明可适用于分立电路和集成电路锁相环设计结构。
附图说明
图1为本发明的自加速锁定锁相环结构示意图；
图2为实施例中鉴频鉴相器的电路结构示意图；
图3为参考频率超前反馈频率时，鉴频鉴相器的UP和DOWN信号的变化波形图；
图4为参考频率落后反馈频率时，鉴频鉴相器的UP和DOWN信号的变化波形图；
图5为实施例中整流器和滤波器的整体电路结构示意图；
图6为实施例中带宽控制电路结构示意图；
图7为实施例中低通滤波器电路结构示意图；
图8为本发明自加速锁定锁相的工作流程图。
具体实施方式
下面结合附图对本发明做更进一步的解释。
如图1所示，一种自加速锁定锁相环，包括传统模拟锁相环部分以及辅助电路，传统模拟锁相环部分由鉴频鉴相器(PFD)105、电荷泵(CP)106、低通滤波器(LPF)107、压控振荡器(VOC)108、分频器(DIVIDER)109组成，鉴频鉴相器105、电荷泵106、低通滤波器107、压控振荡器108依次连接，压控振荡器108的输出端经分频器109反馈至鉴频鉴相器105的一个输入端，鉴频鉴相器105的另一输入端接参考频率源104，压控振荡器108的输出端作为锁相环的输出端。
辅助电路包括整流器101、滤波器102、带宽控制电路103，鉴频鉴相器105的输出端同时连接整流器101的输入端，整流器101、滤波器102、带宽控制电路103依次连接。本发明中，传统模拟锁相环部与辅助电路共同实现了自加速锁定的新型锁相环结构。
参考频率源104产生的参考频率与分频器109反馈的频率差经过鉴频鉴相器105的判别，产生与相位差成正比的电压信号，该电压信号一方控制电荷泵106的电流源和电流沉，另一方面会经过整流器101、滤波器102、带宽控制电路103来调整低通滤波器107的-3db带宽值。
具体的，鉴频鉴相器105传递到整流器101的电压信号是方波，需要经过整流器101的整流作用和滤波器102的滤波作用后，产生与占空比成正比的直流信号，该直流信号会在带宽控制电路103与不同电压值进行比较，产生n位的控制字信号来对整低通滤波器107的带宽进行控制。其实现机理是，当反馈频率与参考频率相差较大时，在滤波器102产生较大的直流信号，在带宽控制作用下，使得低通滤波器107的带宽增加，进而使锁相环加速锁定；随着反馈频率接近参考频率，在滤波器102产生较小的直流信号，使得使得低通滤波器107的带宽减小，进而使锁相环锁定住参考频率下，并能产生更小的相位噪声。鉴频鉴相器105传递到电荷泵106的电压，控制电荷泵106的电流流出或流入，经过低通滤波器107后转化为电压，控制压控振荡器108的频率变化，压控振荡器108的输出经过分频器109分频后返回至鉴频鉴相器105与参考频率源104产生的参考频率进行比较，实现了负反馈，最终使得压控振荡器108输出频率稳定在既定频率上，完成锁相环功能。
如图2所示，本实施例的鉴频鉴相器105结构中，D触发器201输出的UP信号与D触发器204输出的DOWN信号通过与门203输入延迟结构202的输入端，延迟结构202的输出端同时连接两个D触发器的复位端。带复位功能的D触发器201、204在时钟信号上升沿来临时输出Q置1，在RESET置1时输出Q复位，当UP和DOWN信号同时来临时会使两个D触发器置0，延迟结构202用于去除鉴频鉴相器105的死区效应。图3为参考频率超前反馈频率时，UP和DOWN信号的变化，此时只有UP信号有输出。图4为参考频率落后反馈频率时，UP和DOWN信号的变化，此时只有DOWN信号有输出。图3和图4的左右两组图表示频率相差较大时，UP或DOWN信号的脉冲宽度会增大，利用这一特点，将脉冲宽度变化为成正比例的直流信号，用于增加锁相环整个环路的带宽，将会加速锁定，当频率相差较低时，系统的要求转化为输出噪声低，这时候转化的直流信号控制环路带宽降低，减少输出噪声。
如图5所示，本实施例的整流器101和滤波器102结构中，二极管501的作用有半波整流的作用，电阻502和电容503有滤波的作用。当从输入端Vin输入方波时，经过整流滤波的作用可以生成与方波成正比例的直流信号，从输出端Vout输出。
如图6所示，本实施例的带宽控制电路103中包括n个比较器，分别为比较器601-1、601-2…601-(n-1)、601-n。滤波器102输出的直流电压VDC分别与n个比较器对应输入的参考电压进行依次比较，参考电压VREF(1)、VREF(2)…VREF(n-1)、VREF(n)依次减小，当VDC超过第i个参考电压VREF(i)时，输第i个比较器输出高电位控制字，否则输出低电位控制字，最终得到n位控制字信号<n:1>。
如图7所示，本实施例的低通滤波器107包括并联在输入端和输出端之间的电容阵列，电容阵列中包括电容支路702-1、702-2…702-(n-1)、702-n，各电容支路上分别串联有控制开关701-1、701-2…701-(n-1)、701-n。该低通滤波器有多个带宽工作模式，其原理是，带宽控制电路103产生的n位控制字信号分别经过反相器反向后，再分别对各开关进行控制，开关的闭合与断开控制对应电容的接入，从而改变接入的总电容大小，最终改变滤波器的带宽工作模式。设接入的总电容大小为C1，电阻703的大小为R，电容704的大小为C2，此低通滤波器第一个极点位置
Figure 865750DEST_PATH_IMAGE001
，因此可以看出，通过改变接入的总电容大小C1，就能调节第一个极点位置，从而改变-3db带宽，适应锁相环锁定过程中不同阶段的需求。
本发明的实现场景是锁相环在锁相环上电开始进行锁定、锁相环跳频切换到其他频率、锁相环受到外界干扰恢复锁定过程中时，需要快速将频率锁定到预设频率，并在锁定之后提供合适的相位噪声。如图1所示，当锁相环处于上述情景时，参考频率源104所提供的参考频率与分频器109产生的反馈频率一定相差较大，能够在鉴频鉴相器105产生比较宽的方波结果，通过整流器101、滤波器102的整流滤波作用，将方波转化为对应的直流电压信号，直流电压信号在带宽控制电路103产生较大的控制字，控制低通滤波器107中接入的总电容较小，使得低通滤波器107的最终带宽较大，对于此时由鉴频鉴相器105、电荷泵106、低通滤波器107、压控振荡器108、分频器109所形成的环路，能够快速进行频率跟踪。随着反馈的频率接近参考频率源104所提供的参考频率，鉴频鉴相器105所产生的方波宽度逐渐减小，整流器101、滤波器102转化为的直流电压信号随之减小，在带宽控制电路103产生较小的控制字，控制低通滤波器107中接入的总电容较大，使得低通滤波器107的最终带宽降低，此时锁相环状态趋于稳定，所需要的是提供低相位噪声的频率输出，因此低通滤波器的带宽降低正好适应此时系统的需要。
如图8所示，本发明的自加速锁定锁相环的工作过程具体如下：
S1：锁相环处于未锁定场景中，环路开始自适应工作；
S2：预设的参考频率进入鉴频鉴相器的一端，经过系统反馈的频率进入鉴频鉴相器的另一端；
S3：鉴频鉴相器将两个输入进行比较，产生宽度比较宽的方波电压信号；
S4：方波电压信号进入整流滤波电路处理，产生与脉冲宽度成正比的直流电压信号；
S5：直流电压信号经过带宽控制电路的比较器阵列，产生控制字，此时控制字属于较大位数；
S6：控制字进一步控制环路中低通滤波器中并联电容阵列的接入个数，因控制字较大，电容接入个数少，因此接入电路的总电容大小C1值较小，低通滤波器产生的带宽较大；
S7：锁相环主环路进入快速频率跟踪模式；
S8：一段时间后，反馈的频率逐渐接近提供的参考频率；
S9：鉴频鉴相器产生较前一步更窄的方波宽度；
S10：方波电压信号进入整流滤波电路，产生较前一步更低的直流电压；
S11：直流电压进入带宽控制电路，产生较前一步更低的控制位；
S12：控制字控制主环路中低通滤波器产生更低的带宽；
S13：系统判别自身是否进入频率锁定状态，如果没有，返回S8，如果进入频率锁定，进行S14；
S14：整个环路锁定在预设频率，低通滤波器保持低带宽，使得输出频率具有低相位噪声，至此整个锁相环锁定过程结束。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种自加速锁定锁相环，其特征在于，包括鉴频鉴相器（105）、电荷泵（106）、低通滤波器（107）、压控振荡器（108）、分频器（109）、整流器（101）、滤波器（102）、带宽控制电路（103）；所述鉴频鉴相器（105）、电荷泵（106）、低通滤波器（107）、压控振荡器（108）依次连接，所述压控振荡器（108）的输出经所述分频器（109）反馈至所述鉴频鉴相器（105）的一个输入端，所述鉴频鉴相器（105）的另一输入端接参考频率源（104），所述压控振荡器（108）的输出端作为所述锁相环的输出端；
所述鉴频鉴相器（105）的输出端还连接整流器（101）的输入端，所述整流器（101）、滤波器（102）、带宽控制电路（103）依次连接，所述带宽控制电路（103）用于产生与所述鉴频鉴相器（105）输出信号成比例关系的控制字信号输入到所述低通滤波器（107），控制所述低通滤波器（107）的并联电容阵列中电容接入个数来对带宽进行控制，从而实现锁相环加速锁定参考频率。
2.根据权利要求1所述的自加速锁定锁相环，其特征在于，所述控制字信号对所述低通滤波器（107）的-3db带宽值进行调整，并与反馈频率和参考频率之差成正比。
3.根据权利要求1或2所述的自加速锁定锁相环，其特征在于，所述带宽控制电路（103）包括n个比较器，所述滤波器（102）输出的直流电压VDC分别与n个参考电压进行依次比较，当VDC超过第i个参考电压VREF(i)时，第i个比较器输出高电位控制字，否则输出低电位控制字，最终得到n位控制字信号；所述低通滤波器（107）包括并联在输入端和输出端之间的电容阵列，各电容支路上分别串联有控制开关，所述n位控制字信号分别经过反相器后依次对应控制一个所述开关。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114499502A (zh) * 2022-01-20 2022-05-13 深圳市恒昌通电子有限公司 一种鉴频鉴相器及锁相环电路
CN117997340A (zh) * 2024-04-07 2024-05-07 上海芯炽科技集团有限公司 一种锁相环环路带宽调整电路

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090174490A1 (en) * 2008-01-08 2009-07-09 Zarlink Semiconductor Inc. Phase locked loop with adaptive filter for dco synchronization
CN101582695A (zh) * 2009-06-19 2009-11-18 广州润芯信息技术有限公司 具有快速锁定功能的锁相环频率综合器
TW201249110A (en) * 2011-05-18 2012-12-01 Novatek Microelectronics Corp Phase lock loop circuit
CN103297042A (zh) * 2013-06-24 2013-09-11 中国科学院微电子研究所 一种可快速锁定的电荷泵锁相环电路
CN105141309A (zh) * 2015-09-24 2015-12-09 山东大学 一种用于跳频通信的锁相环快速锁定电路及其运行方法
CN107809240A (zh) * 2016-09-08 2018-03-16 中芯国际集成电路制造(上海)有限公司 用于锁相环电路的环路滤波器及锁相环电路
EP2693642B1 (en) * 2012-07-31 2018-07-18 Frontier Microsystems Limited Method & apparatus for controlling gain in a voltage controlled oscillator
CN210469272U (zh) * 2019-10-07 2020-05-05 珠海市一微半导体有限公司 基于电平宽度提取的锁相加速电路及锁相环系统
CN112290936A (zh) * 2020-11-25 2021-01-29 灿芯半导体(苏州)有限公司 一种能够快速锁定的锁相环电路
CN113037280A (zh) * 2021-04-08 2021-06-25 上海磐启微电子有限公司 一种基于锁相环的带宽校准方法及电路
CN113726332A (zh) * 2021-08-18 2021-11-30 上海聆芯科技有限公司 锁相环电路参考杂散消除方法、消除装置及锁相环系统

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090174490A1 (en) * 2008-01-08 2009-07-09 Zarlink Semiconductor Inc. Phase locked loop with adaptive filter for dco synchronization
CN101483430A (zh) * 2008-01-08 2009-07-15 卓联半导体有限公司 具有用于dco同步的自适应滤波器的锁相环
CN101582695A (zh) * 2009-06-19 2009-11-18 广州润芯信息技术有限公司 具有快速锁定功能的锁相环频率综合器
TW201249110A (en) * 2011-05-18 2012-12-01 Novatek Microelectronics Corp Phase lock loop circuit
EP2693642B1 (en) * 2012-07-31 2018-07-18 Frontier Microsystems Limited Method & apparatus for controlling gain in a voltage controlled oscillator
CN103297042A (zh) * 2013-06-24 2013-09-11 中国科学院微电子研究所 一种可快速锁定的电荷泵锁相环电路
CN105141309A (zh) * 2015-09-24 2015-12-09 山东大学 一种用于跳频通信的锁相环快速锁定电路及其运行方法
CN107809240A (zh) * 2016-09-08 2018-03-16 中芯国际集成电路制造(上海)有限公司 用于锁相环电路的环路滤波器及锁相环电路
CN210469272U (zh) * 2019-10-07 2020-05-05 珠海市一微半导体有限公司 基于电平宽度提取的锁相加速电路及锁相环系统
CN112290936A (zh) * 2020-11-25 2021-01-29 灿芯半导体(苏州)有限公司 一种能够快速锁定的锁相环电路
CN113037280A (zh) * 2021-04-08 2021-06-25 上海磐启微电子有限公司 一种基于锁相环的带宽校准方法及电路
CN113726332A (zh) * 2021-08-18 2021-11-30 上海聆芯科技有限公司 锁相环电路参考杂散消除方法、消除装置及锁相环系统

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114499502A (zh) * 2022-01-20 2022-05-13 深圳市恒昌通电子有限公司 一种鉴频鉴相器及锁相环电路
CN117997340A (zh) * 2024-04-07 2024-05-07 上海芯炽科技集团有限公司 一种锁相环环路带宽调整电路

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