JP4082507B2 - 位相同期回路 - Google Patents

Description

本発明は、位相同期回路に関する。特に、本発明は、通信デバイス中の周波数シンセサイザーとして好適に使用される位相同期回路に関する。

従来、２つのクロック信号を同期させる回路として位相同期回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＰＬＬ）が知られている。

非特許文献１は、通信デバイスに好適に使用される代表的な位相同期回路を記載している。

特許文献２は、非リニアなＩ_０−Δφ特性を実現する位相同期回路を記載している。

特許文献３は、リニアなＩ_０−Δφ特性を実現する位相同期回路を記載している。

特許文献４は、ＵＰ信号のパルス幅とＤＮ信号のパルス幅とを制御可能な位相同期回路を記載している。
Ｓ．Ｌｏ ｅｔ ａｌ．，"Ａ １．８Ｖ／３．５ｍＡ １．１ＧＨｚ／３００ＭＨｚ ＣＭＯＳ Ｄｕａｌ ＰＬＬ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ＩＣ ｆｏｒ ＲＦ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ"，Ｐｒｏｃ．ＩＥＥＥ １９９８ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ 特開平８−３０７２５８号公報 特開平６−８５６６４号公報 特開２０００−３４９６２６号公報

しかし、いずれの従来技術においても、ロック状態における位相ノイズを低減することは考慮されていなかった。

本発明は、上記課題に鑑みてなされたものであり、ロック状態における位相ノイズを低減することが可能な位相同期回路を提供することを目的とする。

本発明の位相同期回路は、基準クロック信号ＲＥＦとクロック信号ＣＬＫとを受け取り、該基準クロック信号ＲＥＦの位相と該クロック信号ＣＬＫの位相とを比較することにより、該基準クロック信号ＲＥＦと該クロック信号ＣＬＫとの位相差Δφに応じた位相差信号を出力する位相比較器と、前記位相差信号に応じた出力電流Ｉ_ｏを出力するチャージポンプ回路と、前記出力電流Ｉ_ｏを出力電圧に変換するループフィルタと、前記出力電圧Ｉ _ｏ に応じた周波数ｆ_ｏを有する信号をクロック信号ＣＬＫ’として出力する電圧制御発振器と、前記クロック信号ＣＬＫ’の周波数ｆ_ｏをＮ（Ｎは任意の自然数）で除算することによって得られる周波数ｆ_ｏ／Ｎを有する信号をクロック信号ＣＬＫとして前記位相比較器に供給する１／Ｎ分周器とを備えた位相同期回路であって、前記位相比較器と前記チャージポンプ回路とは、Ｉ_ｏ−Δφ特性において、Ｋ_ｐ２＞Ｋ_ｐ１を満たすように構成されており、ここで、Ｋ_ｐ１は、｜Δφ｜＞Δφ_ｏの場合における傾きＫ_ｐを示し、Ｋ_ｐ２は、｜Δφ｜≦Δφ_ｏの場合における傾きＫ_ｐを示し、傾きＫ_ｐは、Ｋ_ｐ＝ｄＩ_ｏ／ｄΔφによって定義されており、Δφ_ｏは、所定の位相誤差を示す定数であり、前記位相比較器は、前記位相差信号としてＵＰ信号とＤＮ信号とを前記チャージポンプ回路に出力し、前記位相比較器は、前記位相差Δφに相当する遅延時間Ｔ _ｐ と、該遅延時間Ｔ _ｐ が小さくなるにつれて該遅延時間Ｔ _ｐ よりも大きくなるか等しいように可変の遅延時間Ｔ _ｄ とを決定する手段と、前記基準クロック信号ＲＥＦの位相より前記クロック信号ＣＬＫの位相が遅れている場合には、前記位相差Δφに相当する遅延時間Ｔ _ｐ と前記可変の遅延時間Ｔ _ｄ との和に等しいパルス幅を有するＵＰ信号を生成する手段と、前記基準クロック信号ＲＥＦの位相より前記クロック信号ＣＬＫの位相が進んでいる場合には、前記位相差Δφに相当する遅延時間Ｔ _ｐ と前記可変の遅延時間Ｔ _ｄ との和に等しいパルス幅を有するＤＮ信号を生成する手段とを含み、これにより上記目的が達成される。

前記ＵＰ信号を生成する手段は、前記基準クロック信号ＲＥＦを受け取り、該基準クロック信号ＲＥＦの立ち上がりエッジに応答して前記ＵＰ信号を立ち上げ、リセット信号Ｒに応答して前記ＵＰ信号を立ち下げる第１のフリップフロップを含み、前記ＤＮ信号を生成する手段は、前記クロック信号ＣＬＫを受け取り、該クロック信号ＣＬＫの立ち上がりエッジに応答して前記ＤＮ信号を立ち上げ、リセット信号Ｒに応答して前記ＤＮ信号を立ち下げる第２のフリップフロップを含み、前記可変の遅延時間Ｔ _ｄ を決定する手段は、前記第１のフリップフロップと前記第２のフリップフロップとに入力されるリセット信号Ｒの遅延時間を可変に調整可能な可変遅延回路を含んでいてもよい。

前記可変遅延回路は、前記リセット信号を遅延させるように動作する可変抵抗と、前記ＵＰ信号のパルス幅と前記ＤＮ信号のパルス幅とに応じて前記可変抵抗の値を制御する可変抵抗制御部とを含んでいてもよい。

前記可変抵抗は、前記ＵＰ信号および前記ＤＮ信号のそれぞれが入力される一対のＭＯＳトランジスタを含み、前記可変抵抗制御部は、前記各ＭＯＳトランジスタのチャンネル抵抗の値を制御することにより、前記可変抵抗の値を制御されてもよい。

前記可変抵抗制御部は、前記ＵＰ信号および前記ＤＮ信号がそれぞれ入力されるＮＯＲゲートと、該ＮＯＲゲートの出力が与えられる第１インバータと、該第１インバータの出力が与えられる第２インバータとを備え、該第１インバータおよび該第２インバータの出力が前記各ＭＯＳトランジスタのゲートに与えられてもよい。

前記ＭＯＳトランジスタのゲートは電圧Ｖ_Ｘによって制御され、電圧Ｖ_Ｘは、

によって表されてもよく、
ここで、ＵＰは前記ＵＰ信号の電圧値を示し、ＤＮは前記ＤＮ信号の電圧値を示し、Ｖ _Ｘｏ は前記第２インバータの論理が反転する電圧（アナログ値）を示し、Ｖ _Ｘ０ と比較される（ＵＰ＋ＤＮ）は前記ＵＰ信号の電圧値（デジタル値）と前記ＤＮ信号の電圧値（デジタル値）とをアナログ値として加算したものを示し、ＮＯＴバー（ＵＰ＋ＤＮ）は前記ＮＯＲゲートの論理演算を示すアナログ値である。

本発明によれば、ロック状態における位相ノイズを低減することが可能な位相同期回路を提供することができる。

以下、図面を参照しながら本発明の実施の形態を説明する。

図１は、本発明の実施の形態の位相同期回路１０の構成の一例を示す。

位相同期回路１０は、基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを一致させるように動作する。基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とが一致すると同期が確定する。一般に、同期が確定した状態を位相同期回路１０がロックした状態という。

位相同期回路１０は、位相比較器１１と、チャージポンプ回路１２と、ループフィルタ１３と、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌａｔｏｒ；以下、ＶＣＯという）１４と、１／Ｎ分周器１５とを含む。

位相比較器１１は、基準クロック信号ＲＥＦとクロック信号ＣＬＫとを受け取り、基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを比較することにより、基準クロック信号ＲＥＦとクロック信号ＣＬＫとの位相差Δφに応じた位相差信号をチャージポンプ回路１２に出力する。

位相比較器１１は、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅れている場合には位相差信号としてＵＰ信号を出力し、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が進んでいる場合には位相差信号としてＤＮ信号を出力する。ＵＰ信号のパルス幅とＤＮ信号のパルス幅とは、位相差Δφに応じて決定される。

チャージポンプ回路１２は、位相差信号（ＵＰ信号、ＤＮ信号）に応じた出力電流Ｉ_ｏをループフィルタ１３に出力する。

ループフィルタ１３は、チャージポンプ回路１２から出力された出力電流Ｉ_ｏを出力電圧に変換する。このような変換は、例えば、出力電流Ｉ_ｏを積分し、低域通過フィルタで不要な高周波成分や雑音を除去することによって行われる。

ＶＣＯ１４は、ループフィルタ１３から出力された出力電圧に応じた周波数ｆ_ｏを有する信号をクロック信号ＣＬＫ’として出力する。

１／Ｎ分周器１５は、クロック信号ＣＬＫ’の周波数ｆ_ｏをＮ（Ｎは任意の自然数）で除算することによって得られる周波数ｆ_ｏ／Ｎを有する信号をクロック信号ＣＬＫとして位相比較器１１に供給する。

図２は、本発明の位相同期回路１０における位相比較器−チャージポンプ回路特性（Ｉ_ｏ−Δφ特性）の一例を示す。図２において、Ｉ_ｏ−Δφ特性は、実線で示されている。縦軸Ｉ_ｏはチャージポンプ回路１２から出力される出力電流を示す。横軸Δφは、位相比較器１１によって検出される位相差を示す。

図２に示されるＩ_０−Δφ特性は、｜Δφ｜≦Δφ_ｏの場合における傾きＫ_ｐが、｜Δφ｜＞Δφ_ｏの場合における傾きＫ_ｐより大きいことによって特徴づけられる。ここで、傾きＫ_ｐは、Ｋ_ｐ＝ｄＩ_ｏ／ｄΔφによって定義される。Δφ_ｏは、所定の位相誤差を示す定数である。

言い換えると、｜Δφ｜＞Δφ_ｏの場合における傾きＫ_ｐをＫ_ｐ１とし、｜Δφ｜≦Δφ_ｏの場合における傾きＫ_ｐをＫ_ｐ２とするとき、Ｋ_ｐ２＞Ｋ_ｐ１である。

傾きＫ_ｐ１、Ｋ_ｐ２の値と、傾きがＫ_ｐ２となるΔφの範囲（すなわち、−Δφ_ｏ≦Δφ≦Δφ_ｏ）とは、同期が不安定になったり、寄生振動により誤ってロックがはずれてしまわないように適切に設計される。

位相同期回路１０がロック状態にある場合（すなわち、Δφ≒０の場合）には、傾きＫ_ｐが大きいことはループゲインが高いことと等価であるから、バンド幅が広いことに対応する。従って、Δφ≒０の場合における傾きＫ_ｐが大きいと、ロック状態におけるノイズ伝達係数が低減されることになる。その結果、ロック状態における位相ノイズが低減されることになる。位相同期回路１０による位相ノイズの低減効果については、後述する。

なお、図２に示される例では、Ｋ_ｐ１、Ｋ_ｐ２は定数である。しかし、本発明はこれに限定されない。Ｋ_ｐ１、Ｋ_ｐ２の少なくとも一方が変数（例えば、Δφの関数）であってもよい。Ｋ_ｐ１、Ｋ_ｐ２が定数であるか変数であるかによらず、任意のΔφに対してＫ_ｐ２＞Ｋ_ｐ１という関係が成り立つ限り、そのようなＩ_ｏ−Δφ特性を有する任意の位相同期回路は本発明の範囲に含まれるというべきである。

図２に示されるＩ_ｏ−Δφ特性は、例えば、位相比較器１１が、図３に示されるパルス幅を有するＵＰ信号、ＤＮ信号を生成し、生成されたＵＰ信号、ＤＮ信号をチャージポンプ１２に出力することによって実現され得る。

図３は、位相比較器１１によって生成されるＵＰ信号、ＤＮ信号の波形の一例を示す。

基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅れている場合には、位相比較器１１は、位相差Δφに相当する遅延時間Ｔ_ｐと可変の遅延時間Ｔ_ｄとの和に等しいパルス幅を有するＵＰ信号を生成する（図３（ａ））。基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が進んでいる場合には、位相比較器１１は、位相差Δφに相当する遅延時間Ｔ_ｐと可変の遅延時間Ｔ_ｄとの和に等しいパルス幅を有するＤＮ信号を生成する（図３（ｂ））。ここで、位相比較器１１は、位相差Δφに相当する遅延時間Ｔ_ｐが小さくなるにつれて可変の遅延時間Ｔ_ｄが大きくなるか等しくなるように可変の遅延時間Ｔ_ｄを決定する。可変の遅延時間Ｔ_ｄは、例えば、位相差Δφに相当する遅延時間Ｔ_ｐに反比例するように決定される。

このように可変の遅延時間Ｔ_ｄを決定することにより、位相差Δφが０に近づくにつれて（すなわち、位相同期回路１０がロック状態に近づくにつれて）、可変の遅延時間Ｔ_ｄは大きくなるか等しくなる。これにより、Δφ＝０の近傍領域における傾きＫ_ｐをその近傍領域以外の領域における傾きＫ_ｐよりも大きくすることができる。Δφ＝０の近傍領域では、可変の遅延時間Ｔ_ｄに相当する分だけ出力電流Ｉ_ｏが増加することになるからである。

図３に示されるＵＰ信号は、例えば、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号を立ち上げ、位相差Δφに相当する遅延時間Ｔ_ｐの経過後、可変の遅延時間Ｔ_ｄに相当する分だけＵＰ信号の立ち下りタイミングを遅延させることによって生成され得る。

図３に示されるＤＮ信号は、例えば、クロック信号ＣＬＫの立ち上がりエッジに応答してＤＮ信号を立ち上げ、位相差Δφに相当する遅延時間Ｔ_ｐの経過後、可変の遅延時間Ｔ_ｄに相当する分だけＤＮ信号の立ち下りタイミングを遅延させることによって生成され得る。

なお、図３に示される例では、位相比較器１１によって生成されるＵＰ信号、ＤＮ信号のパルス幅を調整することにより、Ｋ_ｐ２＞Ｋ_ｐ１という関係を満たすことを説明した。しかし、本発明は、これに限定されない。Ｋ_ｐ２＞Ｋ_ｐ１という関係を満たすように構成された位相比較器１１とチャージポンプ回路１２とを含む限り、任意の位相同期回路１０は本発明の範囲に含まれるというべきである。

以下、本発明の位相同期回路のインプリメンテーションの一例として、ＣＭＯＳ技術を用いてインプリメントされた位相同期回路の構成を説明する。しかし、本発明はこれに限定されない。本発明の位相同期回路は、半導体集積回路に関する任意のプロセスを用いてインプリメントされ得る。

図４は、図３に示される位相比較器１１、チャージポンプ回路１２の具体的な回路構成の例を示す。図４に示される回路構成は、図２に示される位相比較器−チャージポンプ回路特性（Ｉ_０−Δφ特性）を実現する。

位相比較器１１は、フリップフロップ４１と、フリップフロップ４２と、可変遅延回路４３とを含む。フリップフロップ４１、４２は、例えば、Ｄタイプのフリップフロップである。

フリップフロップ４１は、基準クロック信号ＲＥＦを受け取り、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号を立ち上げ、リセット信号Ｒに応答してＵＰ信号を立ち下げる。

フリップフロップ４２は、クロック信号ＣＬＫを受け取り、クロック信号ＣＬＫの立ち上がりエッジに応答してＤＮ信号を立ち上げ、リセット信号Ｒに応答してＤＮ信号を立ち下げる。

可変遅延回路４３は、リセット信号Ｒの遅延時間（リセットパス遅延）を可変に調整可能なように構成されている。リセット信号Ｒは、フリップフロップ４１、４２のリセット端子に入力される。

可変遅延回路４３は、リセット信号Ｒを遅延させるように動作する可変抵抗４５と、ＵＰ信号のパルス幅とＤＮ信号のパルス幅とに応じて可変抵抗４５の値を制御する可変抵抗制御部４６とを含む。

リセット信号Ｒの遅延は、例えば、ＲＣ回路によって実現され得る。図４に示される例では、ＲＣ回路は、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）とキャパシタＣ（４５ｃ、４５ｄ）とによって実現されている。可変抵抗制御部４６は、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）のゲート電圧を制御することにより、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）のチャンネル抵抗の値を可変に制御する。この場合、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）のチャンネル抵抗が可変抵抗４５として作用する。

図４に示される例では、可変抵抗制御部４６は、論理ゲート４７、４８と、インバータ４９とを含む。

ＵＰ信号とＤＮ信号とは、論理ゲート４７、４８を用いてセンシングされる。論理ゲート４８の出力は、ノードＸに接続されている。ノードＸの電圧Ｖ_Ｘにより、ＰＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）のゲートが制御される。ノードＸの平均電圧は、ＵＰ信号のパルス幅またはＤＮ信号のパルス幅が大きくなるにつれて増加する。

ノードＸの電圧Ｖ_Ｘは、例えば、（数３）によって表される。

（数３）において、ＵＰはＵＰ信号の電圧値を示し、ＤＮはＤＮ信号の電圧値を示す。Ｖ_Ｘ０と比較される（ＵＰ＋ＤＮ）は、ＵＰ信号の電圧値（デジタル値）とＤＮ信号の電圧値（デジタル値）とをアナログ値として加算したものを示す（Ｖ_Ｘ、Ｖ_Ｘ０がアナログ信号を示すため）。ＮＯＴバー（ＵＰ＋ＤＮ）はＮＯＲゲートの論理演算を示すアナログ値であり、Ｖ _Ｘ０ に加算されるときは通常の足し算をすることになる。

インバータ４９は、Ｖ_ＸがゼロとならないようにノードＸ上の基準電圧Ｖ_Ｘｏを設定するために使用される。インバータ４９を使用することにより、Ｖ_Ｘｏ＜Ｖ_Ｘ＜Ｖ_ｄｄとすることができる。ここで、Ｖ_Ｘｏは、インバータ４９の論理が反転する電圧（アナログ値）を示し、Ｖ_ｄｄは、バイアス回路４４から供給される電源電圧を示す。

図５は、位相同期回路１０における主要な信号の波形の例を示す。図５において、ＲＥＦは基準クロック信号の波形を示し、ＣＬＫはクロック信号の波形を示し、ＵＰはＵＰ信号の波形を示し、ＤＮはＤＮ信号の波形を示し、ＸはノードＸ上の電圧Ｖ_Ｘの波形を示す。

図５は、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅延時間Ｔ_ｐに相当する位相差Δφだけ遅れている場合を示している。この場合、位相比較器１１は、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号がローレベルからハイレベルに変化し、かつ、リセット信号Ｒに応答してＵＰ信号がハイレベルからローレベルに変化するようにＵＰ信号を生成し、クロック信号ＣＫＬの立ち上がりエッジに応答してＤＮ信号がローレベルからハイレベルに変化し、かつ、リセット信号Ｒに応答してＤＮ信号がハイレベルからローレベルに変化するようにＤＮ信号を生成する。

図５に示される例では、ＵＰ信号のパルス幅Ｔ_ｗ（ＵＰ）は、遅延時間Ｔ_ｐとＤＮ信号のパルス幅Ｔ_ｗ（ＤＮ）との和として決定される（すなわち、Ｔ_ｗ（ＵＰ）＝Ｔ_ｐ＋Ｔ_ｗ（ＤＮ））。

基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とが一致すると、位相同期回路１０はロック状態になる。ロック状態では、ＵＰ信号とＤＮ信号とは一致し、ＵＰ信号のパルス幅Ｔ_ｗ（ＵＰ）とＤＮ信号のパルス幅Ｔ_ｗ（ＤＮ）とは、最小のパルス幅δ_ｗに等しくなる（すなわち、Ｔｗ（ＵＰ）＝Ｔｗ（ＤＮ）＝δ_ｗ）。

図５に示される例では、ＤＮ信号のパルス幅Ｔ_ｗ（ＤＮ）は、最小のパルス幅δ_ｗと可変のパルス幅δ_ｄｎとの和として決定される（すなわち、Ｔ_ｗ（ＤＮ）＝δ_ｗ＋δ_ｄｎ）。ここで、δ_ｄｎは、ＵＰ信号のパルス幅Ｔ_ｗ（ＵＰ）に依存して可変である。

可変のパルス幅δ_ｄｎは、（数４）によって表される。

ここで、
ｋ：比例定数、
Ｃ：コンデンサ４５ｃ、４５ｄの容量
ＲＭＯＳ：可変抵抗４５の抵抗値
βＭＯＳ：ＭＯＳトランジスタ４５ａ、４５ｂのコンダクタンスパラメータ（定数）
Ｖ_Ｘ：ノードＸの電圧
Ｖ_ｔｈ：ＭＯＳトランジスタ４５ａ、４５ｂのしきい値電圧
なお、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅延時間Ｔ_ｐに相当する位相差Δφだけ進んでいる場合にも、位相比較器１１は、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅延時間Ｔ_ｐに相当する位相差Δφだけ遅れている場合と同様にしてＵＰ信号とＤＮ信号とを生成する。すなわち、位相比較器１１は、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号がローレベルからハイレベルに変化し、かつ、リセット信号Ｒに応答してＵＰ信号がハイレベルからローレベルに変化するようにＵＰ信号を生成し、クロック信号ＣＫＬの立ち上がりエッジに応答してＤＮ信号がローレベルからハイレベルに変化し、かつ、リセット信号Ｒに応答してＤＮ信号がハイレベルからローレベルに変化するようにＤＮ信号を生成する。

この場合、ＤＮ信号のパルス幅Ｔ_ｗ（ＤＮ）は、遅延時間Ｔ_ｐとＵＰ信号のパルス幅Ｔ_ｗ（ＵＰ）との和として決定される（すなわち、Ｔ_ｗ（ＤＮ）＝Ｔ_ｐ＋Ｔ_ｗ（ＵＰ））。ＵＰ信号のパルス幅Ｔ_ｗ（ＵＰ）は、最小のパルス幅δ_ｗと可変のパルス幅δ_ｄｎとの和として決定される（すなわち、Ｔ_ｗ（ＵＰ）＝δ_ｗ＋δ_ｄｎ）。

このように、本実施の形態では、位相比較器１１から出力される位相差信号（ＵＰ信号、ＤＮ信号）のタイミングを調整することによってΔφ≒０の場合における大きな傾きＫ_ｐを実現する。このアプローチによれば、ロック状態でのチャージポンプ電流を増加させる必要がないため、電力消費の増加がない。従って、位相同期回路１０は、低消費電力が要求されるシステム（例えば、携帯バッテリで動作するシステム）に好適に使用され得る。

図６は、位相同期回路１０のモデルを示す。このモデルを用いて、位相ノイズが低減されることを説明する。

図６に示されるモデルでは、位相比較器１１およびチャージポンプ回路１２の全ノイズは、チャージポンプ回路１２の出力での電流ノイズジェネレータｌ_ｎによって表されるものと仮定している。位相比較器１１およびチャージポンプ回路１２の組み合わせによるゲインをＫ_ｐ（すなわち、Ｋ_ｐ＝ｄＩ_０／ｄΔφ）とする。

電流ノイズジェネレータｌ_ｎからＶＣＯ１４の出力までの伝達関数は、（数５）によって表される。

ここで、
Φ_ｏｎ：ＶＣＯ１４の出力上のノイズ
Ｉ_ｎ：入力ノイズ
Ｆ（ｓ）／ｓ：ループフィルタ１３の伝達関数
Ｋ_ν：ＶＣＯ１４のゲイン
Ｋ_ｐ＝ｄＩ_ｏ／ｄΔφ
Ｎ：分周比
（数５）においてω→０（ｓ＝ｊω）とすると、（数５）は（数６）に示されるように変形される。

（数６）から、Δφ≒０の場合における傾きＫ_ｐが大きいことは、ロック状態における位相ノイズの低減に有効であることがわかる。

図７は、位相同期回路１０による位相ノイズの低減効果を示す。図７では、Ｋ_ｐ２＝３×Ｋ_ｐ１の場合を示す。図７から、ループバンドのエッジの位相ノイズが低減されることがわかる。

本発明の実施の形態の位相同期回路１０の構成の一例を示す図 本発明の位相同期回路１０における位相比較器−チャージポンプ回路特性（Ｉ_ｏ−Δφ特性）の一例を示す図 位相比較器１１によって生成されるＵＰ信号、ＤＮ信号の波形の一例を示す図 図３に示される位相比較器１１、チャージポンプ回路１２の具体的な回路構成の例を示す図 位相同期回路１０における主要な信号の波形の例を示す図 位相同期回路１０のモデルを示す図 位相同期回路１０による位相ノイズの低減効果を示す図

符号の説明

１０ 位相同期回路
１１ 位相比較器
１２ チャージポンプ回路
１３ ループフィルタ
１４ ＶＣＯ
１５ １／Ｎ分周器

Claims (6)

1. 基準クロック信号ＲＥＦとクロック信号ＣＬＫとを受け取り、該基準クロック信号ＲＥＦの位相と該クロック信号ＣＬＫの位相とを比較することにより、該基準クロック信号ＲＥＦと該クロック信号ＣＬＫとの位相差Δφに応じた位相差信号を出力する位相比較器と、
   前記位相差信号に応じた出力電流Ｉ_ｏを出力するチャージポンプ回路と、
   前記出力電流Ｉ_ｏを出力電圧に変換するループフィルタと、
   前記出力電圧Ｉ _ｏ に応じた周波数ｆ_ｏを有する信号をクロック信号ＣＬＫ’として出力する電圧制御発振器と、
   前記クロック信号ＣＬＫ’の周波数ｆ_ｏをＮ（Ｎは任意の自然数）で除算することによって得られる周波数ｆ_ｏ／Ｎを有する信号をクロック信号ＣＬＫとして前記位相比較器に供給する１／Ｎ分周器と
   を備えた位相同期回路であって、
   前記位相比較器と前記チャージポンプ回路とは、Ｉ_ｏ−Δφ特性において、Ｋ_ｐ２＞Ｋ_ｐ１を満たすように構成されており、
   ここで、Ｋ_ｐ１は、｜Δφ｜＞Δφ_ｏの場合における傾きＫ_ｐを示し、Ｋ_ｐ２は、｜Δφ｜≦Δφ_ｏの場合における傾きＫ_ｐを示し、傾きＫ_ｐは、Ｋ_ｐ＝ｄＩ_ｏ／ｄΔφによって定義されており、Δφ_ｏは、所定の位相誤差を示す定数であり、
   前記位相比較器は、前記位相差信号としてＵＰ信号とＤＮ信号とを前記チャージポンプ回路に出力し、
   前記位相比較器は、
   前記位相差Δφに相当する遅延時間Ｔ _ｐ と、該遅延時間Ｔ _ｐ が小さくなるにつれて該遅延時間Ｔ _ｐ よりも大きくなるか等しいように可変の遅延時間Ｔ _ｄ とを決定する手段と、
   前記基準クロック信号ＲＥＦの位相より前記クロック信号ＣＬＫの位相が遅れている場合には、前記位相差Δφに相当する遅延時間Ｔ _ｐ と前記可変の遅延時間Ｔ _ｄ との和に等しいパルス幅を有するＵＰ信号を生成する手段と、
   前記基準クロック信号ＲＥＦの位相より前記クロック信号ＣＬＫの位相が進んでいる場合には、前記位相差Δφに相当する遅延時間Ｔ _ｐ と前記可変の遅延時間Ｔ _ｄ との和に等しいパルス幅を有するＤＮ信号を生成する手段と
   を含む、位相同期回路。
2. 前記ＵＰ信号を生成する手段は、
   前記基準クロック信号ＲＥＦを受け取り、該基準クロック信号ＲＥＦの立ち上がりエッジに応答して前記ＵＰ信号を立ち上げ、リセット信号Ｒに応答して前記ＵＰ信号を立ち下げる第１のフリップフロップを含み、
   前記ＤＮ信号を生成する手段は、
   前記クロック信号ＣＬＫを受け取り、該クロック信号ＣＬＫの立ち上がりエッジに応答して前記ＤＮ信号を立ち上げ、リセット信号Ｒに応答して前記ＤＮ信号を立ち下げる第２のフリップフロップを含み、
   前記可変の遅延時間Ｔ _ｄ を決定する手段は、前記第１のフリップフロップと前記第２のフリップフロップとに入力されるリセット信号Ｒの遅延時間を可変に調整可能な可変遅延回路を含む、請求項１に記載の位相同期回路。
3. 前記可変遅延回路は、
   前記リセット信号を遅延させるように動作する可変抵抗と、
   前記ＵＰ信号のパルス幅と前記ＤＮ信号のパルス幅とに応じて前記可変抵抗の値を制御する可変抵抗制御部と
   を含む、請求項２に記載の位相同期回路。
4. 前記可変抵抗は、前記ＵＰ信号および前記ＤＮ信号のそれぞれが入力される一対のＭＯＳトランジスタを含み、
   前記可変抵抗制御部は、前記各ＭＯＳトランジスタのチャンネル抵抗の値を制御することにより、前記可変抵抗の値を制御する、請求項３に記載の位相同期回路。
5. 前記可変抵抗制御部は、前記ＵＰ信号および前記ＤＮ信号がそれぞれ入力されるＮＯＲゲートと、該ＮＯＲゲートの出力が与えられる第１インバータと、該第１インバータの出力が与えられる第２インバータとを備え、該第１インバータおよび該第２インバータの出力が前記各ＭＯＳトランジスタのゲートに与えられる請求項４に記載の位相同期回路。
6. 前記ＭＯＳトランジスタのゲートは電圧Ｖ_Ｘによって制御され、電圧Ｖ_Ｘは、
   

   

   
   によって表され、
   ここで、ＵＰは前記ＵＰ信号の電圧値を示し、ＤＮは前記ＤＮ信号の電圧値を示し、Ｖ _Ｘｏ は前記第２インバータの論理が反転する電圧（アナログ値）を示し、Ｖ _Ｘ０ と比較される（ＵＰ＋ＤＮ）は前記ＵＰ信号の電圧値（デジタル値）と前記ＤＮ信号の電圧値（デジタル値）とをアナログ値として加算したものを示し、ＮＯＴバー（ＵＰ＋ＤＮ）は前記ＮＯＲゲートの論理演算を示すアナログ値である、請求項５に記載の位相同期回路。
   

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