JP2000349626A

JP2000349626A - 半導体装置

Info

Publication number: JP2000349626A
Application number: JP11156089A
Authority: JP
Inventors: Mutsumi Terai; 睦寺井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-06-03
Filing date: 1999-06-03
Publication date: 2000-12-15

Abstract

(57)【要約】【課題】ロックインタイムの短縮が可能であり、しか
も安定な動作を確保できるＰＬＬ回路を備えた半導体装
置を得る。【解決手段】位相比較器１とチャージポンプ２との間
にパルス幅調節器５を設け、フィードバック信号ＣＬＫ
の位相が入力信号ＲＥＦに対し遅れまたは進みの一方の
状態にあり、これを収束するときは、チャージポンプ２
の電流出力を比較的高い値とし、この状態においてフィ
ードバック信号ＣＬＫの位相が入力信号ＲＥＦに対し遅
れまたは進みの他方の状態に移行したときは、チャージ
ポンプ２の電流出力を比較的低い値として安定させるよ
うに、パルス幅調節器５によって位相比較器１からチャ
ージポンプ２へのパルス信号のパルス幅を制御するよう
にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部にＰＬＬ回
路を備えたＬＳＩ等の半導体装置に関するものである。

【０００２】

【従来の技術】現在、ＣＭＯＳプロセスを使用したロジ
ックＡＳＩＣでは、その高速化にともなってチップ内で
のクロックスキューが問題になっている。この解決策の
一つとして、チップ内外のクロック位相管理を行うため
にＰＬＬ（ＰｈａｓｅＬｏｏｋｅｄＬｏｏｐ）回路
を導入する例が増加してきている。

【０００３】図５は、従来技術におけるＰＬＬ回路の基
本回路構成を示すものである。図において、１は位相比
較器、２はチャージポンプ、３はループフィルタ、４は
電圧制御発振器（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅ
ｄＯｓｃｉｌａｔｏｒ：以下、ＶＣＯという）であ
る。図６は、従来技術における位相比較器１についての
具体的構成例を示すものである。図７は、チャージポン
プ２についての具体的構成例を示すものである。図８
は、ループフィルタ３についての具体的構成例を示すも
のである。図９は、ＶＣＯ４についての具体的構成例を
示すものである。図１０は、従来技術におけるＰＬＬ回
路のタイミングチャートを示すものである。図１１は、
従来技術におけるＰＬＬ回路の各ノードについての波形
を示すものである。

【０００４】ここで、位相比較器１は、外部からの入力
クロックＲＥＦとフィードバッククロックＣＬＫの位相
を比較し、位相差に相当するＵＰ信号（ＣＬＫの位相が
ＲＥＦの位相に対して遅れているとき）、ＤＯＷＮ信号
（ＣＬＫの位相がＲＥＦの位相に対して進んでいると
き）を出力する。２入力信号ＲＥＦ，ＣＬＫの位相が一
致すると同期が確定し、一般的にこの状態をＰＬＬがロ
ック（収束）した状態という。

【０００５】チャージポンプ２は、位相比較器１で検出
した位相差（ＵＰ信号，ＤＯＷＮ信号）を電流に変換し
て、ループフィルタ３に供給する。ループフィルタ３
は、低域通過フィルタで不要な高周波成分や雑音を除去
し、チャージポンプ２から供給された電流を積分して電
圧情報とする。ＶＣＯ４は、ループフィルタ３から出力
された電圧を受けて入力電圧に応じた周波数の信号を発
振する。

【０００６】図１１に、従来のＰＬＬの各ノードにおけ
る波形を示す。収束期間におけるチャージポンプ２の出
力電流が大きければ、より早く収束し、安定期間におけ
るチャージポンプ２の出力電流が小さければ、より早く
安定する。

【０００７】

【発明が解決しようとする課題】しかし、従来のＰＬＬ
回路におけるチャージポンプでは、収束期間と安定期間
で同じ電流量しか流せないので、ロックインタイム（完
全にロックするまでの時間）が長くなるという問題があ
る。

【０００８】この発明は上記のような問題点を解決する
ためになされたものであり、ロックインタイムの短縮が
可能であり、しかも安定な動作を確保できるＰＬＬ回路
を備えた半導体装置を提供するものである。

【０００９】

【課題を解決するための手段】第１の発明に係る半導体
装置では、入力信号とフィードバック信号との位相を比
較しその比較結果に応じた出力信号を導出する位相比較
器と、前記位相比較器からの出力信号を受けその出力信
号に応じた出力を導出するチャージポンプと、前記チャ
ージポンプの出力に応じたフィードバック信号を前記位
相比較器に導出する発振器とを有するＰＬＬ回路を備
え、フィードバック信号の入力信号との位相が遅れてい
るか進んでいるかにより前記位相比較器からの出力信号
によって前記チャージポンプを制御する半導体装置にお
いて、前記フィードバック信号の位相が入力信号に対し
遅れまたは進みの一方の状態にあり、これを収束すると
きは、前記チャージポンプの出力を比較的高い値とし、
この状態において前記フィードバック信号の位相が入力
信号に対し遅れまたは進みの他方の状態に移行したとき
は、前記チャージポンプの出力を比較的低い値として安
定させるように、前記位相比較器の出力信号に応じて前
記チャージポンプへの入力信号を制御する制御手段を設
けたものである。

【００１０】第２の発明に係る半導体装置では、入力信
号とフィードバック信号との位相を比較しその比較結果
に応じたパルス信号を導出する位相比較器と、前記位相
比較器からのパルス信号を受けそのパルス信号に応じた
出力を導出するチャージポンプと、前記チャージポンプ
の出力に応じたフィードバック信号を前記位相比較器に
導出する発振器とを有するＰＬＬ回路を備え、フィード
バック信号の入力信号との位相が遅れているか進んでい
るかにより前記位相比較器からの出力信号によって前記
チャージポンプを制御する半導体装置において、前記フ
ィードバック信号の位相が入力信号に対し遅れまたは進
みの一方の状態にあり、これを収束するときは、前記チ
ャージポンプの出力を比較的高い値とし、この状態にお
いて前記フィードバック信号の位相が入力信号に対し遅
れまたは進みの他方の状態に移行したときは、前記チャ
ージポンプの出力を比較的低い値として安定させるよう
に、前記位相比較器から前記チャージポンプへのパルス
信号のパルス幅を制御するパルス幅制御手段を設けたも
のである。

【００１１】第３の発明に係る半導体装置では、入力信
号とフィードバック信号との位相を比較しその比較結果
に応じたパルス信号を導出する位相比較器と、前記位相
比較器からのパルス信号を受けそのパルス信号に応じた
電流出力を導出するチャージポンプと、前記チャージポ
ンプの電流出力を受けその電流出力を積分して電圧情報
とする積分手段と、前記積分手段からの電圧情報を受け
その電圧情報に応じたフィードバック信号を前記位相比
較器に導出する電圧制御発振器とを有するＰＬＬ回路を
備え、フィードバック信号の入力信号との位相が遅れて
いるか進んでいるかにより前記位相比較器からの出力信
号によって前記チャージポンプを制御する半導体装置に
おいて、前記位相比較器と前記チャージポンプとの間に
パルス幅調節器を設け、前記フィードバック信号の位相
が入力信号に対し遅れまたは進みの一方の状態にあり、
これを収束するときは、前記チャージポンプの電流出力
を比較的高い値とし、この状態において前記フィードバ
ック信号の位相が入力信号に対し遅れまたは進みの他方
の状態に移行したときは、前記チャージポンプの電流出
力を比較的低い値として安定させるように、前記パルス
幅調節器によって前記位相比較器から前記チャージポン
プへのパルス信号のパルス幅を制御するようにしたもの
である。

【００１２】第４の発明に係る半導体装置では、入力信
号とフィードバック信号との位相を比較しその比較結果
に応じたパルス信号を導出する位相比較器と、前記位相
比較器からのパルス信号を受けそのパルス信号に応じた
電流出力を導出するチャージポンプと、前記チャージポ
ンプの電流出力を受けその電流出力を積分して電圧情報
とする積分手段と、前記積分手段からの電圧情報を受け
その電圧情報に応じたフィードバック信号を前記位相比
較器に導出する電圧制御発振器とを有するＰＬＬ回路を
備え、フィードバック信号の入力信号との位相が遅れて
いるか進んでいるかにより前記位相比較器からの出力信
号によって前記チャージポンプを制御する半導体装置に
おいて、前記フィードバック信号の位相が入力信号に対
し遅れまたは進みの一方の状態にあり、これを収束する
ときは、前記チャージポンプの電流出力を比較的高い値
とし、この状態において前記フィードバック信号の位相
が入力信号に対し遅れまたは進みの他方の状態に移行し
たときは、前記チャージポンプの電流出力を比較的低い
値として安定させるように、前記位相比較器から前記チ
ャージポンプへのパルス信号の幅を複数のパルス幅設定
値から選択的に導出するようにしたものである。

【００１３】第５の発明に係る半導体装置では、入力信
号とフィードバック信号との位相を比較しその比較結果
に応じたパルス信号を導出する位相比較器と、前記位相
比較器からのパルス信号を受けそのパルス信号に応じた
電流出力を導出するチャージポンプと、前記チャージポ
ンプの電流出力を受けその電流出力を積分して電圧情報
とする積分手段と、前記積分手段からの電圧情報を受け
その電圧情報に応じたフィードバック信号を前記位相比
較器に導出する電圧制御発振器とを有するＰＬＬ回路を
備え、フィードバック信号の入力信号との位相が遅れて
いるか進んでいるかにより前記位相比較器からの出力信
号によって前記チャージポンプを制御する半導体装置に
おいて、前記位相比較器から前記チャージポンプへのパ
ルス信号のパルス幅を選択するパルス幅選択手段を設
け、前記フィードバック信号の位相が入力信号に対し遅
れまたは進みの一方の状態にあり、これを収束するとき
は、前記チャージポンプの電流出力を比較的高い値と
し、この状態において前記フィードバック信号の位相が
入力信号に対し遅れまたは進みの他方の状態に移行した
ときは、前記チャージポンプの電流出力を比較的低い値
として安定させるように、前記パルス幅選択手段によっ
て前記位相比較器から前記チャージポンプへのパルス信
号のパルス幅を制御するようにしたものである。

【００１４】第６の発明に係る半導体装置では、第３な
いし第５の発明において、前記積分手段としてローパス
フィルタを用いたものである。

【００１５】第７の発明に係る半導体装置では、前記フ
ィードバック信号の位相が前記入力信号に対し遅れまた
は進みの一方の状態にあり、これを収束するときには、
位相比較器からのパルス信号に位相比較器からのパルス
信号を遅延回路により遅延させた遅延信号を合成するこ
とによって前記チャージポンプへのパルス信号の幅を増
大するとともに、この状態において前記フィードバック
信号の位相が入力信号に対し遅れまたは進みの他方の状
態に移行したときは、前記位相比較器からのパルス信号
への前記遅延信号の合成をとりやめるようにしたもので
ある。

【００１６】第８の発明に係る半導体装置では、第７の
発明において、前記遅延回路として、インバータを偶数
個直列に接続した遅延回路要素を複数個設け、これらの
遅延回路要素をセレクタ手段により選択して所望の遅延
効果を得るようにしたものである。

【００１７】

【発明の実施の形態】実施の形態１．図１は、この発明
による実施の形態１におけるＰＬＬ回路の全体構成図で
ある。図において、１は位相比較器、２はチャージポン
プ、３はローパスフィルタからなる積分手段、４はＶＣ
Ｏ、５はＵＰ／ＤＯＷＮパルス幅調節器からなるパルス
幅制御手段である。

【００１８】図２は、この発明による実施の形態１にお
けるＵＰ／ＤＯＷＮパルス幅調節器５についての具体的
構成を示すものである。図において、６，７は遅延回
路、８，９，１０はフリップフロップ回路、１１，１
２，１３，１４はインバータ、１５，１６，１７，１
８，１９，２０はトランスミッションゲートからなるア
ナログスイッチ、２１はＡＮＤ回路、２２はＯＲ回路で
ある。

【００１９】図３は、この発明による実施の形態１にお
けるＰＬＬ回路のタイミングチャートを示すものであ
る。ここで、位相比較器１は、外部からの入力クロック
信号ＲＥＦとフィードバッククロック信号ＣＬＫの位相
を比較し、位相差に相当するＵＰ信号（ＣＬＫの位相が
ＲＥＦの位相に対して遅れているとき）、ＤＯＷＮ信号
（ＣＬＫの位相がＲＥＦの位相に対して進んでいると
き）を出力する。２入力信号ＲＥＦ，ＣＬＫの位相が一
致すると同期が確定し、一般的にこの状態をＰＬＬがロ
ック（収束）した状態という。

【００２０】チャージポンプ２は、位相比較器１で検出
した位相差（ＵＰ信号，ＤＯＷＮ信号）を電流に変換し
て、ローパスフィルタ３に供給する。ローパスフィルタ
３は、低域通過フィルタで不要な高周波成分や雑音を除
去し、チャージポンプ２から供給された電流を積分して
電圧情報とする。ＶＣＯ４は、ローパスフィルタ３から
出力された電圧を受けて入力電圧に応じた周波数の信号
を発振する。ＵＰ／ＤＯＷＮパルス幅調節器５は、位相
比較器１からのＵＰ，ＤＯＷＮ信号に応じてパルス幅を
調節し、チャージポンプ２へ送る。

【００２１】この発明によるＰＬＬ回路の動作を、具体
的回路構成を示す図２および動作タイミングを示す図３
について説明する。ＰＬＬ回路は、リセット解除後の状
態をみれば、ロック（収束）状態である場合を除けば、
フィードバッククロック信号ＣＬＫの位相が外部からの
入力クロック信号ＲＥＦに対し遅れまたは進みの一方の
状態にあり、位相比較器１がＵＰ信号またはＤＯＷＮ信
号の一方を出力する状態にある。この図３では、リセッ
ト解除後、最初の信号がＵＰ信号の場合、つまりフィー
ドバッククロック信号ＣＬＫが外部からの入力クロック
信号ＲＥＦに対して遅れている場合を示している。

【００２２】フィードバッククロック信号ＣＬＫが外部
からの入力クロック信号ＲＥＦに対して遅れていると、
位相差にあたる期間で、位相比較器１がＵＰ信号をアク
ティブ（ＵＰ信号＝Ｌｏｗ）にし、ＰＬＬ回路を収束す
るように出力する。

【００２３】位相比較器１からのＵＰ信号（アクティブ
＝Ｌｏｗ）は、ＵＰ／ＤＯＷＮパルス幅調節器５のＵＰ
信号入力端子に印加され、ＵＰ信号の立下りエッジでＵ
ＰＳＥＬ信号＝Ｈｉｇｈ，ＤＯＷＮＳＥＬ信号＝Ｌｏｗ
になる。

【００２４】そして、ＵＰ信号はＡＮＤ回路２１の一方
の入力端子に印加され、また、ＵＰ信号を遅延回路６に
より遅延させた遅延信号であるＵＰ’信号はトランスミ
ッションゲート１５を介してＡＮＤ回路２１の他方の入
力端子に印加される。この状態において、トランスミッ
ションゲート１５は、フリップフロップ回路１０のＱ端
子出力であるＰＷＣ信号が“Ｌｏｗ”であることによ
り、ＯＮ状態であり、Ｌｏｗ状態でアクティブになって
いるＵＰ信号とＵＰ信号の遅延信号であるＵＰ’信号と
はＡＮＤ回路２１でＡＮＤをとることによって合成さ
れ、ＵＰ信号の立ち下がりからＵＰ’信号の立ち上がり
までの増大された幅を持つ比較的高い値のＩＵＰ信号を
ＡＮＤ回路２１からパルス幅調節器５の出力信号として
導出することになる。

【００２５】この期間は、ＤＯＷＮ信号の準備している
状態であり、ＩＵＰ信号のパルス幅が、ＵＰ信号とＵ
Ｐ’信号のＡＮＤをとることにより、ＵＰ信号とＵＰ’
信号とが合成されて、ＵＰ信号のパルス幅よりも広くな
るのである。つまり、チャージポンプ２の出力電流が大
きくなり、より速く収束するようになる。

【００２６】フィードバック信号ＣＬＫが入力信号ＲＥ
Ｆに対して進んでいると、位相差にあたる期間で、位相
比較器１がＤＯＷＮ信号をアクティブ（ＤＯＷＮ信号＝
Ｈｉｇｈ）にする。前項の期間中に、すなわち前述した
ＵＰ信号による収束動作中に、ＤＯＷＮ信号がアクティ
ブになると、ＤＯＷＮ信号の立ち上がりでＵＰＳＥＬ信
号＝Ｌｏｗ，ＤＯＷＮＳＥＬ信号＝Ｈｉｇｈになる。フ
リップフロップ回路９のＱ端子出力であるＤＯＷＮＳＥ
Ｌ信号のＨｉｇｈ状態への移行により、フリップフロッ
プ回路１０のＱ端子出力であるＰＷＣ信号はＨｉｇｈ状
態に移行し、トランスミッションゲート１５はＯＦＦ状
態となる。ＵＰ’信号はＡＮＤ回路２１に印加されず、
ＵＰ信号と同じ幅を持ち比較的低い値のＩＵＰ信号が、
安定動作のため、ＡＮＤ回路２１からパルス幅調節器５
の出力として導出される。

【００２７】この期間は、ＵＰ信号の準備している状態
であり、ＩＵＰ信号のパルス幅がＵＰ信号のパルス幅と
同じになるのである。つまり、チャージポンプの出力電
流が小さくなり、より速く安定するようになる。

【００２８】一方、図３に示す状態と異なり、リセット
解除後、最初の信号がＤＯＷＮ信号の場合、つまりフィ
ードバッククロック信号ＣＬＫが外部からの入力クロッ
ク信号ＲＥＦに対して進んでいる場合には、位相差にあ
たる期間で、位相比較器１がＤＯＷＮ信号をアクティブ
（ＤＯＷＮ信号＝Ｈｉｇｈ）にし、ＰＬＬ回路を収束す
るように出力する。

【００２９】位相比較器１からのＤＯＷＮ信号（アクテ
ィブ＝Ｈｉｇｈ）は、ＵＰ／ＤＯＷＮパルス幅調節器５
のＤＯＷＮ信号入力端子に印加され、ＤＯＷＮ信号の立
上りエッジでＵＰＳＥＬ信号＝Ｌｏｗ，ＤＯＷＮＳＥＬ
信号＝Ｈｉｇｈになる。

【００３０】そして、ＤＯＷＮ信号はＯＲ回路２２の一
方の入力端子に印加され、また、ＤＯＷＮ信号を遅延回
路７により遅延させた遅延信号であるＤＯＷＮ’信号は
トランスミッションゲート１８を介してＯＲ回路２２の
他方の入力端子に印加される。この状態において、トラ
ンスミッションゲート１８は、フリップフロップ回路１
０のＱ端子出力であるＰＷＣ信号が“Ｈｉｇｈ”である
ことにより、ＯＮ状態であり、Ｈｉｇｈ状態でアクティ
ブになっているＤＯＷＮ信号とＤＯＷＮ信号の遅延信号
であるＤＯＷＮ’信号とはＯＲ回路２２でＯＲをとるこ
とによって合成され、ＤＯＷＮ信号の立ち上りからＤＯ
ＷＮ’信号の立ち下りまでの増大された幅を持つ比較的
高い値のＩＤＯＷＮ信号をＯＲ回路２２からパルス幅調
節器５の出力信号として導出することになる。

【００３１】この期間は、ＵＰ信号の準備している状態
であり、ＩＤＯＷＮ信号のパルス幅が、ＤＯＷＮ信号と
ＤＯＷＮ’信号のＯＲをとることにより、ＤＯＷＮ信号
とＤＯＷＮ’信号とが合成されて、ＤＯＷＮ信号のパル
ス幅よりも広くなるのである。つまり、チャージポンプ
２の出力電流が大きくなり、より速く収束するようにな
る。

【００３２】フィードバック信号ＣＬＫが入力信号ＲＥ
Ｆに対して進んでいると、位相差にあたる期間で、位相
比較器１がＵＰ信号をアクティブ（ＵＰ信号＝Ｌｏｗ）
にする。前項の期間中に、すなわち前述したＤＯＷＮ信
号による収束動作中に、ＵＰ信号がアクティブになる
と、ＵＰ信号の立ち上がりでＵＰＳＥＬ信号＝Ｈｉｇ
ｈ，ＤＯＷＮＳＥＬ信号＝Ｌｏｗになる。フリップフロ
ップ回路９のＱ端子出力であるＤＯＷＮＳＥＬ信号のＬ
ｏｗ状態への移行により、フリップフロップ回路１０の
Ｑ端子出力であるＰＷＣ信号はＬｏｗ状態に移行し、ト
ランスミッションゲート１８はＯＦＦ状態となる。ＤＯ
ＷＮ’信号はＯＲ回路２２に印加されず、ＤＯＷＮ信号
と同じ幅を持ち比較的低い値のＩＤＯＷＮ信号が、安定
動作のため、ＯＲ回路２２からパルス幅調節器５の出力
として導出される。

【００３３】以上の動作により、このＰＬＬでは、収束
期間においてチャージポンプの出力電流を大きくし、安
定期間においてチャージポンプの出力電流を小さくする
ことができる。

【００３４】この発明による実施の形態１によれば、入
力信号ＲＥＦとフィードバック信号ＣＬＫとの位相を比
較しその比較結果に応じたパルス信号を導出する位相比
較器１と、位相比較器１からのパルス信号を受けそのパ
ルス信号に応じた電流出力を導出するチャージポンプ２
と、チャージポンプ２の電流出力を受けその電流出力を
積分して電圧情報とするローパスフィルタ３からなる積
分手段と、ローパスフィルタ３からなる積分手段からの
電圧情報を受けその電圧情報に応じたフィードバック信
号を前記位相比較器１に導出する電圧制御発振器４とを
有するＰＬＬ回路を備え、フィードバック信号ＣＬＫの
入力信号ＲＥＦとの位相が遅れているか進んでいるかに
より位相比較器１からの出力信号によってチャージポン
プ２を制御する半導体装置において、位相比較器１とチ
ャージポンプ２との間にパルス幅調節器からなるパルス
幅制御手段を設け、フィードバック信号ＣＬＫの位相が
入力信号ＲＥＦに対し遅れまたは進みの一方の状態にあ
り、これを収束するときは、チャージポンプ２の電流出
力を比較的高い値とし、この状態においてフィードバッ
ク信号ＣＬＫの位相が入力信号ＲＥＦに対し遅れまたは
進みの他方の状態に移行したときは、チャージポンプ２
の電流出力を減少して安定させるように、パルス幅調節
器５からなるパルス幅制御手段によって位相比較器１か
らチャージポンプ２へのパルス信号のパルス幅を制御す
るようにしたので、ロックインタイムの短縮が可能であ
り、しかも安定な動作を確保できるＰＬＬ回路を備えた
半導体装置を得ることができる。

【００３５】実施の形態２．図４は、この発明による実
施の形態２における遅延回路の構成を示す接続図であ
る。図において、２３はインバータ、Ｔ２，Ｔ４，Ｔ
６，…，Ｔ２Ｎはインバータ２３を所定個数づつ直列接
続して構成される遅延回路要素、２４はセレクタ、２５
はセレクタ２４の選択信号入力端子である。

【００３６】図４に示す通り、遅延回路要素Ｔ２はイン
バータ２３を２個接続した直列回路で構成され、遅延回
路要素Ｔ４はインバータ２３を４個接続した直列回路で
構成され、遅延回路要素Ｔ６はインバータ２３を６個接
続した直列回路で構成され、そして、遅延回路要素Ｔ２
Ｎはインバータ２３を２Ｎ個（ここで、Ｎは整数）の直
列回路で構成されている。セレクタ２４は、遅延回路要
素Ｔ２，Ｔ４，Ｔ６，…，Ｔ２Ｎのいずれかを選択制御
信号Ｓに応じて選択する。図４では、実施の形態１にお
ける遅延回路６を、このような具体的構成として置き換
えるものについて示している。

【００３７】図４に示す構成においては、セレクタ２４
への選択制御信号Ｓを印加することにより、互いに並列
的に設けられた遅延回路要素Ｔ２，Ｔ４，Ｔ６，…，Ｔ
２Ｎのうち、インバータ２３を所望個数だけ直列接続し
た遅延回路要素Ｔ２，Ｔ４，Ｔ６，…，Ｔ２Ｎのいずれ
かを選択することによって、遅延回路６の遅延時間を適
切に設定できる。このように、遅延回路６の遅延時間を
選択することにより、パルス幅調節器５の出力信号であ
るＩＵＰ信号のパルス幅を選択することができ、収束期
間におけるチャージポンプ２の出力電流を選択すること
ができる。つまり、仕様に見合ったロックインタイムの
短縮化をはかることができる。

【００３８】ここでは、遅延回路６として図４に示す構
成を置き換えるものについて説明したが、遅延回路７と
して同様に図４に示すような構成を置き換えることもで
きることは勿論である。

【００３９】この発明による実施の形態２によれば、フ
ィードバック信号ＣＬＫの位相が入力信号ＲＥＦに対し
遅れまたは進みの一方の状態にあり、これを収束すると
きには、位相比較器１からのパルス信号ＵＰ，ＤＯＷＮ
に位相比較器１からのパルス信号を遅延回路６，７によ
り遅延させた遅延信号ＵＰ’，ＤＯＷＮ’を合成するこ
とによってチャージポンプ２へのパルス信号ＩＵＰ，Ｉ
ＤＯＷＮの幅を増大するとともに、この状態において前
記フィードバック信号ＣＬＫの位相が入力信号ＲＥＦに
対し遅れまたは進みの他方の状態に移行したときは、位
相比較器１からのパルス信号ＵＰ，ＤＯＷＮへの遅延信
号ＵＰ’，ＤＯＷＮ’の合成をとりやめるようにしたも
のにおいて、遅延回路６，７として、インバータ２３を
偶数個直列に接続した遅延回路要素Ｔ２，Ｔ４，Ｔ６，
…，Ｔ２Ｎを複数個設け、これらの遅延回路要素をセレ
クタ２４からなるセレクタ手段により選択して所望の遅
延効果を得るようにしたので、ロックインタイムの短縮
が可能であり、しかも安定な動作を確保できるＰＬＬ回
路を備えた半導体装置の動作を更に適切に行わせること
ができる。

【００４０】

【発明の効果】第１の発明によれば、入力信号とフィー
ドバック信号との位相を比較しその比較結果に応じた出
力信号を導出する位相比較器と、前記位相比較器からの
出力信号を受けその出力信号に応じた出力を導出するチ
ャージポンプと、前記チャージポンプの出力に応じたフ
ィードバック信号を前記位相比較器に導出する発振器と
を有するＰＬＬ回路を備え、フィードバック信号の入力
信号との位相が遅れているか進んでいるかにより前記位
相比較器からの出力信号によって前記チャージポンプを
制御する半導体装置において、前記フィードバック信号
の位相が入力信号に対し遅れまたは進みの一方の状態に
あり、これを収束するときは、前記チャージポンプの出
力を比較的高い値とし、この状態において前記フィード
バック信号の位相が入力信号に対し遅れまたは進みの他
方の状態に移行したときは、前記チャージポンプの出力
を比較的低い値として安定させるように、前記位相比較
器の出力信号に応じて前記チャージポンプへの入力信号
を制御する制御手段を設けたので、ロックインタイムの
短縮が可能であり、しかも安定な動作を確保できるＰＬ
Ｌ回路を備えた半導体装置を得ることができる。

【００４１】第２の発明によれば、入力信号とフィード
バック信号との位相を比較しその比較結果に応じたパル
ス信号を導出する位相比較器と、前記位相比較器からの
パルス信号を受けそのパルス信号に応じた出力を導出す
るチャージポンプと、前記チャージポンプの出力に応じ
たフィードバック信号を前記位相比較器に導出する発振
器とを有するＰＬＬ回路を備え、フィードバック信号の
入力信号との位相が遅れているか進んでいるかにより前
記位相比較器からの出力信号によって前記チャージポン
プを制御する半導体装置において、前記フィードバック
信号の位相が入力信号に対し遅れまたは進みの一方の状
態にあり、これを収束するときは、前記チャージポンプ
の出力を比較的高い値とし、この状態において前記フィ
ードバック信号の位相が入力信号に対し遅れまたは進み
の他方の状態に移行したときは、前記チャージポンプの
出力を比較的低い値として安定させるように、前記位相
比較器から前記チャージポンプへのパルス信号のパルス
幅を制御するパルス幅制御手段を設けたので、ロックイ
ンタイムの短縮が可能であり、しかも安定な動作を確保
できるＰＬＬ回路を備えた半導体装置を得ることができ
る。

【００４２】第３の発明によれば、入力信号とフィード
バック信号との位相を比較しその比較結果に応じたパル
ス信号を導出する位相比較器と、前記位相比較器からの
パルス信号を受けそのパルス信号に応じた電流出力を導
出するチャージポンプと、前記チャージポンプの電流出
力を受けその電流出力を積分して電圧情報とする積分手
段と、前記積分手段からの電圧情報を受けその電圧情報
に応じたフィードバック信号を前記位相比較器に導出す
る電圧制御発振器とを有するＰＬＬ回路を備え、フィー
ドバック信号の入力信号との位相が遅れているか進んで
いるかにより前記位相比較器からの出力信号によって前
記チャージポンプを制御する半導体装置において、前記
位相比較器と前記チャージポンプとの間にパルス幅調節
器を設け、前記フィードバック信号の位相が入力信号に
対し遅れまたは進みの一方の状態にあり、これを収束す
るときは、前記チャージポンプの電流出力を比較的高い
値とし、この状態において前記フィードバック信号の位
相が入力信号に対し遅れまたは進みの他方の状態に移行
したときは、前記チャージポンプの電流出力を比較的低
い値として安定させるように、前記パルス幅調節器によ
って前記位相比較器から前記チャージポンプへのパルス
信号のパルス幅を制御するようにしたので、ロックイン
タイムの短縮が可能であり、しかも安定な動作を確保で
きるＰＬＬ回路を備えた半導体装置を得ることができ
る。

【００４３】第４の発明によれば、入力信号とフィード
バック信号との位相を比較しその比較結果に応じたパル
ス信号を導出する位相比較器と、前記位相比較器からの
パルス信号を受けそのパルス信号に応じた電流出力を導
出するチャージポンプと、前記チャージポンプの電流出
力を受けその電流出力を積分して電圧情報とする積分手
段と、前記積分手段からの電圧情報を受けその電圧情報
に応じたフィードバック信号を前記位相比較器に導出す
る電圧制御発振器とを有するＰＬＬ回路を備え、フィー
ドバック信号の入力信号との位相が遅れているか進んで
いるかにより前記位相比較器からの出力信号によって前
記チャージポンプを制御する半導体装置において、前記
フィードバック信号の位相が入力信号に対し遅れまたは
進みの一方の状態にあり、これを収束するときは、前記
チャージポンプの電流出力を比較的高い値とし、この状
態において前記フィードバック信号の位相が入力信号に
対し遅れまたは進みの他方の状態に移行したときは、前
記チャージポンプの電流出力を比較的低い値として安定
させるように、前記位相比較器から前記チャージポンプ
へのパルス信号の幅を複数のパルス幅設定値から選択的
に導出するようにしたので、ロックインタイムの短縮が
可能であり、しかも安定な動作を確保できるＰＬＬ回路
を備えた半導体装置を得ることができる。

【００４４】第５の発明によれば、入力信号とフィード
バック信号との位相を比較しその比較結果に応じたパル
ス信号を導出する位相比較器と、前記位相比較器からの
パルス信号を受けそのパルス信号に応じた電流出力を導
出するチャージポンプと、前記チャージポンプの電流出
力を受けその電流出力を積分して電圧情報とする積分手
段と、前記積分手段からの電圧情報を受けその電圧情報
に応じたフィードバック信号を前記位相比較器に導出す
る電圧制御発振器とを有するＰＬＬ回路を備え、フィー
ドバック信号の入力信号との位相が遅れているか進んで
いるかにより前記位相比較器からの出力信号によって前
記チャージポンプを制御する半導体装置において、前記
位相比較器から前記チャージポンプへのパルス信号のパ
ルス幅を選択するパルス幅選択手段を設け、前記フィー
ドバック信号の位相が入力信号に対し遅れまたは進みの
一方の状態にあり、これを収束するときは、前記チャー
ジポンプの電流出力を比較的高い値とし、この状態にお
いて前記フィードバック信号の位相が入力信号に対し遅
れまたは進みの他方の状態に移行したときは、前記チャ
ージポンプの電流出力を比較的低い値として安定させる
ように、前記パルス幅選択手段によって前記位相比較器
から前記チャージポンプへのパルス信号のパルス幅を制
御するようにしたので、ロックインタイムの短縮が可能
であり、しかも、安定な動作を確保できるＰＬＬ回路を
備えた半導体装置を得ることができる。

【００４５】第６の発明によれば、第３ないし第５の発
明において、前記積分手段としてローパスフィルタを用
いたので、ロックインタイムの短縮が可能であり、しか
も安定な動作を確保できるＰＬＬ回路を備えた半導体装
置を得ることができる。

【００４６】第７の発明によれば、第２ないし第６の発
明において、前記フィードバック信号の位相が前記入力
信号に対し遅れまたは進みの一方の状態にあり、これを
収束するときには、位相比較器からのパルス信号に位相
比較器からのパルス信号を遅延回路により遅延させた遅
延信号を合成することによって前記チャージポンプへの
パルス信号の幅を増大するとともに、この状態において
前記フィードバック信号の位相が入力信号に対し遅れま
たは進みの他方の状態に移行したときは、前記位相比較
器からのパルス信号への前記遅延信号の合成をとりやめ
るようにしたので、ロックインタイムの短縮が可能であ
り、しかも安定な動作を確保できるＰＬＬ回路を備えた
半導体装置の動作をより適切に行わせることができる。

【００４７】第８の発明によれば、第７の発明におい
て、前記遅延回路として、インバータを偶数個直列に接
続した遅延回路要素を複数個設け、これらの遅延回路要
素をセレクタ手段により選択して所望の遅延効果を得る
ようにしたので、ロックインタイムの短縮が可能であ
り、しかも安定な動作を確保できるＰＬＬ回路を備えた
半導体装置の動作を更に適切に行わせることができる。

【図面の簡単な説明】

【図１】この発明による実施の形態１におけるＰＬＬ
回路を示すブロック図である。

【図２】この発明による実施の形態１におけるＵＰ／
ＤＯＷＮパルス幅調節器を示す接続図である。

【図３】この発明による実施の形態１におけるＰＬＬ
回路についてのタイミングチャートを示す線図である。

【図４】この発明による実施の形態２における遅延回
路を示す接続図である。

【図５】従来技術におけるＰＬＬ回路の基本回路構成
をブロック図である。

【図６】従来技術における位相比較器についての具体
的構成例を示す接続図である。

【図７】従来技術におけるチャージポンプについての
具体的構成例を示す接続図である。

【図８】従来技術におけるループフィルタについての
具体的構成例を示す接続図である。

【図９】従来技術におけるＶＣＯについての具体的構
成例を示す接続図である。

【図１０】従来技術におけるＰＬＬ回路のタイミング
チャートを示す線図である。

【図１１】従来技術におけるＰＬＬ回路の各ノードに
ついての波形を示す線図である。

【符号の説明】

１位相比較器、２チャージポンプ、３ローパスフ
ィルタ、４ＶＣＯ、５ＵＰ／ＤＯＷＮパルス幅調節
器、６，７遅延回路、８〜１０フリップフロップ回
路、１１〜１４インバータ、１５〜２０トランスミ
ッションゲートからなるアナログスイッチ、２１ＡＮ
Ｄ回路、２２ＯＲ回路、２３インバータ、２４セ
レクタ。

Claims

【特許請求の範囲】

【請求項１】入力信号とフィードバック信号との位相
を比較しその比較結果に応じた出力信号を導出する位相
比較器と、前記位相比較器からの出力信号を受けその出
力信号に応じた出力を導出するチャージポンプと、前記
チャージポンプの出力に応じたフィードバック信号を前
記位相比較器に導出する発振器とを有するＰＬＬ回路を
備え、フィードバック信号の入力信号との位相が遅れて
いるか進んでいるかにより前記位相比較器からの出力信
号によって前記チャージポンプを制御する半導体装置に
おいて、前記フィードバック信号の位相が入力信号に対
し遅れまたは進みの一方の状態にあり、これを収束する
ときは、前記チャージポンプの出力を比較的高い値と
し、この状態において前記フィードバック信号の位相が
入力信号に対し遅れまたは進みの他方の状態に移行した
ときは、前記チャージポンプの出力を比較的低い値とし
て安定させるように、前記位相比較器の出力信号に応じ
て前記チャージポンプへの入力信号を制御する制御手段
を設けたことを特徴とする半導体装置。
【請求項２】入力信号とフィードバック信号との位相
を比較しその比較結果に応じたパルス信号を導出する位
相比較器と、前記位相比較器からのパルス信号を受けそ
のパルス信号に応じた出力を導出するチャージポンプ
と、前記チャージポンプの出力に応じたフィードバック
信号を前記位相比較器に導出する発振器とを有するＰＬ
Ｌ回路を備え、フィードバック信号の入力信号との位相
が遅れているか進んでいるかにより前記位相比較器から
の出力信号によって前記チャージポンプを制御する半導
体装置において、前記フィードバック信号の位相が入力
信号に対し遅れまたは進みの一方の状態にあり、これを
収束するときは、前記チャージポンプの出力を比較的高
い値とし、この状態において前記フィードバック信号の
位相が入力信号に対し遅れまたは進みの他方の状態に移
行したときは、前記チャージポンプの出力を比較的低い
値として安定させるように、前記位相比較器から前記チ
ャージポンプへのパルス信号のパルス幅を制御するパル
ス幅制御手段を設けたことを特徴とする半導体装置。
【請求項３】入力信号とフィードバック信号との位相
を比較しその比較結果に応じたパルス信号を導出する位
相比較器と、前記位相比較器からのパルス信号を受けそ
のパルス信号に応じた電流出力を導出するチャージポン
プと、前記チャージポンプの電流出力を受けその電流出
力を積分して電圧情報とする積分手段と、前記積分手段
からの電圧情報を受けその電圧情報に応じたフィードバ
ック信号を前記位相比較器に導出する電圧制御発振器と
を有するＰＬＬ回路を備え、フィードバック信号の入力
信号との位相が遅れているか進んでいるかにより前記位
相比較器からの出力信号によって前記チャージポンプを
制御する半導体装置において、前記位相比較器と前記チ
ャージポンプとの間にパルス幅調節器を設け、前記フィ
ードバック信号の位相が入力信号に対し遅れまたは進み
の一方の状態にあり、これを収束するときは、前記チャ
ージポンプの電流出力を比較的高い値とし、この状態に
おいて前記フィードバック信号の位相が入力信号に対し
遅れまたは進みの他方の状態に移行したときは、前記チ
ャージポンプの電流出力を比較的低い値として安定させ
るように、前記パルス幅調節器によって前記位相比較器
から前記チャージポンプへのパルス信号のパルス幅を制
御するようにしたことを特徴とする半導体装置。
【請求項４】入力信号とフィードバック信号との位相
を比較しその比較結果に応じたパルス信号を導出する位
相比較器と、前記位相比較器からのパルス信号を受けそ
のパルス信号に応じた電流出力を導出するチャージポン
プと、前記チャージポンプの電流出力を受けその電流出
力を積分して電圧情報とする積分手段と、前記積分手段
からの電圧情報を受けその電圧情報に応じたフィードバ
ック信号を前記位相比較器に導出する電圧制御発振器と
を有するＰＬＬ回路を備え、フィードバック信号の入力
信号との位相が遅れているか進んでいるかにより前記位
相比較器からの出力信号によって前記チャージポンプを
制御する半導体装置において、前記フィードバック信号
の位相が入力信号に対し遅れまたは進みの一方の状態に
あり、これを収束するときは、前記チャージポンプの電
流出力を比較的高い値とし、この状態において前記フィ
ードバック信号の位相が入力信号に対し遅れまたは進み
の他方の状態に移行したときは、前記チャージポンプの
電流出力を比較的低い値として安定させるように、前記
位相比較器から前記チャージポンプへのパルス信号の幅
を複数のパルス幅設定値から選択的に導出するようにし
たことを特徴とする半導体装置。
【請求項５】入力信号とフィードバック信号との位相
を比較しその比較結果に応じたパルス信号を導出する位
相比較器と、前記位相比較器からのパルス信号を受けそ
のパルス信号に応じた電流出力を導出するチャージポン
プと、前記チャージポンプの電流出力を受けその電流出
力を積分して電圧情報とする積分手段と、前記積分手段
からの電圧情報を受けその電圧情報に応じたフィードバ
ック信号を前記位相比較器に導出する電圧制御発振器と
を有するＰＬＬ回路を備え、フィードバック信号の入力
信号との位相が遅れているか進んでいるかにより前記位
相比較器からの出力信号によって前記チャージポンプを
制御する半導体装置において、前記位相比較器から前記
チャージポンプへのパルス信号のパルス幅を選択するパ
ルス幅選択手段を設け、前記フィードバック信号の位相
が入力信号に対し遅れまたは進みの一方の状態にあり、
これを収束するときは、前記チャージポンプの電流出力
を比較的高い値とし、この状態において前記フィードバ
ック信号の位相が入力信号に対し遅れまたは進みの他方
の状態に移行したときは、前記チャージポンプの電流出
力を比較的低い値として安定させるように、前記パルス
幅選択手段によって前記位相比較器から前記チャージポ
ンプへのパルス信号のパルス幅を制御するようにしたこ
とを特徴とする半導体装置。
【請求項６】前記積分手段としてローパスフィルタを
用いたことを特徴とする請求項３ないし請求項５のいず
れかに記載の半導体装置。
【請求項７】前記フィードバック信号の位相が前記入
力信号に対し遅れまたは進みの一方の状態にあり、これ
を収束するときには、位相比較器からのパルス信号に位
相比較器からのパルス信号を遅延回路により遅延させた
遅延信号を合成することによって前記チャージポンプへ
のパルス信号の幅を増大するとともに、この状態におい
て前記フィードバック信号の位相が入力信号に対し遅れ
または進みの他方の状態に移行したときは、前記位相比
較器からのパルス信号への前記遅延信号の合成をとりや
めるようにしたことを特徴とする請求項２ないし請求項
６のいずれかに記載の半導体装置。
【請求項８】前記遅延回路として、インバータを偶数
個直列に接続した遅延回路要素を複数個設け、これらの
遅延回路要素をセレクタ手段により選択して所望の遅延
効果を得るようにしたことを特徴とする請求項７に記載
の半導体装置。