KR100424174B1 - 페이스 락 루프 회로 - Google Patents

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KR100424174B1
KR100424174B1 KR10-2001-0050187A KR20010050187A KR100424174B1 KR 100424174 B1 KR100424174 B1 KR 100424174B1 KR 20010050187 A KR20010050187 A KR 20010050187A KR 100424174 B1 KR100424174 B1 KR 100424174B1
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Abstract

본 발명은 반도체 메모리 장치의 페이스 락 루프(PLL) 회로에 관한 것으로, 초기 동작시에는 루프 밴드폭을 크게하고 일정시간이 지나 입력 신호와 기준 신호의 위상 차이가 줄어들면 루프 밴드폭을 작게하므로써, 락 타임을 줄이고 노이즈를 줄일 수 있다. 이를 위해 본 발명의 PLL 회로는 외부 클럭과 제 1 및 제 2 내부 클럭을 수신하여 상기 제 1 내부 클럭과 상기 제 2 내부 클럭 그리고 상기 외부 클럭과 상기 제 1 내부 클럭을 각각 주기적으로 비교하여 두 신호의 위상차에 따라 4개의 업/다운 신호를 발생하는 위상 검출부와, 상기 외부 클럭과 상기 제 1 내부 클럭을 수신하여 두 신호의 위상차에 따라 4개의 업/다운 신호를 발생하는 위상 주파수 검출부와, 상기 위상 검출부로부터 수신된 신호 또는 상기 위상 주파수 검출부로부터 수신된 신호를 제 1 제어 신호에 의해 선택하여 출력하는 멀티플렉서부와, 상기 멀티플렉서부를 통해 수신된 상기 위상 검출부 또는 상기 위상 주파수 검출부로 부터의 출력 신호에 따라 일정한 신호를 발생하며, 상기 제 1 제어 신호에 의해 회로로 공급되는 전류원을 조절하는 전하 펌프부와, 상기 외부 클럭을 카운터하여 미리 세팅된 값에 도달되면 상기 멀티플렉서부와 상기 전하 펌프부로 상기 제 1 제어 신호를 발생하는 락 스테이트부와, 상기 전하 펌프부로부터 발생된 신호를 수신하여 이 신호에 비례하는 또는 반비례하는 주파수와 위상을 갖는 신호를 발생하는 전압 조절 발생부를 구비한 것을 특징으로 한다.

Description

페이스 락 루프 회로{PHASE LOCKED LOOP CIRCUIT}
본 발명은 반도체 메모리 장치의 페이스 락 루프(Phase locked loop ; 이하'PLL'이라고도 함) 회로에 관한 것으로, 특히 락 타임(locked time)을 줄이고 노이즈를 줄인 페이스 락 루프 회로에 관한 것이다.
일반적으로, PLL 회로는 시스템의 외부에서 입력되는 클럭 신호를 수신하여 시스템 내부에 필요한 내부 클럭 신호를 상기 외부에서 입력된 클럭 신호의 위상과 동기화되도록 발생시키는 장치이다. 이때 상기 시스템은 외부의 클럭 신호를 사용하는 논리 장치 또는 반도체 장치 등을 모두 포함한다. 예를들어, PLL 회로는 다양한 종류의 논리 장치는 물론이고 컴퓨터의 중앙처리 장치와 디램(DRAM) 간의 데이터 처리 속도를 높여주는 캐쉬 메모리 장치에 이용되거나 싱크로노스 디램, 램버스 디램 등에 적용될 수 있다.
도 1은 종래의 PLL 회로의 블록도이다.
종래의 PLL 회로는 위상 검출부(12), 전하 펌프부(14), 루프 필터부(16), 전압조절 발생부(18)로 구성되어 있으며, 네가티브 피드백 루프(Negative Feedback Loop)로써 동작한다. 상기 PLL 회로는 전압조절 발생부(19)의 출력 주파수와 위상 검출부(12)의 피드백 입력 주파수를 일치시키면 된다.
상기 PLL 회로의 위상 검출부(18)는 외부에서 들어오는 외부 클럭(eCLK)과 내부 전압조절 발생부(18)의 출력인 내부 클럭(iCLK)의 위상을 주기적으로 비교하여 두 신호의 위상차에 따라 업(up) 및 다운(down) 신호를 전하 펌프부(14)로 보낸다. 상기 전하 펌프부(14)는 업(up) 및 다운(down) 신호에 따라 일정한 출력 전압(Vd)을 만들어 루프 필터부(16)로 보낸다. 상기 루프 필터부(16)는 저역 통과 필터(Low Pass Filter)로 전하 펌프부(14)의 출력 전압을 필터링하여 고주파 성분을 제거하고 전압조절 발생부(18)를 조절하기 위한 DC 조절 전압(Vc)을 출력한다. 마지막으로 전압조절 발생부(18)는 루프 필터부(16)의 출력 전압(Vc)를 입력으로 하여 Vc에 비례하는 주파수를 출력하는 발진기이다.
이러한 PLL에서는 루프의 네가티브 피드백(Negative Feedback) 동작이 여러 번 반복되면서 전압조절 발생부(18)의 출력이 외부에서 입력되는 외부 클럭(eCLK)과 주파수가 같게 될 때 클럭의 동기가 이루어진다. 이 때 외부 클럭(eCLK)과 내부 클럭(iCLK)은 일정한 위상차를 가지면서 주파수는 서로 같은 상태가 되므로 위상 검출부(12)는 일정한 연속적인 펄스를 발생하게 된다. 그러나 주파수가 일치하였다 하더라도 두 입력 신호 사이의 위상차가 크다면 위상 검출부(12)에서 발생하는 업(up) 및 다운(down) 신호의 펄스의 수가 서로 일치하지 않아 전압조절 발생부(18)의 조절 전압이 계속 변화하게 되므로 루프는 다시 언락(Unlock)상태가 되어 락킹(Locking) 과정을 계속 진행하게 된다. 이처럼 PLL이 완전히 락(Lock)이 되기 위해서는 두 신호의 주파수가 같아야 하면 위상차 또한 작은 값이 되어야 한다.
그런데, 이와 같이 구성된 종래의 PLL 회로는 빠른 동작을 위해서 루프 밴드폭(loop band width)을 높일 경우 빠른 록 타임(lock time)을 얻을 수 있지만, 이 경우 출력 신호의 위상 지터(phase jitter)가 커지거나 노이즈(noise)가 많이 존재하게 된다. 즉, 루프 밴드폭이 크면 빠른 동작을 수행하나 노이즈(noise)가 많이 존재하고 반대로 노이즈를 줄일려고 루프 밴드폭을 작게 하면 PLL이 정상 상태에도달하는 시간, 즉 록 타임이 길어지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 초기 동작시에는 루프 밴드폭을 크게하고 일정시간이 지나 입력 신호와 기준 신호의 위상 차이가 줄어들면 루프 밴드폭을 작게하므로써, 락 타임(locked time)을 줄이고 노이즈를 줄인 페이스 락 루프(PLL) 회로를 제공하는데 있다.
도 1은 종래의 PLL 회로의 블록도
도 2는 본 발명에 의한 페이스 락 루프 회로의 블록도
도 3a 및 도 3b는 도 2에 도시된 위상 검출부(120)의 회로 및 동작 파형도
도 4a 및 도 4b는 도 2에 도시된 위상 주파수 검출부(110)의 회로 및 동작 파형도
도 5a는 도 2에 도시된 전압 조절 발생부(180)의 회로도
도 5b는 도 5a에 도시된 차동 딜레이 셀(182∼188)의 회로도
도 6은 도 2에 도시된 전하 펌프부(140)의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
120 : 위상 검출부 130 : 멀티플렉서부
140 : 전하 펌프부 150 : 락 스테이트부
160 : 루프 필터부 180 : 전압 조절 발생부
상기 목적을 달성하기 위하여, 본 발명의 PLL 회로는 외부 클럭과 제 1 및 제 2 내부 클럭을 수신하여 상기 제 1 내부 클럭과 상기 제 2 내부 클럭 그리고 상기 외부 클럭과 상기 제 1 내부 클럭을 각각 주기적으로 비교하여 두 신호의 위상차에 따라 4개의 업/다운 신호를 발생하는 위상 검출부와, 상기 외부 클럭과 상기 제 1 내부 클럭을 수신하여 두 신호의 위상차에 따라 4개의 업/다운 신호를 발생하는 위상 주파수 검출부와, 상기 위상 검출부로부터 수신된 신호 또는 상기 위상 주파수 검출부로부터 수신된 신호를 제 1 제어 신호에 의해 선택하여 출력하는 멀티플렉서부와, 상기 멀티플렉서부를 통해 수신된 상기 위상 검출부 또는 상기 위상 주파수 검출부로 부터의 출력 신호에 따라 일정한 신호를 발생하며, 상기 제 1 제어 신호에 의해 회로로 공급되는 전류원을 조절하는 전하 펌프부와, 상기 외부 클럭을 카운터하여 미리 세팅된 값에 도달되면 상기 멀티플렉서부와 상기 전하 펌프부로 상기 제 1 제어 신호를 발생하는 락 스테이트부와, 상기 전하 펌프부로부터 발생된 신호를 수신하여 이 신호에 비례하는 또는 반비례하는 주파수와 위상을 갖는 신호를 발생하는 전압 조절 발생부를 구비한 것을 특징으로 한다.
상기 전하 펌프부와 상기 전압 조절 발생부 사이에 저역 통과 필터부가 추가로 구비된 것을 특징으로 한다.
상기 저역 통과 필터부는 상기 전하 펌프부와 상기 전압 조절 발생부 사이에 연결된 노드와 접지 전압 사이에 병렬로 접속된 제 1 및 제 2 커패시터와, 상기 제 1 커패시터의 일측에 접속된 저항을 구비한 것을 특징으로 한다.
상기 저역 통과 필터부는 상기 전하 펌프부와 상기 전압 조절 발생부 사이에 상기 제 1 제어 신호에 의해 스위칭되는 스위칭 소자를 추가로 구비한 것을 특징으로 한다.
상기 스위칭 소자는 전달 게이트인 것을 특징으로 한다.
상기 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 하다.
상기 스위칭 소자는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 전압 조절 발생부의 전압 이득을 조절하여 신호의 밴드폭을 변화시키는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 PLL 회로의 블록도로서, 위상 검출부(120), 위상 주파수 검출부(110), 멀티플렉서부(130), 전하 펌프부(140), 루프 필터부(160), 전압조절 발생부(180) 및 락 스테이트부(150)를 구비한다.
상기 구성을 갖는 PLL 회로는 네가티브 피드백 루프(Negative Feedback Loop)로써 동작하며, 상기 전압조절 발생부(180)의 출력 주파수와 상기 위상 검출부(120)의 피드백 입력 주파수가 일치되도록 한다.
상기 위상 검출부(Phase Detector: PD)(120)는 외부에서 수신된 외부 클럭(IN)과 상기 전압조절 발생부(180)의 출력인 내부 클럭(clk1 및 clk3)의 위상을 주기적으로 비교하여 두 신호의 위상차에 따라 4개의 업(up) 및 다운(down) 신호를 발생한다.
상기 위상 주파수 검출부(Phase Frequency Detector: PFD)(110)는 외부에서 들어오는 상기 외부 클럭(IN)과 상기 전압조절 발생부(180)의 출력인 내부 클럭(clk1)의 위상을 주기적으로 비교하여 두 신호의 위상차에 따라 4개의 업(up) 및 다운(down) 신호를 발생한다.
상기 멀티플렉서부(MUX)(130)는 상기 위상 검출부(120)에서 수신된 신호와 상기 위상 주파수 검출부(110)에서 수신된 신호를 상기 락 스테이트부(150)에서 출력된 신호에 의해 선택하여 상기 전하 펌프부(140)로 출력한다.
상기 전하 펌프부(140)는 상기 멀티플렉서부(130)를 통해 수신된 상기 위상 검출부(120) 또는 상기 위상 주파수 검출부(110)로 부터의 출력 신호에 따라 일정한 출력 신호를 발생하며, 상기 락 스테이트부(150)의 출력 신호에 의해 전류원을 조절하여 루프 밴드폭의 크기를 조절하도록 한다.
상기 락 스테이트부(150)는 외부에서 수신된 상기 외부 클럭(IN)을 카운터하여 미리 세팅된 값에 도달되면 락(lock) 신호를 상기 멀티플렉서부(130)와 전하 펌프부(140)로 발생한다.
상기 전하 펌프부(140)와 상기 전압 조절 발생부(180) 사이에 접속된 상기 루프 필터부(160)는 저역 통과 필터(Low Pass Filter)로 상기 전하 펌프부(140)의 출력 전압을 필터링하여 고주파 성분을 제거하고 상기 전압조절 발생부(180)를 조절하기 위한 직류(DC) 조절전압(Vc)을 출력한다.
상기 전압 조절 발생부(Voltage Controlled Oscillator: VCO)(180)는 상기 루프 필터부(160)로부터 수신된 직류 조절전압(Vc)에 비례하는 클럭 신호(clk1)(clk3)를 발생한다.
도 3a 및 도 3b는 도 2에 도시된 위상 검출부(120)의 회로 및 동작 파형도이다.
상기 위상 검출부(120)는 상기 전압 조절 발생부(180)로 부터의 클럭 신호(clk1)(clk3)를 수신하여 다운 신호(DOWN)를 발생하는 익스크루시브 NOR 게이트(EXNOR)와, 상기 다운 신호(DOWN)를 수신하여 반전된 다운 바 신호(/DOWN)를 출력하는 인버터(INV1)와, 상기 전압 조절 발생부(180)로 부터의 클럭 신호(clk1)와 상기 외부 클럭(IN)을 수신하여 업 신호(UP)를 발생하는 익스크루시브 OR 게이트(EXOR)와, 상기 업 신호(UP)를 수신하여 반전된 업 바 신호(/UP)를 출력하는 인버터(INV2)로 구성된다.
도 3b의 EXNOR 게이트(EXNOR) 및 EXOR 게이트(EXOR)의 출력이 듀티(duty)가 50%이고 일정한 펄스 형태를 가질 때 - 즉, 락킹(Locking)되었을 때 - 두 입력 신호 사이의 위상차는 90°가 된다. 이 때의 위상 검출부(120) 출력 펄스의 평균 전압은 반전압(Vcc/2)이 된다.
도 4a 및 도 4b는 도 2에 도시된 위상 주파수 검출부(110)의 회로 및 동작 파형도이다.
상기 위상 주파수 검출부(110)는 전원 전압(Vcc)을 입력 신호(D)로, 상기 전압 조절 발생부(180)로 부터의 클럭 신호(clk1)를 클럭 입력신호(clk)로, 업(UP) 신호와 다운(DOWN) 신호를 조합한 신호를 리세트(Reset: R) 신호로 수신하여 상기 업(UP) 신호를 출력하는 제 1 동기식 RS 플립 플롭(112)과, 상기 전원 전압(Vcc)을 입력 신호(D)로, 상기 외부 클럭(IN)을 클럭 입력신호(clk)로, 업(UP) 신호와 다운(DOWN) 신호를 조합한 신호를 리세트(R) 신호로 수신하여 상기 다운(DOWN) 신호를 출력하는 제 2 동기식 RS 플립 플롭(114)과, 상기 업(UP) 신호와 다운(DOWN) 신호를 수신하여 조합된 신호를 상기 제 1 및 제 2 동기식 RS 플립 플롭(112)(114)의 리세트(R) 신호로 출력하는 AND 게이트(AND)와, 상기 업(UP) 신호를 수신하여 반전된 업 바 신호(/UP)를 출력하는 인버터(INV3)와, 상기 다운(DOWN) 신호를 수신하여 반전된 다운 바 신호(/DOWN)를 출력하는 인버터(INV4)로 구성된다.
상기 위상 주파수 검출부(110)는 에지 트리거 방식을 사용하므로 신호의 듀티 래티오(Duty Ratio)와 무관하게 동작하며 업(UP)/다운(DOWN) 신호의 조합에 따라 전하 펌프의 출력이 '하이', '하이 임피던스', '로우'의 세 가지 상태를 가진다. 그러므로, PLL 회로는 이 세 가지 상태 사이를 천이하며 락킹 프로세스를 진행하고 PLL이 락(Lock)되었을 때는 '하이 임피던스' 상태로 되어 두 신호의 위상차는 0이 된다.
도 5a는 도 2에 도시된 전압 조절 발생부(180)의 회로도로서, 4단의 디퍼런셜 딜레이 셀(Differential Delay Cell)(182∼188)로 구성된다.
도시된 바와 같이, 마지막 단의 피드백 출력을 처음 단에 반대로 연결함으로써 딜레이 셀단을 짝수로 구현한 것이다. 상기 전압 조절 발생부(180)의 전체 단을 짝수로 구성하였으므로 중간 단에서 얻은 전압 조절 발생부(180)의 출력은 마지막 단의 출력의 위상과 90도의 차이가 나므로 멀티페이스(Multiphase) 출력을 쉽게 얻을 수 있다.
도 5b는 도 5a에 도시된 차동 딜레이 셀(182∼188)의 회로도로서, 전원 전압(Vcc)과 노드(Nd1) 사이에 다이오드 구조로 연결된 PMOS 트랜지스터(P1)와, 상기 전원 전압(Vcc)과 노드(Nd2) 사이에 다이오드 구조로 연결된 PMOS 트랜지스터(P4)와, 제어 신호(CTL)에 의해 상기 노드(Nd1)로 전원 전압(Vcc)을 전송하는 PMOS 트랜지스터(P2)와, 상기 제어 신호(CTL)에 의해 상기 노드(Nd2)로 전원 전압(Vcc)을 전송하는 PMOS 트랜지스터(P3)와, 상기 전하 펌프부(140)로부터 수신된 신호(IN)에 의해 상기 노드(Nd1)의 신호를 노드(Nd3)로 전송하는 NMOS 트랜지스터(N1)와, 상기 전하 펌프부(140)로부터 수신된 신호(IN)의 반전 신호(/IN)에 의해 상기 노드(Nd2)의 신호를 노드(Nd3)로 전송하는 NMOS 트랜지스터(N2)와, 바이어스 신호(bias)에 의해 상기 노드(Nd3)의 신호를 접지 전압(Vss)으로 방전시키는 NMOS 트랜지스터(N3)로 구성된다.
도 6은 도 2에 도시된 전하 펌프부(140)의 회로도로서, 상기 멀티플렉서부(130)를 통해 수신된 상기 위상 검출부(120) 또는 상기 위상 주파수검출부(110)의 출력 신호를 수신하여 이들 신호에 따라 차동 증폭된 신호를 발생하는 차동 증폭부(142)와, 제 1 제어 신호에 의해 상기 차동 증폭단(142)으로 전원 전압(Vcc)을 공급하며 상기 제 1 제어 신호가 액티브된 상태에서 상기 차동 증폭단(142)으로 공급되는 전원 전압(Vcc)의 양을 제 2 제어 신호에 의해 조절하는 풀업 바이어스부(144)와, 제 3 제어 신호에 의해 상기 차동 증폭단(142)으로 접지 전압(Vss)을 공급하며 상기 제 3 제어 신호가 액티브된 상태에서 상기 차동 증폭단(142)에서 접지 전압단자(Vss)로 흐르는 전류의 양을 상기 제 2 제어 신호에 의해 조절하는 풀다운 바이어스부(146)와, 상기 전원 전압단자(Vcc)과 접지 전압단자(Vss) 사이에 병렬로 연결된 저항에 의해 상기 제 1 및 제 3 제어 신호를 발생하는 바이어스 제어부(148)로 구성된다.
상기 차동 증폭부(142)는 노드(Nd11)와 노드(Nd12) 사이에 직렬로 연결되며 상기 멀티플렉서부(130)로부터 수신된 업(UP) 신호와 다운(DOWN) 신호에 의해 각각 동작되는 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)와, 상기 노드(Nd11)와 출력 단자(out) 사이에 연결되며 상기 멀티플렉서부(130)로부터 수신된 업 바 신호(/UP)에 의해 스위칭되는 PMOS 트랜지스터(P12)와, 상기 출력 단자(out)와 상기 노드(Nd12) 사이에 연결되며 상기 멀티플렉서부(130)로부터 수신된 다운 바 신호(/DOWN)에 의해 스위칭되는 NMOS 트랜지스터(N12)로 구성된다.
상기 풀업 바이어스부(144)는 상기 전원 전압단자(Vcc)와 상기 차동 증폭부(142)의 노드(Nd11) 사이에 직렬로 연결되며 상기 제 1 제어신호와 제 2 제어 신호(lock)에 의해 각각 스위칭되는 PMOS 트랜지스터(P14) 및 전달 게이트(G1)와, 상기 전원 전압단자(Vcc)와 상기 노드(Nd11) 사이에 접속되며 상기 제 1 제어신호에 의해 스위칭되는 PMOS 트랜지스터(P5)로 구성된다.
상기 풀다운 바이어스부(146)는 상기 차동 증폭부(142)의 노드(Nd12)와 접지 전압단자(Vss) 사이에 직렬로 연결되며 상기 제 2 제어신호(lock)와 제 3 제어 신호에 의해 각각 스위칭되는 전달 게이트(G2) 및 NMOS 트랜지스터(N15)와, 상기 노드(Nd12)와 접지 전압단자(Vss) 사이에 접속되며 상기 제 3 제어신호에 의해 스위칭되는 NMOS 트랜지스터(N16)로 구성된다.
상기 바이어스 제어부(148)는 상기 전원 전압단자(Vcc)와 상기 제 3 제어 신호를 전송하는 노드(Nd15) 사이에 접속된 저항(R1)과, 상기 전원 전압단자(Vcc)와 상기 제 1 제어 신호를 전송하는 노드(Nd16) 사이에 다이오드 구조로 연결된 PMOS 트랜지스터(P13)와, 상기 노드(Nd15)의 신호에 의해 상기 노드(Nd15) 및 상기 노드(Nd16)의 신호를 접지 전압(Vss)으로 방전시키는 커런트 미러 구조의 NMOS 트랜지스터(N13)(N14)로 구성된다.
상기 구성을 갖는 PLL 회로는 초기 동작에서는 루프 밴드폭을 크게하고 일정시간이 지나 입력 신호(IN)와 기준 신호, 즉 전압 조절 발생부(180)로 부터의 클럭 신호(clk1)의 위상 차이가 줄어들면 루프 밴드폭을 작게하여 락 타임(locked time)을 줄이고 노이즈를 줄였다.
루프 밴드폭은 다음과 같이 나타낼 수 있다.
밴드폭(Bandwidth: BW) = IP·KVCO·R
여기서, KVCO및 R는 상수이고, IP는 변수이다.
초기 PLL 동작은 빠른 락(lock)을 수행해야 하므로 IP를 높여 K를 크게한다.
그리고 나서, 상기 락 스테이트부(150)에서는 입력 펄스를 카운터하여 미리 세팅된 값에 도달되면 락 신호(lock)를 보내 전하 펌프부(140)의 전류원(I)의 크기를 바꾸게 된다. 즉, 상기 락 스테이트부(150)에서 발생된 락(lock) 신호에 의해 상기 전하 펌프부(140)의 풀업 바이어스부(144)의 전달 게이트(G1)를 턴오프함으로써 PMOS 트랜지스터(P14)를 통해 전류가 흐르는 것을 차단하게 된다. 따라서, PLL 회로의 동작 초기에 병렬로 접속된 풀업 바이어스부(144)의 PMOS 트랜지스터(P14)(P15)를 통해 차동 증폭부(140)의 풀업 노드로 전원 전압(Vcc)이 공급되는 것을 락 스테이트부(150)에서 발생된 락 신호(lock)에 의해 두 개의 경로 중 하나의 경로를 차단시킴으로써 차동 증폭부(142)의 풀업 노드로 흐르는 전류의 양을 조절할 수 있다.
마찬가지로, 상기 락 스테이트부(150)에서 발생된 락(lock) 신호에 의해 상기 전하 펌프부(140)의 풀다운 바이어스부(146)의 전달 게이트(G2)를 턴오프함으로써 NMOS 트랜지스터(N15)를 통해 전류가 흐르는 것을 차단하게 된다. 따라서, PLL 회로의 동작 초기에 병렬로 접속된 풀다운 바이어스부(146)의 NMOS 트랜지스터(N15)(N16)를 통해 차동 증폭부(142)의 풀다운 노드로 접지 전압(Vss)이 공급되는 것을 락 스테이트부(150)에서 발생된 락 신호(lock)에 의해 두 개의 경로 중 하나의 경로를 차단시킴으로써 차동 증폭부(142)의 풀다운 노드로 흐르는 전류의 양을 조절할 수 있다.
이와 같이, 차동 증폭부(142)의 풀업 및 풀다운 노드로 흐르는 전류의 양을 조절함으로써 루프 밴드폭을 반(1/2)으로 줄일 수 있다.
한편, 상기 멀티플렉서부(130)는 상기 위상 주파수 검출부(110)로 부터의 출력 신호를 상기 전하 펌프부(140)로 전달하던 것을 상기 락 스테이트부(150)에서 발생된 락 신호(lock)에 의해 상기 위상 검출부(120)로 부터의 출력 신호를 상기 전하 펌프부(140)로 전달하게 된다.
이때, 상기 위상 검출부(120)는 도 3a에 도시한 바와 같이, EXOR 게이트로 구성되어 있기 때문에 입력 신호(IN)의 코드 미싱(code missing)인 경우에도 출력은 원래 입력 신호로 복원되어 출력된다. 즉, 클럭 복원 기능을 한다. 이러한 기능은 OSD나 TV 신호의 수평 동기신호가 미싱되었을 때도 유용하게 사용될 수 있다.
또한, 본 발명의 PLL 회로는 전류원을 제어하지 않고 전압 조절 발생부(180)의 이득, 즉 밴드폭(BW) = IP·KVCO·R 에서 KVCO를 제어하거나 R을 제어하여 밴드폭을 변화시킬 수가 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 PLL 회로에 의하면, 초기 동작시에는 루프 밴드폭을 크게하고 일정시간이 지나 입력 신호와 기준 신호의 위상 차이가 줄어들면 루프 밴드폭을 작게하므로써, 락 타임(locked time)을 줄이고 노이즈를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 반도체 메모리 장치의 페이스 락 루프(PLL) 회로에 있어서,
    외부 클럭과 제 1 및 제 2 내부 클럭을 수신하여 상기 제 1 내부 클럭과 상기 제 2 내부 클럭 그리고 상기 외부 클럭과 상기 제 1 내부 클럭을 각각 주기적으로 비교하여 두 신호의 위상차에 따라 4개의 업/다운 신호를 발생하는 위상 검출부와,
    상기 외부 클럭과 상기 제 1 내부 클럭을 수신하여 두 신호의 위상차에 따라 4개의 업/다운 신호를 발생하는 위상 주파수 검출부와,
    상기 위상 검출부로부터 수신된 신호 또는 상기 위상 주파수 검출부로부터 수신된 신호를 제 1 제어 신호에 의해 선택하여 출력하는 멀티플렉서부와,
    상기 멀티플렉서부를 통해 수신된 상기 위상 검출부 또는 상기 위상 주파수 검출부로 부터의 출력 신호에 따라 일정한 신호를 발생하며, 상기 제 1 제어 신호에 의해 회로로 공급되는 전류원을 조절하는 전하 펌프부와,
    상기 외부 클럭을 카운터하여 미리 세팅된 값에 도달되면 상기 멀티플렉서부와 상기 전하 펌프부로 상기 제 1 제어 신호를 발생하는 락 스테이트부와,
    상기 전하 펌프부로부터 발생된 신호를 수신하여 이 신호에 비례하는 또는 반비례하는 주파수와 위상을 갖는 신호를 발생하는 전압 조절 발생부를 구비한 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  2. 제 1 항에 있어서,
    상기 전하 펌프부와 상기 전압 조절 발생부 사이에 저역 통과 필터부가 추가로 구비된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  3. 제 2 항에 있어서, 상기 저역 통과 필터부는,
    상기 전하 펌프부와 상기 전압 조절 발생부 사이에 연결된 노드와 접지 전압 사이에 병렬로 접속된 제 1 및 제 2 커패시터와, 상기 제 1 커패시터의 일측에 접속된 저항을 구비한 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  4. 제 3 항에 있어서, 상기 저역 통과 필터부는,
    상기 전하 펌프부와 상기 전압 조절 발생부 사이에 상기 제 1 제어 신호에 의해 스위칭되는 스위칭 소자를 추가로 구비한 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  5. 제 4 항에 있어서,
    상기 스위칭 소자는 전달 게이트인 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  6. 제 4 항에 있어서,
    상기 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 하는 페이스 락루프(PLL) 회로.
  7. 제 4 항에 있어서,
    상기 스위칭 소자는 NMOS 트랜지스터인 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  8. 제 1 항에 있어서, 상기 위상 검출부는,
    상기 제 1 및 제 2 내부 클럭을 수신하여 다운 신호(DOWN)를 발생하는 익스크루시브 NOR 게이트와,
    상기 다운 신호(DOWN)를 수신하여 반전된 다운 바 신호(/DOWN)를 출력하는 제 1 인버터와,
    상기 제 1 내부 클럭과 상기 외부 클럭을 수신하여 업 신호(UP)를 발생하는 익스크루시브 OR 게이트와,
    상기 업 신호(UP)를 수신하여 반전된 업 바 신호(/UP)를 출력하는 제 2 인버터로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  9. 제 1 항에 있어서, 상기 위상 주파수 검출부는,
    전원 전압을 입력 신호로, 상기 제 1 내부 클럭을 클럭 입력신호로, 업(UP) 신호와 다운(DOWN) 신호를 조합한 신호를 리세트 신호로 수신하여 상기 업(UP) 신호를 발생하는 제 1 동기식 플립 플롭과,
    상기 전원 전압을 입력 신호로, 상기 외부 클럭을 클럭 입력신호로, 상기 업(UP) 신호와 상기 다운(DOWN) 신호를 조합한 신호를 리세트 신호로 수신하여 상기 다운(DOWN) 신호를 발생하는 제 2 동기식 플립 플롭과,
    상기 업(UP) 신호와 다운(DOWN) 신호를 수신하여 조합된 신호를 상기 제 1 및 제 2 동기식 플립 플롭의 리세트 신호로 발생하는 AND 게이트와,
    상기 업(UP) 신호를 수신하여 반전된 업 바 신호(/UP)를 출력하는 제 1 인버터와,
    상기 다운(DOWN) 신호를 수신하여 반전된 다운 바 신호(/DOWN)를 출력하는 제 2 인버터로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  10. 제 1 항에 있어서,
    상기 전압 조절 발생부는 4단의 디퍼런셜 딜레이 셀(Differential Delay Cell)로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  11. 제 10 항에 있어서,
    상기 디퍼런셜 딜레이 셀은 상기 전하 펌프부로부터 수신된 신호와 이 신호의 반전된 신호를 수신하여 차동 증폭된 신호를 출력하는 차동 증폭기로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  12. 제 1 항에 있어서, 상기 전하 펌프부는,
    상기 멀티플렉서부를 통해 수신된 상기 위상 검출부 또는 상기 위상 주파수 검출부의 출력 신호를 수신하여 이들 신호에 따라 차동 증폭된 신호를 발생하는 차동 증폭부와,
    제 2 제어 신호에 의해 상기 차동 증폭부로 전원 전압을 공급하며 상기 제 2 제어 신호가 액티브된 상태에서 상기 차동 증폭부로 공급되는 전원 전압의 양을 상기 제 1 제어 신호에 의해 조절하는 풀업 바이어스부와,
    제 3 제어 신호에 의해 상기 차동 증폭부로 접지 전압을 공급하며 상기 제 3 제어 신호가 액티브된 상태에서 상기 차동 증폭부에서 접지 전압단자로 흐르는 전류의 양을 상기 제 1 제어 신호에 의해 조절하는 풀다운 바이어스부와,
    상기 전원 전압단자와 접지 전압단자 사이에 병렬로 연결된 저항에 의해 상기 제 2 및 제 3 제어 신호를 발생하는 바이어스 제어부로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  13. 제 12 항에 있어서, 상기 차동 증폭부는,
    풀업 노드와 풀다운 노드 사이에 직렬로 연결되며 상기 멀티플렉서부로부터 수신된 업(UP) 신호와 다운(DOWN) 신호에 의해 각각 동작되는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터와,
    상기 노드와 출력 단자 사이에 연결되며 상기 멀티플렉서부로부터 수신된 업 바 신호에 의해 스위칭되는 제 2 PMOS 트랜지스터와,
    상기 출력 단자와 상기 풀다운 노드 사이에 연결되며 상기 멀티플렉서부로부터 수신된 다운 바 신호(/DOWN)에 의해 스위칭되는 제 2 NMOS 트랜지스터로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  14. 제 13 항에 있어서, 상기 풀업 바이어스부는,
    상기 전원 전압단자와 상기 풀업 노드 사이에 직렬로 연결되며 상기 제 2 제어신호와 상기 제 1 제어 신호에 의해 각각 스위칭되는 제 3 PMOS 트랜지스터 및 제 1 스위칭 소자와,
    상기 전원 전압단자와 상기 풀업 노드 사이에 접속되며 상기 제 2 제어신호에 의해 스위칭되는 제 4 PMOS 트랜지스터로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  15. 제 14 항에 있어서,
    상기 제 1 스위칭 소자는 전달 게이트로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  16. 제 14 항에 있어서, 상기 풀다운 바이어스부는,
    상기 풀다운 노드와 접지 전압단자 사이에 직렬로 연결되며 상기 제 1 제어신호와 제 3 제어 신호에 의해 각각 스위칭되는 제 2 스위칭 소자 및 제 3 NMOS 트랜지스터와,
    상기 풀다운 노드와 접지 전압단자 사이에 접속되며 상기 제 3 제어신호에의해 스위칭되는 제 4 NMOS 트랜지스터로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  17. 제 16 항에 있어서,
    상기 제 2 스위칭 소자는 전달 게이트로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  18. 제 16 항에 있어서, 상기 바이어스 제어부는,
    상기 전원 전압단자와 상기 제 3 제어 신호를 전송하는 제 1 노드 사이에 접속된 제 1 저항과,
    상기 전원 전압단자와 상기 제 2 제어 신호를 전송하는 제 2 노드 사이에 접속된 제 2 저항과,
    상기 제 1 노드의 신호에 의해 상기 제 1 노드 및 상기 제 2 노드의 신호를 접지 전압으로 방전시키는 커런트 미러 구조의 제 5 및 제 6 NMOS 트랜지스터로 구성된 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  19. 제 18 항에 있어서,
    상기 제 2 저항은 다이오드 구조를 갖는 PMOS 트랜지스터인 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
  20. 제 1 항에 있어서,
    상기 전압 조절 발생부의 전압 이득을 조절하여 신호의 밴드폭을 변화시키는 것을 특징으로 하는 페이스 락 루프(PLL) 회로.
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