KR20010111155A - 고속 동기를 갖는 위상동기루프 - Google Patents

고속 동기를 갖는 위상동기루프 Download PDF

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KR20010111155A
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Abstract

본 발명은 반도체장치의 위상동기루프에 관한 것으로 고속주파수의 비교 검출능력이 우수하고, 저전력 및 스퓨리어스톤 제거와 위상잡음 및 지터특성을 개선하기 위하여 짧은 데드존(dead zone)영역을 갖는 위상주파수검출기(PFD)를 제공하는데 그 목적이 있다. 또한, 위상동기루프 시스템의 주파수 및 위상이 짧은 시간안에 동기되기 위하여 추가회로 사용없이 주파수가 다른 경우에는 주파수 검출 기능을 강화한 위상동기루프를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 위상동기루프 시스템에 있어서, 외부로부터의 입력주파수 신호와 위상동기루프의 피드백주파수 신호의 위상과 주파수를 비교하기 위한 위상주파수검출기; 상기 위상주파수검출기의 출력신호의 위상차 및 주파수 차이를 입력받아 충전 동작을 수행하기 위한 전하 펌프; 상기 위상주파수검출기의 출력신호를 입력받아 필터의 저항값을 조절하기 위한 필터제어부; 상기 필터제어부의 제어를 받아 상기 전하 펌프로부터 출력되는 전류신호를 전압신호로 변환하기 위한 필터; 상기 전하 펌프의 변환된 전압신호를 입력받아 주파수로 변환하여 출력하기 위한 전압제어발진기; 및 상기 전압제어발진기의 출력주파수를 입력받아 주파수를 분주하기 위한 분주기를 포함하여 이루어진다.

Description

고속 동기를 갖는 위상동기루프{Phase locked loop having high-speed locking}
본 발명은 반도체 장치에 관한 것으로, 특히 고속동기를 갖는 위상동기루프에 관한 것이다.
또한, 작은 데드존에 의한 지터특성 개선 및 짧은 시간동안 안정적인 주파수 및 위상동기를 이루기 위해서 개선된 위상 및 주파수 검출기(이하, "PFD"라 칭함)구조 사용하고 가변 대역폭 증가를 가능하게 하는 회로구조에 관한 것이다.
일반적으로, 위상동기루프 시스템은 사용 목적에 따라 그 적용 범위가 다양한데 이동통신 단말기 및 통신 장치 등에서 주파수 합성기, 클럭 복구기, 클럭 발생기, 캐리어 복구기, FM변복조기, FSK변복조기, 위상변복조기로 사용되고 그밖의 많은 시스템에서는 CRT주사동기기, 플로피디스크 컨트롤러용 제어기, VLSI칩의 동기기, 모터속도 제어기로 사용되어 진다. 그 중에 특히 클럭복원 회로나 주파수 호핑 스프레드 스펙트럼(Frequency Hopping Spread Spectrum)등을 사용하는 시스템 등에서는 빠른 주파수 및 위상동기가 필요하다. 또한 테이터 전송과 같은 다른 응용에 있어서도, 수신 및 디코딩 클럭이 전송 또는 시스템 클럭과 동기되는데 이때 동기화에 요구되는 시간이 길어질수록 주어진 시스템에 의해 처리되는 데이터량이 적어진다.
종래의 전하펌프 위상동기루프를 이용한 주파수합성기는 PFD와 전하펌프, 필터, 전압제어발진기(VCO), 분주기로 구성된다. PFD는 외부로 부터의 입력주파수 신호와 위상동기 루프의 피드백주파수 신호의 위상과 주파수를 비교하여 차이에 따라 출력신호 UP, Down을 출력한다. 전압펌프는 PFD의 출력신호(UP, Down)에 따라 3상 순서(sequential) 상태(UP, DN, NULL)를 가지며 UP이나 DN상태에서는 펌프전류 (Ip, -Ip)를 루프필터에 공급하고, NULL상태에서는 고 임피던스 상태로 되어 전류의 이동은 없게 된다. 이때 정지위상오차는 매우 작다. 이러한 전하펌프의 전류상태로부터 제어된 전류신호는 루프필터에 의해 전압으로 변환되고 이 변환된 전압값은 전압제어발진기의 입력전압으로 인가되어 전압에 따라 주파수가 변화된다. 3상 순서(Sequential) 상태에 따라 전압제어발진기의 변환된 주파수는 분주기에 의해 주파수가 분주되는데 이 분주주파수(위상동기루프의 피드백주파수 신호)는 PFD에서 외부로부터의 입력주파수 신호와 다시 비교를 하게 되어 루프과정을 재 인식하게 된다. 이 피드백 루프 시스템에 의해 일정시간 후에 주파수와 위상이 동기화 되어지는데 이러한 폐루프 시스템을 위상동기루프라 한다.
정상상태에서 외부 입력주파수 신호가 바뀌거나 분주기의 분주비가 바뀔 경우 위상동기루프 시스템은 새로운 정지 위상을 찾기 위하여 피드백 과정을 되풀이 하는데 이때 위상고정 상태로 도달되는 데 걸리는 동기시간은 시스템의 특성함수에 의해 결정된다.
종래 동기시간 단축을 위하여 사용하는 방법으로 다양한 기법들이 사용되어지는데 크게 3가지로 나뉘어진다. 전압제어발진기의 주파수를 스윕(sweep)하는 방법, 주파수 식별자(frequency discriminator)방법, 루프 대역폭을 증가시키는 방법 등이다. 이러한 방법들중에 1997년 발표된 [IEEE Tran. Consumer Electronics] Y.Sumi의 논문에서 보면 빠른 주파수동기를 위한 두가지 방법을 제안하고 있다. 첫째로 주파수 검출방법 고속 회로(FDMSC)를 사용하여 주파수동기를 단축시키는 방법이며, 둘째로 주파수 검출방법 고속 회로(FDMSC)에 대역변화가 가능한 저역통과필터를 추가적으로 사용하여 주파수 동기시간을 단축시키는 방법이다. 주파수 검출방법 고속 회로(FDMSC)는 기존 주파수 합성기에 추가되는 회로로서 주파수차를 검출하는 주파수검출기(FD)와 분주비의 변화로부터 첫번째 주파수동기까지의 전하 충방전의 입력신호을 고정시키는 전하조절 제어기, 전하 컨트롤러(CC)로 구성되어 있다. 이 논문의 두번째 방법에서는 능동 저역통과필터의 이득을 결정하는 저항비가 주파수차에 의해서 조정되어진다. 이때 상승시간에서만 작은 시정수 값을 갖게 되어 전압조절발진기의 입력전압이 목표값에 빨리 도달할 수 있게 되고 이는 주파수동기를 단축시키는 요인이 된다. 그러나 이러한 방법은 동기시간 단축에는 효과가 있으나 회로구조가 복잡하고 전력소모가 크며 칩 면적이 많이 소모되므로 실제 회로구현에 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 저전력, 고속비교능력에 적합하고 스퓨리어스톤 억제와 위상잡음 및 지터특성을 개선하기 위하여 짧은 데드존(dead zone)영역을 갖는 PFD 회로를 제공하는데 그 목적이 있다.
또한, 위상동기루프 시스템의 주파수 및 위상이 짧은 시간안에 동기되기 위하여 가변적으로 루프대역폭을 조절하고 주파수차가 검출될 경우 루프 이득을 증가하는 위상동기루프를 제공하는데 그 목적이 있다.
도1은 본 발명의 고속 동기를 갖는 위상동기루프 시스템의 구조를 나타내는 블럭도,
도2는 상기 필터제어부의 상세한 회로도,
도3은 상기 위상주파수검출기(PFD)의 상세한 회로도,
도4는 상기 제1 및 제2 래치의 동작을 나타내는 파형도,
도5a, 도5b, 도5c는 상기 위상주파수검출기의 여러 상태의 동작을 나타내는 타이밍도,
도6a, 도6b는 위상동기루프 시스템의 주파수 안정화 과정을 보여주는 제어전압의 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 위상주파수검출기 110 : 전하펌프
120 : 필터제어부 130 : 필터
140 : 전압제어발진기 150 : 분주기
상기 목적을 달성하기 위하여 본 발명의 위상동기루프는 위상동기루프 시스템에 있어서, 외부로부터의 입력주파수 신호와 위상동기루프의 피드백주파수 신호의 위상과 주파수를 비교하기 위한 위상주파수검출기; 상기 위상주파수검출기의 출력신호의 위상차 및 주파수 차이를 제어비트신호로 입력받아 스위칭 동작을 통해 전류의 충방전 동작을 수행하기 위한 전하 펌프; 상기 위상주파수검출기의 출력신호를 입력받아 필터의 저항값을 조절하기 위한 필터제어부; 상기 필터제어부의 제어를 받아 상기 전하 펌프로부터 출력되는 전류신호를 전압신호로 변환하기 위한 필터; 상기 전하 펌프의 변환된 전압신호를 입력받아 주파수로 변환하여 출력하기 위한 전압제어발진기; 및 상기 전압제어발진기의 출력주파수를 입력받아 주파수를 분주하기 위한 분주기를 포함하여 이루어진다.
이와 같이 본 발명은 고속동작에 적합한 PFD회로구조를 제안하기 위하여 지연경로가 작아 동작속도가 빠른 래치구조의 PFD회로 구성 특징을 가진다. 이는 또한 구조적으로 짧은 데드존 영역을 갖게되어 위상잡음 및 지터 특성이 개선되는 특징을 가진다. 가변적인 대역폭의 조절에 의해 동기시간의 단축 및 시스템 안정화가 가능하도록 하기 위하여, 주파수 검출 능력이 우수한 PFD구조를 필터부와 연계하여 구성된 위상동기루프시스템 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 고속 동기를 갖는 위상동기루프 시스템의 구조를 나타내는 블럭도이다.
상기 도1을 참조하면, 본 발명의 위상동기루프는 외부로부터의 입력주파수 신호와 위상동기루프의 피드백주파수 신호의 위상과 주파수를 비교하기 위한 PFD(100)와, 상기 PFD(100)의 출력신호(UP, DOWN)의 위상차 및 주파수 차이를 입력받아 충방전 동작을 수행하기 위한 전하 펌프(110)와, 상기 PFD(100)의 출력신호를 입력받아 필터의 저항값을 조절하기 위한 필터제어부(120)와, 필터제어부(120)의 제어를 받아 상기 전하 펌프(110)로부터 출력되는 전류신호를 전압신호로 변환하기 위한 필터(130)와, 상기 전하 펌프(110)의 변환된 전압신호를 입력받아 주파수로 변환하여 출력하기 위한 전압제어발진기(140)와, 상기 전압제어발진기(140)의 출력주파수를 입력받아 주파수를 분주하기 위한 분주기(150)를 구비한다.
구체적으로 설명하면, PFD(100)은 외부로부터 입력주파수 신호(fref)와 루프 피드백신호(fback)를 받아들여 주파수와 위상차를 비교 검출하여 차이에 따라 출력신호 UP, Down을 출력한다. 전압펌프(Charge Pump)(110)는 PFD(100)의 출력신호(UP, Down)에 따라 3상 sequential상태(UP, DN, NULL)를 가지며, 상태(UP이나 DN)에 따라 펌프전류 (Ip, -Ip)를 필터(130)에 공급한다. 필터제어부(120)는 PFD(100)로부터 출력(UP,DN)을 받아 주파수 비동기 부분을 검출하여 필터(130)의저항노드와 연계하여 대역폭을 가변하도록 저항값을 조절한다. 필터(130)는 전하펌프(110)의 제어 전류신호를 전압신호로 변환한다. 전압제어발진기(140)는 이 변환된 전압 신호값을 입력전압으로 받아들여 주파수로 변환한다. 3상 순서(sequential) 상태에 따라 전압제어발진기(140)의 변환된 주파수는 분주기(150)에 의해 주파수가 분주되는데 이 분주 주파수(위상동기루프의 피드백주파수 신호 fback)는 PFD(100)에서 외부로부터의 입력주파수 신호와 다시 비교를 하게 되어 루프과정을 반복하게 된다. 이 피드백 루프 시스템에 의해 일정시간 후에 주파수와 위상이 동기화 된다.
도2는 상기 필터제어부(120)의 상세한 회로도이다.
상기 도2를 참조하면, 필터제어부(120)는 상기 PFD(100)으로부터 출력신호(UP)을 입력받아 반전하기 위한 인버터(200)와, 상기 PFD(100)으로부터 출력신호(DN)을 게이트로 입력받고 전원전압과 상기 인버터(200)의 출력 노드에 직렬 연결된 제1피모스트랜지스터(210) 및 제1엔모스트랜지스터(220)와, 전원전압을 게이트단으로 입력받고 소스-드레인 경로가 상기 제1피모스트랜지스터(210)의 드레인과 접지단 사이에 형성된 제2피모스트랜지스터(230)와, 상기 인버터(200)의 출력신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1피모스트랜지스터(210)의 드레인과 접지단 사이에 형성된 제2엔모스트랜지스터(240)와, 상기 제1피모스트랜지스터(210)의 드레인과 접지단 사이에 형성된 커패시터(250)와, 상기 제1피모스트랜지스터(210)의 드레인단으로부터 출력된 신호를 게이트단으로 입력받고 접지단과 소스단이 연결된 제3엔모스트랜지스터(260)와, 상기 제3엔모스트랜지스터와필터(130) 사이에 형성된 저항(270)을 구비한다.
구체적으로 설명하면, PFD(100)의 출력신호(UP, Down)를 받아 XOR게이트(120)를 사용하여 상기 출력신호(UP)이나 출력신호(DN)이 논리 하이일때를 추출하여 저항(270)에 직렬로 연결된 저항스위치(260)를 구동시켜 저항값을 조절한다. 이는 기능적으로 비동기 시간동안에 필터(130)부분의 저항값이 변하게 되므로 대역폭 조절을 가능케 한다. 만일 주파수 및 위상동기가 이루어질 경우에는 필터의 저항값은 고정된다. 작은 위상차에 대한 변화에 대하여 시스템을 안정화 시키기 위하여 커패시터(250)를 저항 스위치로 달아주었다.
도3은 상기 PFD(100)의 상세한 회로도이다.
상기 도3을 참조하면, 본 발명의 PFD(100)은 상기 입력주파수 신호와 난드게이트(330)의 출력신호(UP)를 입력받아 래치하기 위한 제1래치(300)와, 상기 피드백주파수 신호와 난드게이트(330)의 출력신호(DN)를 입력받아 래치하기 위한 제2래치(310)와, 상기 제1래치(300)와 상기 제2래치(310)의 출력 신호를 게이트로 입력받는 난드게이트(330)을 구비한다.
구체적으로, 상기 제1래치(300)는 상기 난드게이트(330)의 출력신호(UP)를 게이트단으로 입력받고 소스단이 전원전압에 연결되어 있는 제1피모스트랜지스터(301)와, 상기 입력주파수 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1피모스트랜지스터(301)와 접지단 사이에 형성된 제1엔모스트랜지스터(302)와, 상기 입력주파수 신호를 게이트단으로 입력받고 소스단이 전원전압에 연결되어 있는 제2피모스트랜지스터(303)와, 상기제1피모스트랜지스터(301)의 드레인단으로부터 출력된 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제2피모스트랜지스터(303)와 접지단 사이에 형성된 제2엔모스트랜지스터(304)를 구비한다.
구체적으로, 상기 제2래치(310)는 상기 난드게이트(330)의 출력신호(DN)를 게이트단으로 입력받고 소스단이 전원전압에 연결되어 있는 제1피모스트랜지스터(313)와, 상기 피드백주파수 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1피모스트랜지스터(313)와 접지단 사이에 형성된 제1엔모스트랜지스터(314)와, 상기 피드백주파수 신호를 게이트단으로 입력받고 소스단이 전원전압에 연결되어 있는 제2피모스트랜지스터(311)와, 상기 제1피모스트랜지스터(313)의 드레인단으로부터 출력된 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제2피모스트랜지스터(311)와 접지단 사이에 형성된 제2엔모스트랜지스터(312)를 구비한다.
본 발명의 PFD(100)회로는 기존 PFD회로보다 주파수 검출특성이 우수하여 주파수차에 따라 출력(UP, Down)의 폭이 달라진다. 상기 제1 및 제2래치의 기본 래치블록의 회로동작을 살펴보면, 상기 제1피모스트랜지스터(301)의 입력 D가 논리 하이일때 상기 제1엔모스트랜지스터(302) 및 상기 제1피모스트랜지스터(303)의 입력클럭(clock)이 하강하면 무조건 출력 Q는 항상 논리 하이값을 가진다. 또한 입력 D가 논리 로우일때 비록 상기 입력클럭이 상승하거나 하강하더라도 출력 Q는 항상 논리 로우값을 가진다. 기본적으로 상기 입력클럭이 논리 로우이면 정보입력을 하고 논리 하이이면 정보유지 기능을 한다. 즉 상기 입력클럭이 논리 로우일때 입력D가 하강하면 출력 Q도 즉시 하강하게 된다. 게이트 지연시간(제1래치->난드게이트->입력 D)이 있으므로 상기 입력클럭과 이에 유도된 입력 D값은 동시에 하강하지 못한다. 난드게이트를 통과한 출력정보 D는 이전 클럭정보를 가지고 있으며 현재 클럭과 상호작용하게 되므로 주파수 검출능력이 기존 PFD보다 우수하다. 즉 주파수 차가 심할 경우 동시에 난드게이트를 동작시켜 래치를 리셋(D=로우)을 시킬 수 있는 확률이 줄어들게 된다. 또한, 본 발명의 PFD(100)는 입력되는 외부 입력주파수 신호(fref)와 루프 피드백주파수 신호(fback)의 주파수가 다른 경우에는 주파수 검출기로 동작하며 주파수가 같은 경우에는 위상 검출기로 동작하는 특징을 가진다.
도4는 상기 제1 및 제2 래치의 동작을 나타내는 파형도이다.
상기 도4를 참조하면, 래치의 입력신호 D가 논리 로우이고 입력클럭 CLK가 논리 로우일 때는 래치의 출력 Q는 논리 로우가 되고, 상기 입력신호 D가 논리 하이이고 상기 입력클럭 Clk가 논리 하이일 때는 상기 출력 Q는 역시 논리 로우가 된다. 그리고 상기 입력신호 D가 논리 하이이고 상기 입력클럭 Clk가 논리 로우인 경우 상기 출력 Q는 논리 하이가 됨을 알 수 있다.
도5a, 도5b, 도5c는 상기 PFD(100)의 여러 상태의 동작을 나타내는 타이밍도이다.
도5a는 외부 입력주파수 신호(fref)와 루프 피드백주파수 신호(fback)가 동일한 주파수를 가진 상태에서 위상차만 다른 경우의 출력신호 파형(UP, DN)이다. 도5b, 도5c는 외부 입력주파수 신호(fref)와 루프 피드백주파수 신호(fback)가 각각 2배 및 3배의 주파수차를 가진 경우의 출력신호 파형(UP, DN)이다. 본 발명의 PFD(100)는 주파수비가 홀수가 아닌 모든 경우에 기존 PFD보다 주파수 검출능력이 우수하다.
도6a, 도6b는 위상동기루프 시스템의 주파수 안정화 과정을 보여주는 제어전압의 파형도이다.
도 6a는 본 발명의 위상동기루프 시스템의 주파수 안정화 과정이며 도 6b는 기존 위상동기루프 시스템의 주파수 안정화 과정의 제어전압파형이다. 본 발명의 제어전압 파형(도 6a)의 안정화 시간이 기존 제어전압파형(도 6b)의 안정화 시간보다 단축됨을 볼 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 새로운 PFD 회로를 사용하여 구조가 간단하므로 전력소모가 작고 면적소모를 작게 차지하여 집적화를 높일 수 있다. 또한, 전통적인 PFD에서 사용된 D플립플롭을 사용하지 않고 래치를 사용하므로 동작속도가 빠르며, 데드 존(dead zone) 영역이 무시할 정도로 작으므로 전체 위상위상동기 루프의 지터(Jitter) 및 위상잡음 특성을 안정화시킬 수 있다. 또한, 새로운 구조의 PFD 회로와 필터제어부를 사용하므로 전통적인 위상동기루프 보다 동기시간을 단축시킬 수 있다.

Claims (8)

  1. 위상동기루프 시스템에 있어서,
    외부로부터의 입력주파수 신호와 위상동기루프의 피드백주파수 신호의 위상과 주파수를 비교하기 위한 위상주파수검출기;
    상기 위상주파수검출기의 출력신호의 위상차 및 주파수 차이를 입력받아 스위칭 동작을 통해 전류의 충방전 동작을 수행하기 위한 전하 펌프;
    상기 위상주파수검출기의 출력신호를 입력받아 필터의 저항값을 조절하기 위한 필터제어부;
    상기 필터제어부의 제어를 받아 상기 전하 펌프로부터 출력되는 전류신호를 전압신호로 변환하기 위한 필터;
    상기 전하 펌프의 변환된 전압신호를 입력받아 주파수로 변환하여 출력하기 위한 전압제어발진기; 및
    상기 전압제어발진기의 출력주파수를 입력받아 주파수를 분주하기 위한 분주기
    를 포함하여 이루어진 위상동기루프.
  2. 위상동기루프 시스템에 있어서,
    외부로부터의 입력 주파수 신호와 위상동기루프의 피드백 주파수 신호를 입력받아 상기 입력 주파수 신호와 상기 피드백 주파수 신호의 주파수 차이가 있을 경우에는 주파수 검출기로 동작하고 주파수 차이가 없고 위상 차이만 있을 경우에는 위상 검출기로 동작하는 위상주파수 검출기를 포함하여 이루어진 위상동기루프.
  3. 제 1 항에 있어서,
    필터제어부는,
    상기 위상주파수검출기로부터 출력신호를 입력받아 반전하기 위한 인버터;
    상기 위상주파수검출기로부터 출력신호를 게이트로 입력받고 전원전압과 상기 인버터의 출력 노드에 직렬 연결된 제1피모스트랜지스터 및 제1엔모스트랜지스터;
    전원전압을 게이트단으로 입력받고 소스-드레인 경로가 상기 제1피모스트랜지스터의 드레인과 접지단 사이에 형성된 제2피모스트랜지스터;
    상기 인버터의 출력신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1피모스트랜지스터의 드레인과 접지단 사이에 형성된 제2엔모스트랜지스터;
    상기 제1피모스트랜지스터의 드레인과 접지단 사이에 형성된 커패시터;
    상기 제1피모스트랜지스터의 드레인단으로부터 출력된 신호를 게이트단으로 입력받고 접지단과 소스단이 연결된 제3엔모스트랜지스터; 및
    상기 제3엔모스트랜지스터와 필터 사이에 형성된 저항
    을 포함하여 이루어진 위상동기루프.
  4. 제 1 항에 있어서,
    상기 위상주파수검출기는,
    상기 입력주파수 신호와 난드게이트의 출력신호를 입력받아 래치하기 위한 제1래치;
    상기 피드백주파수 신호와 난드게이트의 출력신호를 입력받아 래치하기 위한 제2래치; 및
    상기 제1래치와 상기 제2래치의 출력 신호를 게이트로 입력받는 난드게이트
    를 포함하여 이루어진 위상동기루프.
  5. 제 4 항에 있어서,
    제1래치는,
    상기 난드게이트의 출력신호를 게이트단으로 입력받고 소스단이 전원전압에 연결되어 있는 제1피모스트랜지스터;
    상기 입력주파수 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1피모스트랜지스터와 접지단 사이에 형성된 제1엔모스트랜지스터;
    상기 입력주파수 신호를 게이트단으로 입력받고 소스단이 전원전압에 연결되어 있는 제2피모스트랜지스터; 및
    상기 제1피모스트랜지스터의 드레인단으로부터 출력된 신호를 게이트단으로입력받고 소스-드레인 경로가 상기 제2피모스트랜지스터과 접지단 사이에 형성된 제2엔모스트랜지스터
    를 포함하여 이루어진 위상동기루프.
  6. 제 4 항에 있어서,
    제2래치는,
    상기 난드게이트의 출력신호를 게이트단으로 입력받고 소스단이 전원전압에 연결되어 있는 제1피모스트랜지스터;
    상기 피드백주파수 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1피모스트랜지스터와 접지단 사이에 형성된 제1엔모스트랜지스터;
    상기 피드백주파수 신호를 게이트단으로 입력받고 소스단이 전원전압에 연결되어 있는 제2피모스트랜지스터;
    상기 제1피모스트랜지스터의 드레인단으로부터 출력된 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제2피모스트랜지스터와 접지단 사이에 형성된 제2엔모스트랜지스터
    를 포함하여 이루어진 위상동기루프.
  7. 제 1 항에 있어서,
    상기 위상주파수검출기는 입력주파수 신호와 위상동기루프의 피드백 신호를 입력받아 주파수의 차이가 있을 경우에는 주파수 검출기로 동작하고, 위상의 차이만 있을 경우에는 위상 검출기로 동작하는 것을 특징으로 하는 위상동기루프.
  8. 제 1 항에 있어서,
    상기 위상주파수검출기와 필터제어부는 필터의 루프 대역폭을 가변시킴으로써 동기 시간을 단축시키는 것을 특징으로 하는 위상동기루프.
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