JP2000232356A - Ｐｌｌ回路、電圧制御発振器及び半導体集積回路 - Google Patents
Ｐｌｌ回路、電圧制御発振器及び半導体集積回路Info
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
Abstract
(57)【要約】
【課題】本発明は、外部クロック信号の周波数が複数の
電圧制御発振回路の周波数帯をまたいで変化する場合に
も不連続が生じることなく対応することができるＰＬＬ
回路、電圧制御発振器及び半導体集積回路を提供するこ
とを目的とする。 【解決手段】本発明のＰＬＬ回路は、外部クロック信号
ＣＫ１と内部クロック信号ＣＫ２との位相差を比較し、
その位相差に応じて位相差信号Ｓ１を出力する位相比較
器１と、位相比較器１から出力される位相差信号Ｓ１に
基づいてＤＣ状の位相差信号Ｓ２を出力するローパスフ
ィルタ２と、複数の異なる発振周波数帯に対応する電圧
制御発振回路４を備え、信号Ｓ２に従って発振周波数を
変化させて内部クロック信号ＣＫ２を出力する電圧制御
発振器３と、電圧制御発振回路４の中から最適な発振周
波数帯の電圧制御発振回路４を選択するとともに、出力
可能状態にある各電圧制御発振回路４を連続的に切り替
えることができる選択部５と、を有する。
電圧制御発振回路の周波数帯をまたいで変化する場合に
も不連続が生じることなく対応することができるＰＬＬ
回路、電圧制御発振器及び半導体集積回路を提供するこ
とを目的とする。 【解決手段】本発明のＰＬＬ回路は、外部クロック信号
ＣＫ１と内部クロック信号ＣＫ２との位相差を比較し、
その位相差に応じて位相差信号Ｓ１を出力する位相比較
器１と、位相比較器１から出力される位相差信号Ｓ１に
基づいてＤＣ状の位相差信号Ｓ２を出力するローパスフ
ィルタ２と、複数の異なる発振周波数帯に対応する電圧
制御発振回路４を備え、信号Ｓ２に従って発振周波数を
変化させて内部クロック信号ＣＫ２を出力する電圧制御
発振器３と、電圧制御発振回路４の中から最適な発振周
波数帯の電圧制御発振回路４を選択するとともに、出力
可能状態にある各電圧制御発振回路４を連続的に切り替
えることができる選択部５と、を有する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）回路、電圧制御発振器及び半導体集積回路
に関し、特に、複数の電圧制御発振回路を備えたＰＬＬ
回路、電圧制御発振器及び半導体集積回路に関する。
cked Loop）回路、電圧制御発振器及び半導体集積回路
に関し、特に、複数の電圧制御発振回路を備えたＰＬＬ
回路、電圧制御発振器及び半導体集積回路に関する。
【０００２】
【従来の技術】近年の半導体集積回路の高集積化、高速
化に伴い、高度なクロックの供給方法が要求されてい
る。従来のクロックの供給方法としては、各々の半導体
集積回路の内部にＰＬＬ回路と呼ばれる位相補正回路を
挿入し、外部から供給されるクロック信号の位相と、半
導体集積回路の内部のクロック信号の位相とを一致させ
るようにする技術が知られている。内部のクロックは、
クロック信号を伝達する配線の長さを等しくする（以
下、等長配線と呼ぶ）などにより、全てのフリップフロ
ップなどに同位相でクロックが共有されるように構成さ
れている。
化に伴い、高度なクロックの供給方法が要求されてい
る。従来のクロックの供給方法としては、各々の半導体
集積回路の内部にＰＬＬ回路と呼ばれる位相補正回路を
挿入し、外部から供給されるクロック信号の位相と、半
導体集積回路の内部のクロック信号の位相とを一致させ
るようにする技術が知られている。内部のクロックは、
クロック信号を伝達する配線の長さを等しくする（以
下、等長配線と呼ぶ）などにより、全てのフリップフロ
ップなどに同位相でクロックが共有されるように構成さ
れている。
【０００３】このなかで、ＰＬＬ回路に関する技術は以
前から存在し、例えば、「ＰＬＬ周波数シンセサイザー
・回路設計法」（小沢利行著 １９９４年発行）の１５
ページの図２．３（ＰＬＬの基本構成）等に開示されて
おり、基本的な動作の数学的解析もなされている。
前から存在し、例えば、「ＰＬＬ周波数シンセサイザー
・回路設計法」（小沢利行著 １９９４年発行）の１５
ページの図２．３（ＰＬＬの基本構成）等に開示されて
おり、基本的な動作の数学的解析もなされている。
【０００４】なお、等長配線に関しては「同じ材質で同
じ長さの導体を伝わる電磁波のスピードは、同じであ
る。」という電磁波の基本性質をそのまま利用したもの
である。
じ長さの導体を伝わる電磁波のスピードは、同じであ
る。」という電磁波の基本性質をそのまま利用したもの
である。
【０００５】従来のＰＬＬ回路を半導体装置に用いた場
合の一番の問題点は、ＰＬＬ回路のノイズに対する耐性
不足からＰＬＬ回路が正常に動作しないという問題であ
る。その問題が生じる理由は、最近の半導体集積回路の
高集積化によるものであり、例えば一辺が１０ｍｍの半
導体集積回路では約１０万個もの数多くのプリップフロ
ップが同時に動作する事により相当なノイズを発生し、
これがＰＬＬ回路を誤動作させているためである。
合の一番の問題点は、ＰＬＬ回路のノイズに対する耐性
不足からＰＬＬ回路が正常に動作しないという問題であ
る。その問題が生じる理由は、最近の半導体集積回路の
高集積化によるものであり、例えば一辺が１０ｍｍの半
導体集積回路では約１０万個もの数多くのプリップフロ
ップが同時に動作する事により相当なノイズを発生し、
これがＰＬＬ回路を誤動作させているためである。
【０００６】しかも半導体集積回路の高速化はこれに拍
車かけ、例えば５００ＭＨｚのクロックでは、その周期
が２nSであり、この場合の信号の立ち上がり（ｔｒ）・
立ち下がり（ｔｆ）の時間は最低でもVDD/1nSという急
峻な傾きになることから電源に流れる電流変動も急峻に
なり、半導体装置のパッケージやシステムの電源ライン
のインダクタンス成分により相当なノイズが発生し、Ｐ
ＬＬ回路を誤動作させる要因になっている。
車かけ、例えば５００ＭＨｚのクロックでは、その周期
が２nSであり、この場合の信号の立ち上がり（ｔｒ）・
立ち下がり（ｔｆ）の時間は最低でもVDD/1nSという急
峻な傾きになることから電源に流れる電流変動も急峻に
なり、半導体装置のパッケージやシステムの電源ライン
のインダクタンス成分により相当なノイズが発生し、Ｐ
ＬＬ回路を誤動作させる要因になっている。
【０００７】また、半導体集積回路に用いられる従来の
ＰＬＬ回路は高速化に対してノイズ耐性が低下していく
という構造的な欠点を有する。その理由を説明するため
に、まずＰＬＬ回路の使用される環境を考える必要があ
る。例えば、半導体集積回路が使用される全ての電源電
圧範囲・温度範囲に対して、プロセス変動範囲を加味し
てトランジスタの性能範囲を考えると、通常の半導体集
積回路では性能が半分から倍までばらつくのが普通であ
る。言い換えれば、センター条件（VDD＝センター、温
度＝センター、プロセス＝センター）で１０nSの性能
が、使用される条件やプロセスの出来上がりによって、
５nSから２０nSまでばらつくことになる。
ＰＬＬ回路は高速化に対してノイズ耐性が低下していく
という構造的な欠点を有する。その理由を説明するため
に、まずＰＬＬ回路の使用される環境を考える必要があ
る。例えば、半導体集積回路が使用される全ての電源電
圧範囲・温度範囲に対して、プロセス変動範囲を加味し
てトランジスタの性能範囲を考えると、通常の半導体集
積回路では性能が半分から倍までばらつくのが普通であ
る。言い換えれば、センター条件（VDD＝センター、温
度＝センター、プロセス＝センター）で１０nSの性能
が、使用される条件やプロセスの出来上がりによって、
５nSから２０nSまでばらつくことになる。
【０００８】図６は、従来の電圧制御発振器を示す回路
図である。図６に示すように、従来の電圧制御発振器
（以下、ＶＣＯという）は、電源電圧ＶＤＤとＧＮＤと
の間に、インバータを構成するＰチャネルトランジスタ
６０及びＮチャネルトランジスタ６１と、周波数制御用
Ｎチャネルトランジスタ６２とを接続した回路を３段直
列に接続し、入力端子と出力端子を各々接続してリング
オシレータを構成している。
図である。図６に示すように、従来の電圧制御発振器
（以下、ＶＣＯという）は、電源電圧ＶＤＤとＧＮＤと
の間に、インバータを構成するＰチャネルトランジスタ
６０及びＮチャネルトランジスタ６１と、周波数制御用
Ｎチャネルトランジスタ６２とを接続した回路を３段直
列に接続し、入力端子と出力端子を各々接続してリング
オシレータを構成している。
【０００９】外部クロック信号ＣＫ１と内部クロック信
号ＣＫ２との位相差をＤＣ状に変換した位相差信号Ｓ１
０は、周波数制御用Ｎチャネルトランジスタ６２に入力
される。ＤＣ状の位相差信号Ｓ１０の信号レベルが高い
場合、周波数制御用Ｎチャネルトランジスタ６２の導通
状態が良くなり、３段構成のリングオシレータの発振周
波数が高くなる。一方、ＤＣ状の位相差信号Ｓ１０の信
号レベルが低い場合、周波数制御用Ｎチャネルトランジ
スタ６２の導通状態が悪くなり、３段構成のリングオシ
レータの発振周波数が低くなる。このように、リングオ
シレータの周波数を上げたり、下げたりすることによ
り、外部クロック信号ＣＫ１と内部クロック信号ＣＫ２
との位相差を縮小し、最終的に、２つの信号の位相と周
波数を一致させる。
号ＣＫ２との位相差をＤＣ状に変換した位相差信号Ｓ１
０は、周波数制御用Ｎチャネルトランジスタ６２に入力
される。ＤＣ状の位相差信号Ｓ１０の信号レベルが高い
場合、周波数制御用Ｎチャネルトランジスタ６２の導通
状態が良くなり、３段構成のリングオシレータの発振周
波数が高くなる。一方、ＤＣ状の位相差信号Ｓ１０の信
号レベルが低い場合、周波数制御用Ｎチャネルトランジ
スタ６２の導通状態が悪くなり、３段構成のリングオシ
レータの発振周波数が低くなる。このように、リングオ
シレータの周波数を上げたり、下げたりすることによ
り、外部クロック信号ＣＫ１と内部クロック信号ＣＫ２
との位相差を縮小し、最終的に、２つの信号の位相と周
波数を一致させる。
【００１０】しかし、１つのＶＣＯにより発振させるた
め、周波数制御用Ｎチャネルトランジスタ６２のゲイン
を大きくとる必要がある。そのため、ＤＣ状の位相差信
号Ｓ１０がノイズを受けると、ＶＣＯの発振周波数が大
きく変化することになる。
め、周波数制御用Ｎチャネルトランジスタ６２のゲイン
を大きくとる必要がある。そのため、ＤＣ状の位相差信
号Ｓ１０がノイズを受けると、ＶＣＯの発振周波数が大
きく変化することになる。
【００１１】例えば５０ＭＨｚのＰＬＬ回路を作った場
合、いかなる使用条件でも５０MHzで発振する必要があ
ることから、ＰＬＬ回路に内蔵されしかもノイズに対し
て一番敏感な部分であるＶＣＯは、前記センター条件に
おいて２５ＭＨｚから１００ＭＨｚまで発振する必要が
ある。
合、いかなる使用条件でも５０MHzで発振する必要があ
ることから、ＰＬＬ回路に内蔵されしかもノイズに対し
て一番敏感な部分であるＶＣＯは、前記センター条件に
おいて２５ＭＨｚから１００ＭＨｚまで発振する必要が
ある。
【００１２】これを０〜３Ｖの入力電圧で制御したとす
ると、このＰＬＬ回路のＶＣＯは、 （１００−２５）/３＝２５[MHz/V] の感度を持つことになる。
ると、このＰＬＬ回路のＶＣＯは、 （１００−２５）/３＝２５[MHz/V] の感度を持つことになる。
【００１３】一方、半導体集積回路の高速化に伴い、例
えば５００ＭＨｚのＰＬＬ回路を作った場合では、この
ＶＣＯは２５０ＭＨｚから１０００ＭＨｚまで発振する
必要があり、これを０〜３Ｖの入力電圧で制御した場合
のＶＣＯの感度は （１０００−２５０)/３＝２５０[MHz/V] にもなり、カップリング容量などでこの部分にノイズが
加わると、ノイズに対して非常に敏感なものとなってし
まい、これがＰＬＬ回路の誤動作を引き起こすことにな
る。
えば５００ＭＨｚのＰＬＬ回路を作った場合では、この
ＶＣＯは２５０ＭＨｚから１０００ＭＨｚまで発振する
必要があり、これを０〜３Ｖの入力電圧で制御した場合
のＶＣＯの感度は （１０００−２５０)/３＝２５０[MHz/V] にもなり、カップリング容量などでこの部分にノイズが
加わると、ノイズに対して非常に敏感なものとなってし
まい、これがＰＬＬ回路の誤動作を引き起こすことにな
る。
【００１４】言い換えれば、半導体集積回路の高速化に
ともなって、ＰＬＬ回路のＶＣＯの感度を上げる必要が
生じ、その結果、ノイズに対して耐性が低下することに
なる。これが従来のＰＬＬ回路の構造的な欠点であっ
た。
ともなって、ＰＬＬ回路のＶＣＯの感度を上げる必要が
生じ、その結果、ノイズに対して耐性が低下することに
なる。これが従来のＰＬＬ回路の構造的な欠点であっ
た。
【００１５】そこで、ノイズに対する耐性を向上させ、
動作周波数帯を広くするために、複数の発振周波数帯に
対応する電圧制御発振回路を備えたＰＬＬ回路が、例え
ば特開平９−２８４１３０号公報に開示されている。図
５は、この従来のＰＬＬ回路の構成を示すブロック図で
ある。
動作周波数帯を広くするために、複数の発振周波数帯に
対応する電圧制御発振回路を備えたＰＬＬ回路が、例え
ば特開平９−２８４１３０号公報に開示されている。図
５は、この従来のＰＬＬ回路の構成を示すブロック図で
ある。
【００１６】図５に示すように、従来のＰＬＬ回路は、
外部クロック信号ＣＫ１と内部クロック信号ＣＫ２を比
較し、位相差、周波数差を検出する周波数位相比較器
（ＰＦＤ）５０と、この周波数位相比較器５０の結果に
応じて充放電するチャージポンプ回路（ＣＨＰ）５１
と、出力電圧を出力するローパスフィルタ（ＬＰＦ）５
２と、上記出力電圧に従って発振動作し、複数の発振周
波数帯に対応した複数の電圧制御発振回路５３ａを備え
た電圧制御発振器（ＶＣＯ）５３と、外部クロック信号
ＣＫ１の周波数をカウントする周波数カウンタ（ＦＱ
Ｃ）５４と、周波数カウンタ５４に応じて電圧制御発振
器５３における電圧制御発振回路５３ａの一つを選択す
るセレクタ５５とを有する。この電圧制御発振器５３内
において、それぞれ互いに隣り合う発振周波数帯の電圧
制御発振回路５３ａ間には、その周波数帯がオーバーラ
ップした部分を設定している。
外部クロック信号ＣＫ１と内部クロック信号ＣＫ２を比
較し、位相差、周波数差を検出する周波数位相比較器
（ＰＦＤ）５０と、この周波数位相比較器５０の結果に
応じて充放電するチャージポンプ回路（ＣＨＰ）５１
と、出力電圧を出力するローパスフィルタ（ＬＰＦ）５
２と、上記出力電圧に従って発振動作し、複数の発振周
波数帯に対応した複数の電圧制御発振回路５３ａを備え
た電圧制御発振器（ＶＣＯ）５３と、外部クロック信号
ＣＫ１の周波数をカウントする周波数カウンタ（ＦＱ
Ｃ）５４と、周波数カウンタ５４に応じて電圧制御発振
器５３における電圧制御発振回路５３ａの一つを選択す
るセレクタ５５とを有する。この電圧制御発振器５３内
において、それぞれ互いに隣り合う発振周波数帯の電圧
制御発振回路５３ａ間には、その周波数帯がオーバーラ
ップした部分を設定している。
【００１７】
【発明が解決しようとする課題】従来のＰＬＬ回路で
は、周波数カウンタ５４により外部からのクロック信号
ＣＫ１を監視し、セレクタ５５により最適な電圧制御発
振回路５３ａを選択し、固定している。そのため、例え
ば外部からのクロック信号ＣＫ１の周波数が複数の電圧
制御発振回路５３ａの周波数帯をまたいで変化するよう
な場合、一度選択した電圧制御発振回路５３ａが固定さ
れているため、変化に追従させることが困難である。
は、周波数カウンタ５４により外部からのクロック信号
ＣＫ１を監視し、セレクタ５５により最適な電圧制御発
振回路５３ａを選択し、固定している。そのため、例え
ば外部からのクロック信号ＣＫ１の周波数が複数の電圧
制御発振回路５３ａの周波数帯をまたいで変化するよう
な場合、一度選択した電圧制御発振回路５３ａが固定さ
れているため、変化に追従させることが困難である。
【００１８】もし無理に追従させようとすると、周波数
カウンタ５４を一度リセットする必要があり、この時点
で外部クロック信号ＣＫ１と内部クロック（ＶＣＯの発
振クロック）ＣＫ２との同期が完全にずれてしまう。そ
の結果、再度、周波数カウンタ５４のカウントを含めて
最初から同期を取り直す必要があり、同期を取り直すま
での間、同期から大きくはずれた内部クロック信号ＣＫ
２が出力されることになる。
カウンタ５４を一度リセットする必要があり、この時点
で外部クロック信号ＣＫ１と内部クロック（ＶＣＯの発
振クロック）ＣＫ２との同期が完全にずれてしまう。そ
の結果、再度、周波数カウンタ５４のカウントを含めて
最初から同期を取り直す必要があり、同期を取り直すま
での間、同期から大きくはずれた内部クロック信号ＣＫ
２が出力されることになる。
【００１９】なお、一般に、移動体から発振される信号
は、クロック信号とデータ信号を変調して発振される
が、復調されて得られるクロック信号はドップラー効果
により、その周波数が常時変化する。このような外部か
らのクロックの周波数が複数の電圧制御発振回路の周波
数帯をまたいで変化するシステムとして、例えば楕円軌
道をもつ人工衛星があげられる。この場合、飛行速度が
常時変化していることから、人工衛星からの信号はドッ
プラー効果により、周波数が常時変化する。
は、クロック信号とデータ信号を変調して発振される
が、復調されて得られるクロック信号はドップラー効果
により、その周波数が常時変化する。このような外部か
らのクロックの周波数が複数の電圧制御発振回路の周波
数帯をまたいで変化するシステムとして、例えば楕円軌
道をもつ人工衛星があげられる。この場合、飛行速度が
常時変化していることから、人工衛星からの信号はドッ
プラー効果により、周波数が常時変化する。
【００２０】本発明は上記課題を解決するためになされ
たものであり、外部クロック信号の周波数が複数の電圧
制御発振回路の周波数帯をまたいで変化する場合にも不
連続が生じることなく対応することができるＰＬＬ回
路、電圧制御発振器及び半導体集積回路を提供すること
を目的とする。
たものであり、外部クロック信号の周波数が複数の電圧
制御発振回路の周波数帯をまたいで変化する場合にも不
連続が生じることなく対応することができるＰＬＬ回
路、電圧制御発振器及び半導体集積回路を提供すること
を目的とする。
【００２１】
【課題を解決するための手段】本発明のＰＬＬ回路は、
第１の信号と第２の信号との位相差を比較し、その位相
差に応じて位相差信号を出力する位相比較手段と、その
位相比較手段から出力される位相差信号に基づいて制御
電圧を出力する制御電圧出力手段と、複数の異なる発振
周波数帯に対応する電圧制御発振回路を備え、前記制御
電圧出力手段から出力される制御電圧に従って発振周波
数を変化させて前記第２の信号を出力する電圧制御発振
手段と、その電圧制御発振手段の電圧制御発振回路の中
から最適な発振周波数帯の電圧制御発振回路を選択する
とともに、出力可能状態にある各電圧制御発振回路を連
続的に切り替えることができる選択手段と、を有するこ
とを特徴とするものである。
第１の信号と第２の信号との位相差を比較し、その位相
差に応じて位相差信号を出力する位相比較手段と、その
位相比較手段から出力される位相差信号に基づいて制御
電圧を出力する制御電圧出力手段と、複数の異なる発振
周波数帯に対応する電圧制御発振回路を備え、前記制御
電圧出力手段から出力される制御電圧に従って発振周波
数を変化させて前記第２の信号を出力する電圧制御発振
手段と、その電圧制御発振手段の電圧制御発振回路の中
から最適な発振周波数帯の電圧制御発振回路を選択する
とともに、出力可能状態にある各電圧制御発振回路を連
続的に切り替えることができる選択手段と、を有するこ
とを特徴とするものである。
【００２２】前記一方の電圧制御発振回路が対応する発
振周波数帯は、他方の電圧制御発振回路が対応する発振
周波数帯とオーバーラップしているのが好ましい。
振周波数帯は、他方の電圧制御発振回路が対応する発振
周波数帯とオーバーラップしているのが好ましい。
【００２３】前記各電圧制御発振回路は、周波数を制御
する周波数可変インバータと、その周波数可変インバー
タに直列に接続された複数段のインバータとを有するリ
ングオシレータである。
する周波数可変インバータと、その周波数可変インバー
タに直列に接続された複数段のインバータとを有するリ
ングオシレータである。
【００２４】前記全ての周波数可変インバータの入力端
子が１つのノードに接続され、そのノードに前記第２の
信号が入力されてもよい。
子が１つのノードに接続され、そのノードに前記第２の
信号が入力されてもよい。
【００２５】前記選択手段は、前記制御電圧が入力され
るコントローラと、そのコントローラから出力される選
択信号により最適な電圧制御発振回路を選択するマルチ
プレクサとを有してもよい。
るコントローラと、そのコントローラから出力される選
択信号により最適な電圧制御発振回路を選択するマルチ
プレクサとを有してもよい。
【００２６】前記制御電圧出力手段は、位相比較手段か
ら出力されたパルス状の位相差信号をＤＣ状の位相差信
号に変換するローパスフィルタであってもよい。
ら出力されたパルス状の位相差信号をＤＣ状の位相差信
号に変換するローパスフィルタであってもよい。
【００２７】例えば前記第１の信号は、半導体集積回路
の外部から供給される外部クロック信号であり、前記第
２の信号は、半導体集積回路の内部から供給される内部
クロック信号である。
の外部から供給される外部クロック信号であり、前記第
２の信号は、半導体集積回路の内部から供給される内部
クロック信号である。
【００２８】本発明の電圧制御発振器は、上記のＰＬＬ
回路に用いられるものである。
回路に用いられるものである。
【００２９】本発明の半導体集積回路は、上記のＰＬＬ
回路を有するものである。
回路を有するものである。
【００３０】本発明によれば、電圧制御発振器に複数の
異なる発振周波数帯に対応する電圧制御発振回路を備
え、選択手段により複数の電圧制御発振回路の中から最
適な発振周波数帯の電圧制御発振回路を選択するととも
に、出力可能状態にある各電圧制御発振回路を連続的に
切り替えるので、第１の信号の周波数が複数の電圧制御
発振回路の周波数帯をまたいで変化する場合であって
も、不連続を生じることなく対応することができる。
異なる発振周波数帯に対応する電圧制御発振回路を備
え、選択手段により複数の電圧制御発振回路の中から最
適な発振周波数帯の電圧制御発振回路を選択するととも
に、出力可能状態にある各電圧制御発振回路を連続的に
切り替えるので、第１の信号の周波数が複数の電圧制御
発振回路の周波数帯をまたいで変化する場合であって
も、不連続を生じることなく対応することができる。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明のＰＬＬ回
路を示すブロック図である。本発明のＰＬＬ回路は、例
えば半導体集積回路に用いられ、図１に示すように、位
相比較器１と、ローパスフィルタ２と、電圧制御発振器
３とを有する。
を参照して詳細に説明する。図１は、本発明のＰＬＬ回
路を示すブロック図である。本発明のＰＬＬ回路は、例
えば半導体集積回路に用いられ、図１に示すように、位
相比較器１と、ローパスフィルタ２と、電圧制御発振器
３とを有する。
【００３２】位相比較器１は、半導体集積回路の外部か
ら供給される第１の信号である外部クロック信号ＣＫ１
と半導体集積回路の内部から供給される第２の信号であ
る内部クロック信号ＣＫ２とを入力し、それらの信号の
位相を比較して、位相の差に応じてパルス状の位相差信
号Ｓ１を出力する。
ら供給される第１の信号である外部クロック信号ＣＫ１
と半導体集積回路の内部から供給される第２の信号であ
る内部クロック信号ＣＫ２とを入力し、それらの信号の
位相を比較して、位相の差に応じてパルス状の位相差信
号Ｓ１を出力する。
【００３３】ローパスフィルタ２は、位相比較器１から
出力されるパルス状の位相差信号Ｓ１をＤＣ状の位相差
信号Ｓ２（制御電圧）に変換するものであり、例えば抵
抗とコンデンサとで構成されたラグリードフィルタ等が
用いられる。
出力されるパルス状の位相差信号Ｓ１をＤＣ状の位相差
信号Ｓ２（制御電圧）に変換するものであり、例えば抵
抗とコンデンサとで構成されたラグリードフィルタ等が
用いられる。
【００３４】電圧制御発振器３はローパスフィルタ２か
ら出力されるＤＣ状の位相差信号Ｓ２のレベルに応じて
発振周波数を変化させるものである。電圧制御発振器３
は、複数の異なる発振周波数帯に対応する電圧制御発振
回路４と、複数の電圧制御発振回路４の中から最適な発
振周波数帯の電圧制御発振回路４を選択するとともに、
出力可能状態にある各電圧制御発振回路４を連続的に切
り替えることができる選択部５とを有する。
ら出力されるＤＣ状の位相差信号Ｓ２のレベルに応じて
発振周波数を変化させるものである。電圧制御発振器３
は、複数の異なる発振周波数帯に対応する電圧制御発振
回路４と、複数の電圧制御発振回路４の中から最適な発
振周波数帯の電圧制御発振回路４を選択するとともに、
出力可能状態にある各電圧制御発振回路４を連続的に切
り替えることができる選択部５とを有する。
【００３５】位相比較器１は、外部クロック信号ＣＫ１
と内部クロック信号ＣＫ２との位相を比較し、位相差に
基づいてパルス状の位相差信号Ｓ１を出力し、その位相
差信号Ｓ１に基づいてローパスフィルタ２はＤＣ状の位
相差信号Ｓ２を電圧制御発振器３に出力する。内部クロ
ック信号ＣＫ２が外部クロック信号ＣＫ１に比較して位
相が遅れている場合には、電圧制御発振器３から出力さ
れる発振周波数を上げ、逆に、内部クロック信号ＣＫ２
が外部クロック信号ＣＫ１に比較して位相が進んでいる
場合には、発振周波数を下げる。これによって、内部ク
ロック信号ＣＫ２が外部クロック信号ＣＫ１に追従する
閉ループ動作が行われる。
と内部クロック信号ＣＫ２との位相を比較し、位相差に
基づいてパルス状の位相差信号Ｓ１を出力し、その位相
差信号Ｓ１に基づいてローパスフィルタ２はＤＣ状の位
相差信号Ｓ２を電圧制御発振器３に出力する。内部クロ
ック信号ＣＫ２が外部クロック信号ＣＫ１に比較して位
相が遅れている場合には、電圧制御発振器３から出力さ
れる発振周波数を上げ、逆に、内部クロック信号ＣＫ２
が外部クロック信号ＣＫ１に比較して位相が進んでいる
場合には、発振周波数を下げる。これによって、内部ク
ロック信号ＣＫ２が外部クロック信号ＣＫ１に追従する
閉ループ動作が行われる。
【００３６】本発明では、ＰＬＬ回路のノイズ耐性を向
上させるために、ＰＬＬ回路の中でノイズに一番敏感な
部分である電圧制御発振器３に複数の電圧制御発振回路
４が設けられている。また、各電圧制御発振回路４の入
力電圧に対する周波数変動の感度を、例えば通常の１／
１０以下に設定し、ノイズに対する耐性を１０倍以上に
する。なお、この場合、設けられる電圧制御発振回路４
の数は理論的には１０個で十分であるが、若干の周波数
のオーバーラップを考慮して、１２個程度が妥当と考え
られる。
上させるために、ＰＬＬ回路の中でノイズに一番敏感な
部分である電圧制御発振器３に複数の電圧制御発振回路
４が設けられている。また、各電圧制御発振回路４の入
力電圧に対する周波数変動の感度を、例えば通常の１／
１０以下に設定し、ノイズに対する耐性を１０倍以上に
する。なお、この場合、設けられる電圧制御発振回路４
の数は理論的には１０個で十分であるが、若干の周波数
のオーバーラップを考慮して、１２個程度が妥当と考え
られる。
【００３７】図２は本発明の電圧制御発振器及び選択部
を説明するための説明図、図３（Ａ）は周波数可変イン
バータを示す回路図、（Ｂ）はインバータを示す回路
図、図４はＡＤコンバータを説明するための説明図であ
る。
を説明するための説明図、図３（Ａ）は周波数可変イン
バータを示す回路図、（Ｂ）はインバータを示す回路
図、図４はＡＤコンバータを説明するための説明図であ
る。
【００３８】図２に示すように、各電圧制御発振回路４
は、周波数を制御する周波数可変インバータ６と、その
周波数可変インバータ６に直列に接続された複数段のイ
ンバータ７とを有するリングオシレータである。
は、周波数を制御する周波数可変インバータ６と、その
周波数可変インバータ６に直列に接続された複数段のイ
ンバータ７とを有するリングオシレータである。
【００３９】また、選択部５は、コントローラ８とマル
チプレクサ９とを有する。コントローラ８は、ＤＣ状の
位相差信号Ｓ２が入力されるとともに、どの電圧制御発
振回路４を選択するかを内容とするＶＣＯ選択信号Ｓ３
と選択された電圧制御発振回路４の周波数を通常の１／
１０以下で変化させるためのＶＣＯ制御信号Ｓ４の２つ
の信号を出力する。また、コントローラ８としては、例
えば電圧制御発振回路４の本数が１２本の場合、図４に
示すように、４ビットのＡＤコンバータ１０で構成され
る。４ビットのＡＤコンバータ１０は１６本の電圧制御
発振回路４の選択機能があるため、１２本の電圧制御発
振回路４に対して選択能力は十分である。ＡＤコンバー
タ１０は、ＤＣ状の位相差信号Ｓ２が入力され、ＶＣＯ
選択信号Ｓ３を出力する。ＤＣ状の位相差信号Ｓ２は、
ＡＤコンバータ１０に入力されるとともに、分岐してＶ
ＣＯ制御信号Ｓ４として用いられる。なお、ＡＤコンバ
ータ１０からＶＣＯ制御信号Ｓ４を出力するように構成
してもよい。
チプレクサ９とを有する。コントローラ８は、ＤＣ状の
位相差信号Ｓ２が入力されるとともに、どの電圧制御発
振回路４を選択するかを内容とするＶＣＯ選択信号Ｓ３
と選択された電圧制御発振回路４の周波数を通常の１／
１０以下で変化させるためのＶＣＯ制御信号Ｓ４の２つ
の信号を出力する。また、コントローラ８としては、例
えば電圧制御発振回路４の本数が１２本の場合、図４に
示すように、４ビットのＡＤコンバータ１０で構成され
る。４ビットのＡＤコンバータ１０は１６本の電圧制御
発振回路４の選択機能があるため、１２本の電圧制御発
振回路４に対して選択能力は十分である。ＡＤコンバー
タ１０は、ＤＣ状の位相差信号Ｓ２が入力され、ＶＣＯ
選択信号Ｓ３を出力する。ＤＣ状の位相差信号Ｓ２は、
ＡＤコンバータ１０に入力されるとともに、分岐してＶ
ＣＯ制御信号Ｓ４として用いられる。なお、ＡＤコンバ
ータ１０からＶＣＯ制御信号Ｓ４を出力するように構成
してもよい。
【００４０】マルチプレクサ９は、コントローラ８から
出力されるＶＣＯ選択信号Ｓ３により最適な発振周波数
帯の電圧制御発振回路４を選択する。マルチプレクサ９
は、後段のインバータ７に接続され、選択した電圧制御
発振回路４から内部クロック信号ＣＫ２を出力する。ま
た、マルチプレクサ９の出力は、フィードバックして、
各周波数可変インバータ６に入力信号として入力され
る。
出力されるＶＣＯ選択信号Ｓ３により最適な発振周波数
帯の電圧制御発振回路４を選択する。マルチプレクサ９
は、後段のインバータ７に接続され、選択した電圧制御
発振回路４から内部クロック信号ＣＫ２を出力する。ま
た、マルチプレクサ９の出力は、フィードバックして、
各周波数可変インバータ６に入力信号として入力され
る。
【００４１】周波数可変インバータ６は、図３（Ａ）に
示すように、インバータを構成するＰチャネルトランジ
スタ２０及びＮチャネルトランジスタ２１と、周波数制
御用Ｎチャネルトランジスタ２２とから構成される。Ｐ
チャネルトランジスタ２０のソースは、電源電圧ＶＤＤ
に接続され、そのドレインは、Ｎチャネルトランジスタ
２１のドレインに接続され、そのゲートは、Ｎチャネル
トランジスタ２１のゲートにノードＮ１を介して接続さ
れる。ノードＮ１にフィードバックされた内部クロック
信号ＣＫ２が入力される。また、Ｐチャネルトランジス
タ２０のドレイン及びＮチャネルトランジスタのドレイ
ンが接続されるノードＮ２は、次段のインバータ７のノ
ードＮ３（図３（Ｂ）参照）に接続される。
示すように、インバータを構成するＰチャネルトランジ
スタ２０及びＮチャネルトランジスタ２１と、周波数制
御用Ｎチャネルトランジスタ２２とから構成される。Ｐ
チャネルトランジスタ２０のソースは、電源電圧ＶＤＤ
に接続され、そのドレインは、Ｎチャネルトランジスタ
２１のドレインに接続され、そのゲートは、Ｎチャネル
トランジスタ２１のゲートにノードＮ１を介して接続さ
れる。ノードＮ１にフィードバックされた内部クロック
信号ＣＫ２が入力される。また、Ｐチャネルトランジス
タ２０のドレイン及びＮチャネルトランジスタのドレイ
ンが接続されるノードＮ２は、次段のインバータ７のノ
ードＮ３（図３（Ｂ）参照）に接続される。
【００４２】周波数制御用Ｎチャネルトランジスタ２２
は、Ｎチャネルトランジスタ２１のソースとＧＮＤとの
間に設けられる。周波数制御用Ｎチャネルトランジスタ
２２のゲートには、ＶＣＯ制御信号Ｓ４が入力される。
この実施の形態では、ＶＣＯ制御信号Ｓ４としてＤＣ状
の位相差信号Ｓ２がそのまま用いられる。
は、Ｎチャネルトランジスタ２１のソースとＧＮＤとの
間に設けられる。周波数制御用Ｎチャネルトランジスタ
２２のゲートには、ＶＣＯ制御信号Ｓ４が入力される。
この実施の形態では、ＶＣＯ制御信号Ｓ４としてＤＣ状
の位相差信号Ｓ２がそのまま用いられる。
【００４３】ＶＣＯ制御信号Ｓ４の信号レベルが高い場
合、周波数制御用Ｎチャネルトランジスタ２２の導通状
態が良くなり、発振周波数が高くなる。ＶＣＯ制御信号
Ｓ４の信号レベルが低い場合、制御用Ｎチャネルトラン
ジスタ２２の導通状態が悪くなり、発振周波数が低くな
る。このように、ＶＣＯ制御信号Ｓ４（ＤＣ状の位相差
信号Ｓ２）を変化させて、外部クロック信号ＣＫ１と内
部クロック信号ＣＫ２との位相差を縮小し、最終的に、
２つの信号の位相と周波数を一致させる。
合、周波数制御用Ｎチャネルトランジスタ２２の導通状
態が良くなり、発振周波数が高くなる。ＶＣＯ制御信号
Ｓ４の信号レベルが低い場合、制御用Ｎチャネルトラン
ジスタ２２の導通状態が悪くなり、発振周波数が低くな
る。このように、ＶＣＯ制御信号Ｓ４（ＤＣ状の位相差
信号Ｓ２）を変化させて、外部クロック信号ＣＫ１と内
部クロック信号ＣＫ２との位相差を縮小し、最終的に、
２つの信号の位相と周波数を一致させる。
【００４４】インバータ７は、、図３（Ｂ）に示すよう
に、Ｐチャネルトランジスタ３０と、Ｎチャネルトラン
ジスタ３１とを有する。Ｐチャネルトランジスタ３０の
ソースは、電源電圧ＶＤＤに接続され、そのドレイン
は、ノードＮ４を介してＮチャネルトランジスタ３１の
ドレインに接続され、そのゲートは、ノードＮ３を介し
てＮチャネルトランジスタ３１のゲートに接続される。
Ｎチャネルトランジスタ３１のソースは、ＧＮＤに接続
される。
に、Ｐチャネルトランジスタ３０と、Ｎチャネルトラン
ジスタ３１とを有する。Ｐチャネルトランジスタ３０の
ソースは、電源電圧ＶＤＤに接続され、そのドレイン
は、ノードＮ４を介してＮチャネルトランジスタ３１の
ドレインに接続され、そのゲートは、ノードＮ３を介し
てＮチャネルトランジスタ３１のゲートに接続される。
Ｎチャネルトランジスタ３１のソースは、ＧＮＤに接続
される。
【００４５】Ｐチャネルトランジスタ３０のドレイン及
びＮチャネルトランジスタ３１のドレインが接続される
ノードＮ４は、次段のインバータ７のノードに接続さ
れ、最終段のインバータ７の場合には、マルチプレクサ
９に接続される。
びＮチャネルトランジスタ３１のドレインが接続される
ノードＮ４は、次段のインバータ７のノードに接続さ
れ、最終段のインバータ７の場合には、マルチプレクサ
９に接続される。
【００４６】本発明では、複数の電圧制御発振回路４を
設けることにより、１つのリングオシレータの受け持つ
可変周波数範囲は小さくなる。そのため、１つのリング
オシレータに必要な周波数可変インバータ６は１つで十
分であり、周波数可変インバータ６は初段のみに用いら
れ、それ以降の段は、インバータ７を用いることにな
る。これによって、各リングオシレータのＶＣＯ制御信
号Ｓ４（Ｓ２）に対するノイズ耐性を向上させることに
なる。
設けることにより、１つのリングオシレータの受け持つ
可変周波数範囲は小さくなる。そのため、１つのリング
オシレータに必要な周波数可変インバータ６は１つで十
分であり、周波数可変インバータ６は初段のみに用いら
れ、それ以降の段は、インバータ７を用いることにな
る。これによって、各リングオシレータのＶＣＯ制御信
号Ｓ４（Ｓ２）に対するノイズ耐性を向上させることに
なる。
【００４７】次に、本発明の動作を説明する。ここで
は、例として、５００ＭＨｚのＰＬＬ回路を実現する場
合について述べる。
は、例として、５００ＭＨｚのＰＬＬ回路を実現する場
合について述べる。
【００４８】まず、本発明では電圧制御発振器３の感度
を下げることを行う。しかし、ただ感度を下げただけで
は上記例の２５０ＭＨｚから１０００ＭＨｚまでカバー
することができないため、複数の電圧制御発振回路４を
用意する。例えばセンター条件（VDD＝センター、温度
＝センタ、プロセス＝センター）での発振周波数が次の
通りとなる10本のＶＣＯを用意する。
を下げることを行う。しかし、ただ感度を下げただけで
は上記例の２５０ＭＨｚから１０００ＭＨｚまでカバー
することができないため、複数の電圧制御発振回路４を
用意する。例えばセンター条件（VDD＝センター、温度
＝センタ、プロセス＝センター）での発振周波数が次の
通りとなる10本のＶＣＯを用意する。
【００４９】 １本目 ２５０ＭＨｚ〜３２５ＭＨｚ ２本目 ３２５ＭＨｚ〜４００ＭＨｚ ３本目 ４００ＭＨｚ〜４７５ＭＨｚ ４本目 ４７５ＭＨｚ〜５５０ＭＨｚ ５本目 ５５０ＭＨｚ〜６２５ＭＨｚ ６本目 ６２５ＭＨｚ〜７００ＭＨｚ ７本目 ７００ＭＨｚ〜７７５ＭＨｚ ８本目 ７７５ＭＨｚ〜８５０ＭＨｚ ９本目 ８５０ＭＨｚ〜９２５ＭＨｚ １０本目 ９２５ＭＨｚ〜１０００ＭＨｚ ところが、使用される条件によっては例えば３本目と４
本目の電圧制御発振回路４の切り替わり付近で使用され
ることがあり、この場合、切り替わりによる位相のずれ
はたかだか１波長以下である。しかし、外部クロック信
号ＣＫ１が一定の周波数に固定されている場合は、この
１波長以下の位相のずれの発生も止めることが可能にな
る。
本目の電圧制御発振回路４の切り替わり付近で使用され
ることがあり、この場合、切り替わりによる位相のずれ
はたかだか１波長以下である。しかし、外部クロック信
号ＣＫ１が一定の周波数に固定されている場合は、この
１波長以下の位相のずれの発生も止めることが可能にな
る。
【００５０】具体的には、各々の電圧制御発振器４のセ
ンタ条件での発振周波数を少しオーバーラップさせて用
意する。この場合、例えば電圧制御発振回路４を１２本
とすると次の通りとなる。
ンタ条件での発振周波数を少しオーバーラップさせて用
意する。この場合、例えば電圧制御発振回路４を１２本
とすると次の通りとなる。
【００５１】 １本目 ２５０．０ＭＨｚ〜３２５．０ＭＨｚ ２本目 ３１２．５ＭＨｚ〜３８７．５ＭＨｚ ３本目 ３７５．０ＭＨｚ〜５１２．５ＭＨｚ ４本目 ４３７．５ＭＨｚ〜５１２．５ＭＨｚ ５本目 ５００．０ＭＨｚ〜５７５．０ＭＨｚ ６本目 ５６２．５ＭＨｚ〜６３７．５ＭＨｚ ７本目 ６２５．０ＭＨｚ〜７００．０ＭＨｚ ８本目 ６８７．５ＭＨｚ〜７６２．５ＭＨｚ ９本目 ７５０．０ＭＨｚ〜８２５．０ＭＨｚ １０本目 ８１２．５ＭＨｚ〜８８７．５ＭＨｚ １１本目 ８７５．０ＭＨｚ〜９５０．０ＭＨｚ １２本目 ９３７．５ＭＨｚ〜１０１２．５ＭＨｚ この各々の電圧制御発振回路４が、使用される条件（VD
D、温度、出来上がりプロセス）に応じて最適なものが
選択され、５００ＭＨｚ付近で発振する。しかも、これ
らの電圧制御発振回路４の感度は従来の１／１０以下に
なっており、半導体集積回路に対するノイズ耐性は非常
に大きなものとなっている。
D、温度、出来上がりプロセス）に応じて最適なものが
選択され、５００ＭＨｚ付近で発振する。しかも、これ
らの電圧制御発振回路４の感度は従来の１／１０以下に
なっており、半導体集積回路に対するノイズ耐性は非常
に大きなものとなっている。
【００５２】次いで、本発明では使用される条件にあわ
せて最適な電圧制御発振回路４が選択できるように、Ｄ
Ｃ状の位相差信号Ｓ２をコントローラ８のＡＤコンバー
タ１０に入力し、ＶＣＯ選択信号Ｓ３をマルチプレクサ
９に出力する。このＶＣＯ選択信号Ｓ３によってマルチ
オプレクサ９は、最適な周波数帯の電圧制御発振回路４
を選択する。
せて最適な電圧制御発振回路４が選択できるように、Ｄ
Ｃ状の位相差信号Ｓ２をコントローラ８のＡＤコンバー
タ１０に入力し、ＶＣＯ選択信号Ｓ３をマルチプレクサ
９に出力する。このＶＣＯ選択信号Ｓ３によってマルチ
オプレクサ９は、最適な周波数帯の電圧制御発振回路４
を選択する。
【００５３】また、ＤＣ状の位相差信号Ｓ２はＡＤコン
バータ１０に供給されると同時に、ＶＣＯ制御信号Ｖ４
として、複数の電圧制御発振回路４のすべての周波数可
変インバータ６に入力される。
バータ１０に供給されると同時に、ＶＣＯ制御信号Ｖ４
として、複数の電圧制御発振回路４のすべての周波数可
変インバータ６に入力される。
【００５４】そして、前述した狭い範囲でその発振周波
数を変動させ、最終的な位相の一致へと導かれる。すな
わち、比較的粗い範囲で位相をあわせるために、複数の
電圧制御発振回路４の選択がされるという第１の工程が
存在し、最適な電圧制御発振回路４が選択されると周波
数可変インバータ６で細かな位相合わせを行うという第
２の工程をへて、位相合わせを行う。
数を変動させ、最終的な位相の一致へと導かれる。すな
わち、比較的粗い範囲で位相をあわせるために、複数の
電圧制御発振回路４の選択がされるという第１の工程が
存在し、最適な電圧制御発振回路４が選択されると周波
数可変インバータ６で細かな位相合わせを行うという第
２の工程をへて、位相合わせを行う。
【００５５】この場合、ＤＣ状の位相差信号Ｓ２はＡＤ
コンバータ１０と周波数可変インバータ６の両方に入力
されるため、先に述べた第１の工程と第２の工程が同時
に進行して、位相合わせの干渉が生じるように思える。
しかし、位相合わせの第１の工程での周波数の変動範囲
に比べて、周波数可変インバータ６の可変範囲が非常に
狭いことから、この可変範囲は無視できる。従って、第
１の工程での位相合わせでは、ＡＤコンバータ１０によ
る複数の電圧制御発振回路４の選択が行われる。こうし
て第１の工程を経ると、半導体集積回路が使用される条
件に最適な電圧制御発振回路４が選択され、第２の工程
である周波数可変インバータ６による最終の位相合わせ
に入る。このように、位相あわせの干渉は生じることは
ない。
コンバータ１０と周波数可変インバータ６の両方に入力
されるため、先に述べた第１の工程と第２の工程が同時
に進行して、位相合わせの干渉が生じるように思える。
しかし、位相合わせの第１の工程での周波数の変動範囲
に比べて、周波数可変インバータ６の可変範囲が非常に
狭いことから、この可変範囲は無視できる。従って、第
１の工程での位相合わせでは、ＡＤコンバータ１０によ
る複数の電圧制御発振回路４の選択が行われる。こうし
て第１の工程を経ると、半導体集積回路が使用される条
件に最適な電圧制御発振回路４が選択され、第２の工程
である周波数可変インバータ６による最終の位相合わせ
に入る。このように、位相あわせの干渉は生じることは
ない。
【００５６】また、複数の電圧制御発振回路４の入力側
は１つのノードＮ５に接続され、そのノードＮ５に内部
クロック信号ＣＫ２が入力される。すなわち、複数の電
圧制御発振回路４の入力側はすべてショートされ、内部
クロック信号ＣＫ２が入力されるようになっている。こ
れによって、選択された１つの電圧制御発振回路４以外
の残りの電圧制御発振回路４は、ショートした入力端子
の信号に同期して動作することになる。その結果、連続
的に電圧制御発振回路４が選択されても、その切り替わ
り時に不連続が生じることはない。
は１つのノードＮ５に接続され、そのノードＮ５に内部
クロック信号ＣＫ２が入力される。すなわち、複数の電
圧制御発振回路４の入力側はすべてショートされ、内部
クロック信号ＣＫ２が入力されるようになっている。こ
れによって、選択された１つの電圧制御発振回路４以外
の残りの電圧制御発振回路４は、ショートした入力端子
の信号に同期して動作することになる。その結果、連続
的に電圧制御発振回路４が選択されても、その切り替わ
り時に不連続が生じることはない。
【００５７】なお、入力端子がすべてショートしても、
複数の電圧制御発振回路４はその接続段数（ディレイ
値、発振周波数）が異なるため、マルチプレクサ９に到
達した信号の位相は各々異なる。しかし、この位相のず
れは、最大ずれたとしても１波長を超えることはないた
め、上記の不連続は生じない。
複数の電圧制御発振回路４はその接続段数（ディレイ
値、発振周波数）が異なるため、マルチプレクサ９に到
達した信号の位相は各々異なる。しかし、この位相のず
れは、最大ずれたとしても１波長を超えることはないた
め、上記の不連続は生じない。
【００５８】さらに、ＶＣＯ制御信号Ｓ４がすべての電
圧制御発振回路４の周波数可変インバータ６に入力され
て同時に制御されているため、連続的に電圧制御発振回
路４が選択されても、タイムラグが生じることはない、
本発明は、上記実施の形態に限定されることはなく、特
許請求の範囲に記載された技術的事項の範囲内におい
て、種々の変更が可能である。例えば、電圧制御発振回
路４の数や周波数帯は例示であり、適宜変更することが
できる。また、選択部５は、電圧制御発振器３の内部に
設けられてもよく、外部に設けられてもよい。なお、本
発明のＰＬＬ回路及び電圧制御発振器３は、半導体集積
回路以外の用途にも用いられる。
圧制御発振回路４の周波数可変インバータ６に入力され
て同時に制御されているため、連続的に電圧制御発振回
路４が選択されても、タイムラグが生じることはない、
本発明は、上記実施の形態に限定されることはなく、特
許請求の範囲に記載された技術的事項の範囲内におい
て、種々の変更が可能である。例えば、電圧制御発振回
路４の数や周波数帯は例示であり、適宜変更することが
できる。また、選択部５は、電圧制御発振器３の内部に
設けられてもよく、外部に設けられてもよい。なお、本
発明のＰＬＬ回路及び電圧制御発振器３は、半導体集積
回路以外の用途にも用いられる。
【００５９】
【発明の効果】本発明によれば、電圧制御発振器に複数
の異なる発振周波数帯に対応する電圧制御発振回路を備
え、選択手段により複数の電圧制御発振回路の中から最
適な発振周波数帯の電圧制御発振回路を選択するととも
に、出力可能状態にある各電圧制御発振回路を連続的に
切り替えるので、第１の信号の周波数が複数の電圧制御
発振回路の周波数帯をまたいで変化する場合であって
も、不連続を生じることなく対応することができる。
の異なる発振周波数帯に対応する電圧制御発振回路を備
え、選択手段により複数の電圧制御発振回路の中から最
適な発振周波数帯の電圧制御発振回路を選択するととも
に、出力可能状態にある各電圧制御発振回路を連続的に
切り替えるので、第１の信号の周波数が複数の電圧制御
発振回路の周波数帯をまたいで変化する場合であって
も、不連続を生じることなく対応することができる。
【００６０】また、半導体集積回路に用いられるＰＬＬ
回路のノイズに対する耐性が大幅に向上し、高精度なＰ
ＬＬ回路、電圧制御発振器及び半導体集積回路を実現で
きる。
回路のノイズに対する耐性が大幅に向上し、高精度なＰ
ＬＬ回路、電圧制御発振器及び半導体集積回路を実現で
きる。
【００６１】さらに、動作周波数があがっても半導体集
積回路に用いられるＰＬＬ回路が誤動作することなく安
定して動作するので、信頼性が向上する。
積回路に用いられるＰＬＬ回路が誤動作することなく安
定して動作するので、信頼性が向上する。
【図１】本発明のＰＬＬ回路を示すブロック図である。
【図２】本発明の電圧制御発振器を説明するための説明
図である。
図である。
【図３】（Ａ）は周波数可変インバータを示す回路図、
（Ｂ）はインバータを示す回路図である。
（Ｂ）はインバータを示す回路図である。
【図４】ＡＤコンバータを説明するための説明図である
【図５】従来のＰＬＬ回路を示すブロック図である。
【図６】従来の電圧制御発振器を示す回路図である。
１：位相比較器 ２：ローパスフィルタ ３：電圧制御発振器 ４：電圧制御発振回路 ５：選択部 ６：周波数可変インバータ ７：インバータ ８：コントローラ ９：マルチプレクサ １０：ＡＤコンバータ ＣＫ１：外部クロック信号 ＣＫ２：内部クロック信号 Ｓ１：パルス状の位相差信号 Ｓ２：ＤＣ状の位相差信号 Ｓ３：ＶＣＯ選択信号 Ｓ４：ＶＣＯ制御信号
Claims (9)
- 【請求項１】第１の信号と第２の信号との位相差を比較
し、その位相差に応じて位相差信号を出力する位相比較
手段と、 その位相比較手段から出力される位相差信号に基づいて
制御電圧を出力する制御電圧出力手段と、 複数の異なる発振周波数帯に対応する電圧制御発振回路
を備え、前記制御電圧出力手段から出力される制御電圧
に従って発振周波数を変化させて前記第２の信号を出力
する電圧制御発振手段と、 その電圧制御発振手段の電圧制御発振回路の中から最適
な発振周波数帯の電圧制御発振回路を選択するととも
に、出力可能状態にある各電圧制御発振回路を連続的に
切り替えることができる選択手段と、 を有することを特徴とするＰＬＬ回路。 - 【請求項２】前記一方の電圧制御発振回路が対応する発
振周波数帯は、他方の電圧制御発振回路が対応する発振
周波数帯とオーバーラップしていることを特徴とする請
求項１に記載のＰＬＬ回路。 - 【請求項３】前記各電圧制御発振回路は、周波数を制御
する周波数可変インバータと、その周波数可変インバー
タに直列に接続された複数段のインバータとを有するリ
ングオシレータであることを特徴とする請求項１又は２
に記載のＰＬＬ回路。 - 【請求項４】前記全ての周波数可変インバータの入力端
子が１つのノードに接続され、そのノードに前記第２の
信号が入力されることを特徴とする請求項３に記載のＰ
ＬＬ回路。 - 【請求項５】前記選択手段は、前記制御電圧が入力され
るコントローラと、そのコントローラから出力される選
択信号により最適な電圧制御発振回路を選択するマルチ
プレクサとを有することを特徴とする請求項１乃至４の
いずれか１つの項に記載のＰＬＬ回路。 - 【請求項６】前記制御電圧出力手段は、位相比較手段か
ら出力されたパルス状の位相差信号をＤＣ状の位相差信
号に変換するローパスフィルタであることを特徴とする
請求項１乃至５のいずれか１つの項に記載のＰＬＬ回
路。 - 【請求項７】前記第１の信号は、半導体集積回路の外部
から供給される外部クロック信号であり、前記第２の信
号は、半導体集積回路の内部から供給される内部クロッ
ク信号であることを特徴とする請求項１乃至６のいずれ
か１つの項に記載のＰＬＬ回路。 - 【請求項８】請求項１乃至７のいずれか１つの項に記載
のＰＬＬ回路に用いられることを特徴とする電圧制御発
振器。 - 【請求項９】請求項１乃至７のいずれか１つの項に記載
のＰＬＬ回路を有することを特徴とする半導体集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11030745A JP2000232356A (ja) | 1999-02-09 | 1999-02-09 | Ｐｌｌ回路、電圧制御発振器及び半導体集積回路 |
| DE10005597A DE10005597A1 (de) | 1999-02-09 | 2000-02-09 | PLL-Schaltung, die über einen weiten Frequenzbereich kontinuierlich abstimmen kann |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11030745A JP2000232356A (ja) | 1999-02-09 | 1999-02-09 | Ｐｌｌ回路、電圧制御発振器及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232356A true JP2000232356A (ja) | 2000-08-22 |
Family
ID=12312228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11030745A Pending JP2000232356A (ja) | 1999-02-09 | 1999-02-09 | Ｐｌｌ回路、電圧制御発振器及び半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000232356A (ja) |
| DE (1) | DE10005597A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424174B1 (ko) * | 2001-08-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 페이스 락 루프 회로 |
| WO2005039051A1 (ja) * | 2003-10-17 | 2005-04-28 | Fujitsu Limited | 半導体装置及び電圧制御発振回路 |
| JP2005136672A (ja) * | 2003-10-30 | 2005-05-26 | Ricoh Co Ltd | Ｐｌｌ回路 |
| KR100905440B1 (ko) | 2008-01-08 | 2009-07-02 | 주식회사 하이닉스반도체 | 클럭 동기화 회로와 그의 구동 방법 |
| US7855933B2 (en) | 2008-01-08 | 2010-12-21 | Hynix Semiconductor Inc. | Clock synchronization circuit and operation method thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028215A2 (en) * | 2001-09-26 | 2003-04-03 | General Atomics | Tunable oscillator |
| DE10238029A1 (de) * | 2002-08-20 | 2004-03-04 | Infineon Technologies Ag | Phasenregelkreis |
| WO2004036751A2 (en) * | 2002-10-18 | 2004-04-29 | California Institute Of Technology | Circular geometry oscillators |
-
1999
- 1999-02-09 JP JP11030745A patent/JP2000232356A/ja active Pending
-
2000
- 2000-02-09 DE DE10005597A patent/DE10005597A1/de not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424174B1 (ko) * | 2001-08-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 페이스 락 루프 회로 |
| WO2005039051A1 (ja) * | 2003-10-17 | 2005-04-28 | Fujitsu Limited | 半導体装置及び電圧制御発振回路 |
| US7315213B2 (en) | 2003-10-17 | 2008-01-01 | Fujitsu Limited | Semiconductor device and voltage-controlled oscillation circuit |
| US7952410B2 (en) | 2003-10-17 | 2011-05-31 | Fujitsu Semiconductor Limited | Semiconductor device and voltage-controlled oscillation circuit |
| JP2005136672A (ja) * | 2003-10-30 | 2005-05-26 | Ricoh Co Ltd | Ｐｌｌ回路 |
| JP4647199B2 (ja) * | 2003-10-30 | 2011-03-09 | 株式会社リコー | Ｐｌｌ回路 |
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| Publication number | Publication date |
|---|---|
| DE10005597A1 (de) | 2000-10-19 |
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