JP2001160752A - 位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置 - Google Patents

位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置

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JP2001160752A JP34252599A JP34252599A JP2001160752A JP 2001160752 A JP2001160752 A JP 2001160752A JP 34252599 A JP34252599 A JP 34252599A JP 34252599 A JP34252599 A JP 34252599A JP 2001160752 A JP2001160752 A JP 2001160752A
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Abstract

(57)【要約】 【課題】 発振周波数帯域が広く、逓倍率変更範囲が広
くても、チップにおける占有面積を削減し、ロックアッ
プタイムを短縮し、外乱に強くする。 【解決手段】 開示される位相同期ループの同期方法
は、位相周波数比較器１１から供給されるアップクロッ
ク／ＵＣＫ又はダウンクロックＤＣＫに基づいてチャー
ジポンプ１３から流出又は流入される制御電流ＩＣをＬ
ＰＦ１４で平滑化して制御電圧とし、発振周波数帯域設
定データＤＴＦに基づいた発振周波数帯域の制御電圧に
応じた発振周波数を有する内部クロックＣＫＩをＶＣＯ
１５で発振し、分周器１６で逓倍率設定データＤＴＤに
基づいた分周比Ｎで内部クロックＣＫ Ｉを分周して分周
クロックＣＫＤとして出力するＰＬＬにおいて、発振周
波数帯域設定データＤＴＦ及び逓倍率設定データＤＴＤ
に基づいて、制御電流ＩＣの値を変更する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、位相同期ループ
（ＰＬＬ；Phase Locked Loop）の同期方法、位相同期
ループ及び該位相同期ループを備えた半導体装置に関
し、詳しくは、半導体装置の内外から供給される基準ク
ロックに内部クロックを同期させる位相同期ループの同
期方法、位相同期ループ及び該位相同期ループを備えた
半導体装置に関する。
【０００２】
【従来の技術】一般的に、大規模で複雑なデジタル回路
を安定かつ効率良く動作させる手法の１つとして、デジ
タル回路内のすべてのラッチを１個のクロックに同期さ
せて動作させる同期式回路設計がある。大規模集積回路
（ＬＳＩ）、超大規模集積回路（ＶＬＳＩ）、あるいは
超々大規模集積回路（ＵＬＳＩ）等の半導体装置もチッ
プ上に１つのデジタル回路が形成されており、その回路
設計として同期式回路設計が主流である。このような同
期式回路設計によって回路設計されたデジタル回路が正
しく機能するためには、すべてのラッチが同一のタイミ
ングで動作する必要がある。というのは、各ラッチに入
力されるクロック間にずれがあると、以下に示すような
不都合が生じてしまうからである。すなわち、例えば、
複数個のラッチが縦続接続されてシフトレジスタを構成
している場合、後段のラッチに入力されるクロックの立
ち上がり又は立ち下がりが前段のラッチに入力されるク
ロックの立ち上がり又は立ち下がりよりわずかに遅れる
と、後段のラッチが前段のラッチの出力データを取り込
もうとした瞬間に前段のラッチの出力データが変化する
ので、本来クロックの１周期分だけ遅延すべきデータが
後段のラッチから直ちに出力されるなど、後段のラッチ
が誤動作してしまう虞がある。このような現象をレーシ
ングと呼ぶ。また、同期式半導体記憶装置においては、
ＣＰＵ（中央処理装置）から供給されるデータ読出コマ
ンドに応じて、外部から供給される外部クロックに同期
して生成された内部クロックに同期させてデータを読み
出すが、この同期がずれていると、ＣＰＵがデータを正
確に読み取ることができず、ＣＰＵひいてはシステム全
体が故障してしまう。
【０００３】特に、近年、大規模集積回路等の半導体装
置の高集積化、高速化が進むことによって、半導体装置
を構成するラッチの数も多くなってきているので、半導
体装置のチップ上にデジタル回路を形成した場合、同時
動作するラッチの数が多くなっており、上記レーシング
や上記データの読み取りミスが発生する危険性が増大し
ている。そこで、最近では、すべてのラッチに供給する
クロックを、半導体装置の外部又は、半導体装置内部の
クロック生成手段から供給される基準クロックに同期さ
せるために、位相同期ループ（ＰＬＬ；Phase Locked L
oop）が設けられた半導体装置が作製されている。
【０００４】また、近年の大規模集積回路等の半導体装
置の高速化に対応して、半導体装置が高い周波数のクロ
ックで動作することが要求されているが、半導体装置の
外部から供給される基準クロックの周波数自体を高くす
ると、消費電流が飛躍的に増大してしまう。そこで、最
近では、半導体装置の外部から供給される基準クロック
の周波数自体を低く抑えておき、半導体装置内部にＰＬ
Ｌを設け、基準クロックに同期すると共に、その周波数
が必要とする周波数まで逓倍されたクロックを発生する
ことが通常行われている。
【０００５】ところで、上記した大規模集積回路等の半
導体装置は、百万個以上のトランジスタから構成される
ものも実現されており、トランジスタ・レベルの回路設
計を直接行うことは不可能である。そこで、ＣＰＵ、Ｒ
ＯＭ、ＲＡＭ等をそれぞれ１個の機能ブロックとし、所
望の機能が得られるように、システム全体の動作や構成
を決定するシステム設計と、システム設計で決定された
仕様に基づいて、各機能ブロック間の関係及び各機能ブ
ロック内部の動作を決定する論理設計と、各機能ブロッ
クをナンド・ゲート、ノア・ゲート、ラッチ、あるいは
カウンタ等の論理素子の組み合わせで構成する詳細論理
設計と、論理設計に基づく回路仕様を満たすように、ト
ランジスタ・レベルの電子回路と素子の特性を決定する
回路設計とを順次段階的に行う必要がある。このうち、
論理設計段階においては、上記したＰＬＬは機能ブロッ
クを構成する１個の回路ブロックとして取り扱われ、論
理設計者は、回路ブロックの個々の性能を特に考慮する
ことなく、自由に論理設計を行う。したがって、このよ
うな回路ブロックとして取り扱われるＰＬＬは、汎用性
が要求されるため、クロックの発振周波数帯域が広く、
基準クロックの発振周波数に対するクロックの発振周波
数の倍率を意味する逓倍率の変更範囲が広いことが要求
される。
【０００６】図１０は、従来の広い発振周波数帯域及び
広い逓倍率変更範囲を有するＰＬＬの構成例を示すブロ
ック図である。この例のＰＬＬは、位相周波数比較器１
と、チャージポンプ２と、ローパスフィルタ（ＬＰＦ）
３と、電圧制御発振器（ＶＣＯ）４と、分周器５とから
構成されており、半導体装置のチップ上に形成されてい
る。位相周波数比較器１は、半導体装置の内外から供給
される基準クロックＣＫＲと分周器５から供給される分
周クロックＣＫＤとの間の位相周波数差を検出して、こ
の位相周波数差に応じたパルス幅のアップクロック／Ｕ
ＣＫ（アクティブロー）又はダウンクロックＤＣＫ（ア
クティブハイ）をチャージポンプ２に供給する。チャー
ジポンプ２は、位相周波数比較器１から供給される位相
周波数差に応じたパルス幅のアップクロック／ＵＣＫに
基づいて制御電流ＩＣを流出してＬＰＦ３を構成するコ
ンデンサに電荷を充電したり、位相周波数比較器１から
供給される位相周波数差に応じたパルス幅のダウンクロ
ックＤＣＫに基づいてＬＰＦ３から制御電流ＩＣを流入
させてＬＰＦ３を構成するコンデンサに蓄えられた電荷
を放電する。
【０００７】ＬＰＦ３は、図１１に示すように、抵抗値
Ｒを有する抵抗６と容量値Ｃ１を有するコンデンサ７と
が縦続接続され、これらと、容量値Ｃ２を有するコンデ
ンサ８とが並列接続されて構成された２次のループフィ
ルタであり、チャージポンプ２の出力端と接地との間に
介挿され、制御電流ＩＣを平滑化して制御電圧として出
力する。ＶＣＯ４は、図示せぬＣＰＵから供給される、
例えば、２ビットの発振周波数帯域設定データＤＴＦに
基づいて、発振周波数帯域が例えば、４段階に設定さ
れ、設定された発振周波数帯域において、ＬＰＦ３から
供給される制御電圧に応じた発振周波数を有する内部ク
ロックＣＫＩを発振して分周器５に供給する。分周器５
は、図示せぬＣＰＵから供給される、例えば、７ビット
の逓倍率設定データＤＴＤに基づいて設定された逓倍率
Ｎに基づいて、内部クロックＣＫＩを分周して分周クロ
ックＣＫＤとして位相周波数比較器１に供給する。この
例のＰＬＬにおいては、基準クロックＣＫＲの発振周波
数をｆとした場合、内部クロックＣＫＩの発振周波数は
（Ｎ×ｆ）となるので、Ｎは逓倍率を意味するが、分周
器５において、内部クロックＣＫＩを基準クロックＣＫ
Ｒの発振周波数ｆと同一の発振周波数を有する分周クロ
ックＣＫＤに分周するという点では、Ｎは分周比を意味
している。
【０００８】
【発明が解決しようとする課題】ところで、上記した従
来のＰＬＬのオープンループゲインＧ（ｓ）は、式
（１）によって表される。
【０００９】
【数１】
【００１０】式（１）において、ｓは複素変数、ＩＣは
チャージポンプ２の制御電流、Ｆ（ｓ）はＬＰＦ３の伝
達関数、ＫＶはＶＣＯ４の変調感度、Ｎは逓倍率であ
る。例えば、発振周波数帯域を５０〜３００ＭＨｚと
し、逓倍率Ｎを２〜１２８倍とした場合、ＶＣＯ４の変
調感度ＫＶは、ＬＰＦ３から供給される１Ｖの制御電圧
に対して、製造上のバラツキや電圧変動の影響により、
６７．３〜４０１ＭＨｚとなってしまっている。したが
って、式（１）から分かるように、ＰＬＬのオープンル
ープゲインＧ（ｓ）は、約３８１倍（＝（４０１／２）
／（６７．３／１２８））変動することになる。制御理
論によれば、ＰＬＬのオープンループゲインＧ（ｓ）が
０ｄＢの時にその位相∠Ｇ（ｓ）が発振条件である位相
遅れ（−１８０゜）からどれだけ余裕があるかを示す位
相余裕は、制御系の安定のためには、４５゜以上あるこ
とが望ましい。
【００１１】ところが、上記のように、ＰＬＬのオープ
ンループゲインＧ（ｓ）が約３８１倍も変動すると、図
１２に示すボード線図において、同図（ａ）に矢印で示
すように、ゲイン線図は上下に平行移動するため、０ｄ
Ｂとなる角周波数ωもこれに応じて変動することにな
る。これに対して、同図（ｂ）に示すように、位相線図
は変動しない。したがって、ゲイン線図が最も下降した
場合の位相余裕（図１２（１）の点ａ参照）やゲイン線
図が最も上昇した場合の位相余裕（図１２（１）の点ｂ
参照）は、同図（ｂ）に示すように、４５゜より少なく
なるおそれ（図１２（２）の小さい矢印参照）があり、
その場合には、ダンピングファクタが小さくなるため、
図１３に曲線ａで示すように、リンギングが発生しやす
くなる。これにより、基準クロックＣＫＲがＰＬＬに供
給されてから基準クロックＣＫＲに分周クロックＣＫＤ
が同期するまでの過程（ロックアップ過程）においてＶ
ＣＯ４の発振周波数が大きく変動するため、所定の発振
周波数への収束が遅くなってしまう。この基準クロック
ＣＫＲがＰＬＬに供給されてからＶＣＯ４の発振周波数
が所定の発振周波数へ収束するまでの時間をロックアッ
プタイムという。なお、図１３の曲線ｂは、位相余裕が
充分にある場合のロックアップ過程におけるＶＣＯ４の
発振周波数の収束過程を表している。また、基準クロッ
クＣＫＲの発振周波数が何らかの外部的原因で変動して
また元の周波数に戻るという現象が発生する場合がある
が、この場合、ＰＬＬは、上記ロックアップ過程と同様
の挙動を示す。このため、上記した位相余裕が少なく、
ダンピングファクタが小さいＰＬＬにおいては、リンギ
ングが発生しやすくなるため、ジッタが増加してしま
う。
【００１２】そこで、従来では、ゲイン線図が最も下降
した場合の位相余裕を充分に取るために、ＬＰＦ３を構
成するコンデンサ７の容量値Ｃ１を大きくすると共に、
ゲイン線図が最も下降した場合の位相余裕を充分に取る
ために、コンデンサ８の容量値Ｃ２をコンデンサ７の容
量値Ｃ１より充分に小さくしていた。例えば、抵抗６の
抵抗値Ｒを３３ｋΩとした場合、コンデンサ７の容量値
Ｃ１は２４０ｐＦ、コンデンサ８の容量値Ｃ２は８ｐＦ
（容量値Ｃ１の３０分の１）としていた。ところが、こ
のようなＬＰＦ３を有するＰＬＬを半導体装置で構成し
た場合、ＬＰＦ３のチップにおける占有面積は、例え
ば、２４５μｍ×２４５μｍとなり、ＰＬＬ全体のチッ
プにおける占有面積の３３．５％をも占めることにな
る。そこで、従来では、例えば、特開平１０−２３３６
８２号公報（特許第２９３３１３４号公報）に開示され
ているように、ＶＣＯの発振周波数に応じてＬＰＦを構
成するコンデンサを切り替える技術が提案されている。
しかし、この技術では、複数個のコンデンサを予め設け
る必要があり、ＬＰＦのチップにおける占有面積はかえ
って増加してしまうという欠点がある。
【００１３】この発明は、上述の事情に鑑みてなされた
もので、発振周波数帯域が広く、逓倍率変更範囲が広い
場合でも、チップにおける占有面積を削減でき、ロック
アップタイムを短縮でき、しかも、外乱に強くできる位
相同期ループの同期方法、位相同期ループ及び該位相同
期ループを備えた半導体装置を提供することを目的とし
ている。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、基準クロックと分周クロッ
クとの間の位相周波数差に応じたパルス幅又はパルス数
のアップクロック又はダウンクロックを出力する位相周
波数比較器と、上記アップクロック又はダウンクロック
に基づいて制御電流を流出又は流入するチャージポンプ
と、上記制御電流を平滑化して制御電圧として出力する
ローパスフィルタと、設定された変調感度に基づいて、
上記制御電圧に応じた発振周波数を有する内部クロック
を発振する電圧制御発振器と、設定された逓倍率に基づ
いて、上記内部クロックを分周して上記分周クロックと
して出力する分周器とを少なくとも備えた位相同期ルー
プの同期方法に係り、上記変調感度及び上記逓倍率に基
づいて、上記制御電流の値を変更することを特徴として
いる。
【００１５】また、請求項２記載の発明は、基準クロッ
クと分周クロックとの間の位相周波数差に応じたパルス
幅又はパルス数のアップクロック又はダウンクロックを
出力する位相周波数比較器と、上記アップクロック又は
ダウンクロックに基づいて制御電流を流出又は流入する
チャージポンプと、上記制御電流を平滑化して制御電圧
として出力するローパスフィルタと、複数個の発振周波
数帯域の中から選択された１個の発振周波数帯域におい
て、上記制御電圧に応じた発振周波数を有する内部クロ
ックを発振する電圧制御発振器と、設定された逓倍率に
基づいて、上記内部クロックを分周して上記分周クロッ
クとして出力する分周器とを少なくとも備えた位相同期
ループの同期方法に係り、上記発振周波数帯域及び上記
逓倍率に基づいて、上記制御電流の値を変更することを
特徴としている。
【００１６】また、請求項３記載の発明は、請求項１又
は２記載の位相同期ループの同期方法に係り、上記制御
電流の値は、上記位相同期ループのオープンループゲイ
ンを一定の範囲内に抑えるように変更することを特徴と
している。
【００１７】また、請求項４記載の発明に係る位相同期
ループは、基準クロックと分周クロックとの間の位相周
波数差に応じたパルス幅又はパルス数のアップクロック
又はダウンクロックを出力する位相周波数比較器と、上
記アップクロック又はダウンクロックに基づいて制御電
流を流出又は流入するチャージポンプと、上記制御電流
を平滑化して制御電圧として出力するローパスフィルタ
と、設定された変調感度に基づいて、上記制御電圧に応
じた発振周波数を有する内部クロックを発振する電圧制
御発振器と、設定された逓倍率に基づいて、上記内部ク
ロックを分周して上記分周クロックとして出力する分周
器と、上記変調感度及び上記逓倍率に基づいて、上記制
御電流の値を変更する制御電流変更手段とを備えてなる
ことを特徴としている。
【００１８】また、請求項５記載の発明に係る位相同期
ループは、基準クロックと分周クロックとの間の位相周
波数差に応じたパルス幅又はパルス数のアップクロック
又はダウンクロックを出力する位相周波数比較器と、上
記アップクロック又はダウンクロックに基づいて制御電
流を流出又は流入するチャージポンプと、上記制御電流
を平滑化して制御電圧として出力するローパスフィルタ
と、複数個の発振周波数帯域の中から選択された１個の
発振周波数帯域において、上記制御電圧に応じた発振周
波数を有する内部クロックを発振する電圧制御発振器
と、設定された逓倍率に基づいて、上記内部クロックを
分周して上記分周クロックとして出力する分周器と、上
記発振周波数帯域及び上記逓倍率に基づいて、上記制御
電流の値を変更する制御電流変更手段とを備えてなるこ
とを特徴としている。
【００１９】また、請求項６記載の発明は、請求項４又
は５記載の位相同期ループに係り、上記制御電流変更手
段は、上記位相同期ループのオープンループゲインを一
定の範囲内に抑えるように上記制御電流の値を変更する
ことを特徴としている。
【００２０】また、請求項７記載の発明は、請求項４乃
至６のいずれか１に記載の位相同期ループに係り、上記
チャージポンプは、それぞれ異なる値の定電流を供給す
る複数個の定電流源を有し、上記制御電流変更手段から
供給される信号に基づいて選択された定電流源の定電流
を上記制御電流として流出又は流入することを特徴とし
ている。
【００２１】また、請求項８記載の発明は、請求項７記
載の位相同期ループに係り、上記チャージポンプは、上
記アップクロックに基づいて上記制御電流を流出する機
能と、上記ダウンクロックに基づいて上記制御電流を流
入する機能とを切り換える切換手段と、上記制御電流を
流出又は流入する入出力手段とは、別個に設けられてい
ることを特徴としている。
【００２２】また、請求項９記載の発明は、請求項７又
は８記載の位相同期ループに係り、上記チャージポンプ
は、上記複数個の定電流源がその定電流の値が近いもの
同士毎に複数のブロックに分割されると共に、各ブロッ
ク毎に、上記制御電流変更手段から供給される信号に基
づいて定電流源を選択する定電流源選択手段、上記切換
手段及び上記電流流出流入手段が設けられていることを
特徴としている。
【００２３】また、請求項１０記載の発明に係る半導体
装置は、請求項４乃至９のいずれか１に記載の位相同期
ループを備えたことを特徴としている。
【００２４】
【作用】この発明の構成によれば、発振周波数帯域が広
く、逓倍率変更範囲が広い場合でも、チップにおける占
有面積を削減することができ、ロックアップタイムを短
縮することができ、しかも、外乱に強くすることができ
る。
【００２５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 まず、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例であるＰＬＬの構成を示す
ブロック図である。この例のＰＬＬは、位相周波数比較
器１１と、デコーダ１２と、チャージポンプ１３と、Ｌ
ＰＦ１４と、ＶＣＯ１５と、分周器１６とから構成され
ており、半導体装置のチップ上に１個の回路ブロックと
して形成されている。この例のＰＬＬにおいては、内部
クロックＣＫＩの発振周波数帯域は５０〜３００ＭＨｚ
に設定し、第１のレンジ（５０〜８０ＭＨｚ）、第２の
レンジ（８０〜１２５ＭＨｚ）、第３のレンジ（１２５
〜２００ＭＨｚ）、第４のレンジ（２００〜３００ＭＨ
ｚ）の４つのレンジに分割する。また、逓倍率Ｎは２〜
１２８倍に設定し、第１のレンジ（２〜５倍）、第２の
レンジ（６〜１６倍）、第３のレンジ（１７〜４５
倍）、第４のレンジ（４６〜１２８倍）の４つのレンジ
に分割する。このように、発振周波数帯域を４つのレン
ジに分割し、各レンジ内の最大周波数の最小周波数に対
する倍率をいずれも１．５〜１．６倍程度に設定すると
共に、逓倍率Ｎを４つのレンジに分割し、各レンジ内の
最大逓倍率の最小逓倍率に対する倍率をいずれも２．５
〜３倍程度に設定するのは、半導体装置の製作上の便宜
からである。
【００２６】位相周波数比較器１１は、半導体装置の内
外から供給される基準クロックＣＫ Ｒと分周器１６から
供給される分周クロックＣＫＤとの間の位相周波数差を
検出して、この位相周波数差に応じたパルス幅のアップ
クロック／ＵＣＫ（アクティブロー）又はダウンクロッ
クＤＣＫ（アクティブハイ）をチャージポンプ１３に供
給する。デコーダ１２は、図示せぬＣＰＵから供給され
る、上記した第１〜第４のレンジのうちのいずれかのレ
ンジを設定するための２ビットの発振周波数帯域設定デ
ータＤＴＦと、上記した２〜１２８倍の逓倍率Ｎのいず
れかを設定するための７ビットの逓倍率設定データＤＴ
Ｄとに基づいて、チャージポンプ１３の制御電流ＩＣを
定電流ＩＣ１〜ＩＣ４のいずれかに設定するための制御
電流設定信号Ｓ１〜Ｓ４のいずれかを生成してチャージ
ポンプ１３に供給する。ここで、図２に発振周波数帯域
の各レンジと、逓倍率の各レンジと、制御電流設定信号
Ｓ１〜Ｓ４との関係の一例を示す。
【００２７】チャージポンプ１３は、デコーダ１２から
供給される制御電流設定信号Ｓ１〜Ｓ４のいずれかに基
づいて定電流ＩＣ１〜ＩＣ４のいずれかが設定され、位
相周波数比較器１１から供給される位相周波数差に応じ
たパルス幅のアップクロック／ＵＣＫに基づいて、設定
された制御電流ＩＣを流出してＬＰＦ１４を構成するコ
ンデンサに電荷を充電したり、位相周波数比較器１１か
ら供給される位相周波数差に応じたパルス幅のダウンク
ロックＤＣＫに基づいてＬＰＦ１４から設定された制御
電流ＩＣを流入させてＬＰＦ１４を構成するコンデンサ
に蓄えられた電荷を放電する。ここで、図３にチャージ
ポンプ１３の構成の一例を示す。この例のチャージポン
プ１３は、定電流源２１１〜２１４及び２２１〜２２４
と、ＮチャネルのＭＯＳトランジスタ２３１〜２３４、
２４１〜２４４及び２５と、ＰチャネルのＭＯＳトラン
ジスタ２６とから構成されている。定電流源２１１及び
２２１は、例えば、０．７８μＡの定電流ＩＣ１をそれ
ぞれ対応するＭＯＳトランジスタ２３１及び２４１に供
給する。定電流源２１２及び２２２は、例えば、２．３
μＡの定電流ＩＣ２をそれぞれ対応するＭＯＳトランジ
スタ２３２及び２４２に供給する。定電流源２１３及び
２２３は、例えば、７．０μＡの定電流ＩＣ３をそれぞ
れ対応するＭＯＳトランジスタ２３３及び２４３に供給
する。定電流源２１４及び２２４は、例えば、１６．３
μＡの定電流ＩＣ４をそれぞれ対応するＭＯＳトランジ
スタ２３４及び２４４に供給する。ＭＯＳトランジスタ
２３１〜２３４は、それぞれ対応するアクティブハイの
制御電流設定信号Ｓ１〜Ｓ４によってオンして、対応す
る定電流源２１１〜２１４から供給される定電流ＩＣ１
〜ＩＣ４を、アクティブローのアップクロック／ＵＣＫ
によりオンしたＭＯＳトランジスタ２６を介して制御電
流ＩＣとして流出させる。ＭＯＳトランジスタ２４１〜
２４４は、それぞれ対応するアクティブハイの制御電流
設定信号Ｓ１〜Ｓ４によってオンして、アクティブハイ
のダウンクロックＤＣＫによりオンしたＭＯＳトランジ
スタ２５を介して対応する定電流源２２１〜２２４の定
電流ＩＣ１〜ＩＣ４を制御電流ＩＣとして流入させる。
【００２８】図１に示すＬＰＦ１４は、従来の技術と同
様、図１１に示すように、抵抗値Ｒを有する抵抗６と容
量値Ｃ１を有するコンデンサ７とが縦続接続され、これ
らと、容量値Ｃ２を有するコンデンサ８とが並列接続さ
れて構成された２次のループフィルタであり、チャージ
ポンプ１３の出力端と接地との間に介挿され、制御電流
ＩＣを平滑化して制御電圧として出力する。但し、抵抗
６の抵抗値Ｒは３３ｋΩ、コンデンサ７の容量値Ｃ１は
８０ｐＦ、コンデンサ８の容量値Ｃ２は８ｐＦ（容量値
Ｃ１の１０分の１）に設定されている。したがって、Ｌ
ＰＦ１４のチップにおける占有面積は、例えば、１５２
μｍ×１５２μｍとなり、ＰＬＬ全体のチップにおける
占有面積の１５．９％に抑えることができる。ＶＣＯ１
５は、図示せぬＣＰＵから供給される２ビットの発振周
波数帯域設定データＤＴＦに基づいて設定されたレンジ
の発振周波数帯域において、ＬＰＦ１４から供給される
制御電圧に応じた発振周波数を有する内部クロックＣＫ
Ｉを発振して分周器１６に供給する。分周器１６は、図
示せぬＣＰＵから供給される７ビットの逓倍率設定デー
タＤＴＤに基づいて設定された逓倍率Ｎに基づいて、内
部クロックＣＫＩを分周して分周クロックＣＫＤとして
位相周波数比較器１１に供給する。
【００２９】次に、この例のＰＬＬを上記構成とした理
由について説明する。まず、この例のＰＬＬのオープン
ループゲインＧ（ｓ）も上記した式（１）で表されるの
で、発振周波数帯域が５０〜３００ＭＨｚであり、逓倍
率Ｎが２〜１２８倍であるとすると、ＶＣＯ１５の変調
感度ＫＶは、ＬＰＦ１４から供給される１Ｖの制御電圧
に対して、６７．３〜４０１ＭＨｚという範囲になって
いる。一方、ＬＰＦ１４をそれぞれ構成する、抵抗６の
抵抗値Ｒは３３ｋΩ、コンデンサ７の容量値Ｃ１は８０
ｐＦ、コンデンサ８の容量値Ｃ２は８ｐＦに設定されて
いる。したがって、このままではＰＬＬのオープンルー
プゲインＧ（ｓ）の変動が大きく、位相余裕が小さいた
め、ロックアップタイムが長く、しかも、外乱に弱い。
そこで、この例においては、チャージポンプ１３の制御
電流ＩＣを発振周波数帯域設定データＤＴＦと逓倍率設
定データＤＴＤとに基づいて切り換えることにより、Ｐ
ＬＬのオープンループゲインＧ（ｓ）の変動を抑えるこ
とにする。すなわち、上記した式（１）から分かるよう
に、ＰＬＬのオープンループゲインＧ（ｓ）は、ＶＣＯ
１５の変調感度ＫＶ及び逓倍率Ｎが変更されることによ
り大幅に変動するが、ＶＣＯ１５の変調感度ＫＶ及び逓
倍率Ｎの変更分を相殺するように、すなわち、ＶＣＯ１
５の変調感度ＫＶと逓倍率Ｎとの商（ＫＶ／Ｎ）の変動
を相殺するようにチャージポンプ１３の制御電流ＩＣを
切り換えれば、ＰＬＬのオープンループゲインＧ（ｓ）
の変動を一定範囲内に抑えることができる。そして、Ｐ
ＬＬのオープンループゲインＧ（ｓ）の変動を一定範囲
内に抑えれば、ゲイン線図は図１２（ａ）に示すような
大きな変動を示さないから、この例のように、ＬＰＦ１
４を構成するコンデンサ７の容量値Ｃ１を小さい値に設
定しても、位相余裕を充分にとることができるのであ
る。したがって、位相余裕が充分にとれているので、図
１２に曲線ｂで示すように、ダンピングファクタが大き
く、ロックアップタイムが短縮され、しかも、外乱にも
強くなるので、ジッタが減少する。
【００３０】次に、上記構成のＰＬＬの動作について説
明する。まず、図示せぬＣＰＵは、例えば、第１のレン
ジ（５０〜８０ＭＨｚ）を設定するための２ビットの発
振周波数帯域設定データＤＴＦ（「００」）をＶＣＯ１
５及びデコーダ１２に供給すると共に、例えば、第１の
レンジ（２〜５倍）のうちの例えば、３倍の逓倍率Ｎを
設定するための７ビットの逓倍率設定データＤＴ
Ｄ（「００００００１」）を分周器１６及びデコーダ１
２に供給する。これにより、デコーダ１２は、２ビット
の発振周波数帯域設定データＤＴＦ（「００」）と、７
ビットの逓倍率設定データＤＴＤと（「００００００
１」）に基づいて、チャージポンプ１３の制御電流ＩＣ
を定電流ＩＣ２に設定するためのアクティブハイの制御
電流設定信号Ｓ２（図２参照）を生成してチャージポン
プ１３に供給する。したがって、チャージポンプ１３に
おいて、アクティブハイの制御電流設定信号Ｓ２により
ＭＯＳトランジスタ２３２及び２４２がそれぞれオンす
るので、位相周波数比較器１１からアクティブローのア
ップクロック／ＵＣＫが供給された場合には、定電流源
２１２から供給される定電流ＩＣ２が、アクティブロー
のアップクロック／ＵＣＫによりオンしたＭＯＳトラン
ジスタ２６を介して制御電流ＩＣとして流出してＬＰＦ
１４を構成するコンデンサ７及び８に電荷を充電し、位
相周波数比較器１１からアクティブハイのダウンクロッ
クＤＣＫが供給された場合には、アクティブハイのダウ
ンクロックＤＣＫによりオンしたＭＯＳトランジスタ２
５を介して定電流源２２２の定電流ＩＣ２を制御電流Ｉ
Ｃとして流入させる。なお、これ以降のＰＬＬ各部の動
作については、従来と略同様であるので、その説明を省
略する。
【００３１】Ｂ．第２の実施例 次に、この発明の第２の実施例について説明する。図４
は、この発明の第２の実施例であるＰＬＬの構成を示す
ブロック図である。この図において、図１の各部に対応
する部分には同一の符号を付け、その説明を省略する。
この図に示すＰＬＬにおいては、図１に示すチャージポ
ンプ１３に代えて、チャージポンプ３１が新たに設けら
れていると共に、インバータ３２及び３３が新たに設け
られている。インバータ３２は、アクティブローのアッ
プクロック／ＵＣＫを反転してアップクロックＵＣＫと
してチャージポンプ３１に供給する。インバータ３３
は、アクティブハイのダウンクロックＤＣＫを反転して
ダウンクロック／ＤＣＫとしてチャージポンプ３１に供
給する。
【００３２】図５は、チャージポンプ３１の構成の一例
を示す回路図である。この図において、図３の各部に対
応する部分には同一の符号を付け、その説明を省略す
る。この図に示すチャージポンプ３１においては、図３
に示すＭＯＳトランジスタ２５及び２６に代えて、トラ
ンファゲート４１及び４２が新たに設けられていると共
に、ＮチャネルのＭＯＳトランジスタ４３〜４５及びＰ
チャネルのＭＯＳトランジスタ４６〜４８が新たに設け
られている。トランファゲート４１は、その両端にアク
ティブローのアップクロック／ＵＣＫ及びアップクロッ
クＵＣＫが印加されることによりオンして、ＭＯＳトラ
ンジスタ４４のゲートとＭＯＳトランジスタ４５のゲー
トとを接続する。トランファゲート４２は、その両端に
アクティブハイのダウンクロックＤＣＫ及びダウンクロ
ック／ＤＣＫが印加されることによりオンして、ＭＯＳ
トランジスタ４７のゲートとＭＯＳトランジスタ４８の
ゲートとを接続する。
【００３３】ＭＯＳトランジスタ４３は、アップクロッ
クＵＣＫが印加されることによりオンして、ＭＯＳトラ
ンジスタ４５のゲート電圧を電源電圧ＶＤＤにプルアッ
プする。ＭＯＳトランジスタ４４及び４５においては、
トランファゲート４１がオンすることにより、互いのゲ
ートが接続され、ＭＯＳトランジスタ４３がオフするこ
とにより、ＭＯＳトランジスタ４５のゲートに電源電圧
ＶＤＤが印加されなくなると、ミラー効果により、アク
ティブハイの制御電流設定信号Ｓ１〜Ｓ４のいずれかに
よってオンしたＭＯＳトランジスタ２４１〜２４４のい
ずれかを介してＭＯＳトランジスタ４４に流れる定電流
ＩＣ１〜ＩＣ４のいずれかと略等しい電流がＭＯＳトラ
ンジスタ４５に流れ、その電流が制御電流ＩＣとして流
出される。
【００３４】ＭＯＳトランジスタ４６は、ダウンクロッ
ク／ＤＣＫが印加されることによりオンして、ＭＯＳト
ランジスタ４８のゲート電圧を接地にプルダウンする。
ＭＯＳトランジスタ４７及び４８においては、トランフ
ァゲート４２がオンすることにより、互いのゲートが接
続されると共に、ＭＯＳトランジスタ４６がオフするこ
とにより、ＭＯＳトランジスタ４８のゲートが接地され
なくなると、ミラー効果により、アクティブハイの制御
電流設定信号Ｓ１〜Ｓ４のいずれかによってオンしたＭ
ＯＳトランジスタ２３１〜２３４のいずれかを介してＭ
ＯＳトランジスタ４７に流れる定電流ＩＣ１〜ＩＣ４の
いずれかと略等しい電流が制御電流ＩＣとしてＭＯＳト
ランジスタ４８に流入される。
【００３５】次に、上記構成のＰＬＬの動作について説
明する。まず、図示せぬＣＰＵは、例えば、第２のレン
ジ（８０〜１２５ＭＨｚ）を設定するための２ビットの
発振周波数帯域設定データＤＴＦ（「０１」）をＶＣＯ
１５及びデコーダ１２に供給すると共に、例えば、第３
のレンジ（１７〜４５倍）のうちの例えば、４０倍の逓
倍率Ｎを設定するための７ビットの逓倍率設定データＤ
ＴＤ（「１００１１１」）を分周器１６及びデコーダ１
２に供給する。これにより、デコーダ１２は、２ビット
の発振周波数帯域設定データＤＴＦ（「０１」）と、７
ビットの逓倍率設定データＤＴＤと（「１００１１
１」）に基づいて、チャージポンプ３１の制御電流ＩＣ
を定電流ＩＣ３に設定するためのアクティブハイの制御
電流設定信号Ｓ３（図２参照）を生成してチャージポン
プ３１に供給する。したがって、チャージポンプ３１に
おいて、アクティブハイの制御電流設定信号Ｓ３により
ＭＯＳトランジスタ２３３及び２４３がそれぞれオンす
る。これにより、位相周波数比較器１１からアクティブ
ローのアップクロック／ＵＣＫが供給されると共に、イ
ンバータ３２からアップクロックＵＣＫが供給された場
合には、トランファゲート４１がオンしてＭＯＳトラン
ジスタ４４及び４５の互いのゲートが接続されると共
に、ＭＯＳトランジスタ４３がオフしてＭＯＳトランジ
スタ４５のゲートに電源電圧ＶＤＤが印加されなくな
る。したがって、ミラー効果により、アクティブハイの
制御電流設定信号Ｓ３によってオンしたＭＯＳトランジ
スタ２４３を介してＭＯＳトランジスタ４４に流れる定
電流ＩＣ３と略等しい電流がＭＯＳトランジスタ４５に
流れ、その電流が制御電流ＩＣとして流出してＬＰＦ１
４を構成するコンデンサ７及び８に電荷を充電する。こ
れに対し、位相周波数比較器１１からアクティブハイの
ダウンクロックＤＣＫが供給されると共に、インバータ
３３からダウンクロック／ＤＣＫが供給された場合に
は、トランファゲート４２がオンしてＭＯＳトランジス
タ４７及び４８の互いのゲートが接続されると共に、Ｍ
ＯＳトランジスタ４６がオフしてＭＯＳトランジスタ４
８のゲートが接地されなくなる。したがって、ミラー効
果により、アクティブハイの制御電流設定信号Ｓ３によ
ってオンしたＭＯＳトランジスタ２３３を介してＭＯＳ
トランジスタ４７に流れる定電流ＩＣ３と略等しい電流
が制御電流ＩＣとしてＭＯＳトランジスタ４８に流入さ
れる。なお、これ以降のＰＬＬ各部の動作については、
従来と略同様であるので、その説明を省略する。
【００３６】このように、この例の構成によれば、上記
した第１の実施例で得られる効果の他、アップクロック
／ＵＣＫ又はダウンクロックＤＣＫが供給された際のノ
イズの発生防止という効果が得られる。というのは、図
３に示すチャージポンプ１３においては、ＭＯＳトラン
ジスタ２５及び２６がスイッチングトランジスタと出力
トランジスタの両方を兼ねているため、アップクロック
／ＵＣＫ又はダウンクロックＤＣＫが供給されることに
よりＭＯＳトランジスタ２５又は２６がオンする際に、
ＭＯＳトランジスタ２５及び２６それぞれの寄生容量に
起因するノイズが発生しやすい。これに対し、この例の
ＰＬＬにおいては、出力トランジスタであるＭＯＳトラ
ンジスタ４５及び４８は、それぞれドレインに電源電圧
ＶＤＤが印加されたり、接地されているので、トランス
ファゲート４１又は４２がオンしても、ＭＯＳトランジ
スタ４５又は４８のそれぞれドレインの電位は一定して
おり、ノイズが発生しにくい。
【００３７】Ｃ．第３の実施例 次に、この発明の第３の実施例について説明する。図６
は、この発明の第３の実施例であるＰＬＬの構成を示す
ブロック図である。この図において、図１の各部に対応
する部分には同一の符号を付け、その説明を省略する。
この図に示すＰＬＬにおいては、図１に示すチャージポ
ンプ１３に代えて、チャージポンプ５１が新たに設けら
れている。図７は、チャージポンプ５１の構成の一例を
示す回路図である。この図において、図３の各部に対応
する部分には同一の符号を付け、その説明を省略する。
この図に示すチャージポンプ５１においては、図３に示
すＭＯＳトランジスタ２５及び２６に代えて、Ｎチャネ
ルのＭＯＳトランジスタ５２１及び５２２と、Ｐチャネ
ルのＭＯＳトランジスタ５３１及び５３２とが新たに設
けられていると共に、定電流ＩＣ１及びＩＣ２が流出又
は流入されるブロックと、定電流ＩＣ３及びＩＣ４が流
出又は流入されるブロックとに分割されている。ＭＯＳ
トランジスタ２３１及び２３２は、それぞれ対応するア
クティブハイの制御電流設定信号Ｓ１及びＳ２によって
オンして、対応する定電流源２１１及び２１２から供給
される定電流ＩＣ１及びＩＣ２を、アクティブローのア
ップクロック／ＵＣＫによりオンしたＭＯＳトランジス
タ５２１を介して制御電流ＩＣとして流出させる。同様
に、ＭＯＳトランジスタ２３３及び２３４は、それぞれ
対応するアクティブハイの制御電流設定信号Ｓ３及びＳ
４によってオンして、対応する定電流源２１３及び２１
４から供給される定電流ＩＣ３及びＩＣ４を、アクティ
ブローのアップクロック／ＵＣＫによりオンしたＭＯＳ
トランジスタ５２２を介して制御電流ＩＣとして流出さ
せる。また、ＭＯＳトランジスタ２４１及び２４２は、
それぞれ対応するアクティブハイの制御電流設定信号Ｓ
１及びＳ２によってオンして、アクティブハイのダウン
クロックＤＣＫによりオンしたＭＯＳトランジスタ５３
１を介して対応する定電流源２２１及び２２２の定電流
ＩＣ１及びＩＣ２を制御電流ＩＣとして流入させる。同
様に、ＭＯＳトランジスタ２４３及び２４４は、それぞ
れ対応するアクティブハイの制御電流設定信号Ｓ３及び
Ｓ４によってオンして、アクティブハイのダウンクロッ
クＤＣＫによりオンしたＭＯＳトランジスタ５３２を介
して対応する定電流源２２３及び２２４の定電流ＩＣ３
及びＩＣ４を制御電流ＩＣとして流入させる。なお、Ｐ
ＬＬ各部の動作については、上記した第１の実施例と略
同様であるので、その説明を省略する。
【００３８】このように、この例の構成によれば、上記
した第１の実施例で得られる効果の他、回路特性の最適
化という効果が得られる。というのは、図３から分かる
ように、ＭＯＳトランジスタ２５及び２６には、制御電
流ＩＣとして定電流ＩＣ１〜ＩＣ４が流れることになる
が、定電流ＩＣ４（１６．３μＡ）は定電流Ｉ
Ｃ１（０．７８μＡ）の２０倍以上もあるため、そのよ
うな広範囲の電流をＭＯＳトランジスタ２５及び２６に
流そうすると回路特性を多少犠牲にする必要がある。こ
れに対し、この例のＰＬＬにおいては、定電流ＩＣ１及
びＩＣ２が流出又は流入されるブロックと、定電流Ｉ
Ｃ３及びＩＣ４が流出又は流入されるブロックとに分割
されており、ＭＯＳトランジスタ５２１及び５３１に流
れる制御電流Ｉ Ｃは、定電流ＩＣ１（０．７８μＡ）と
定電流ＩＣ２（２．３μＡ）であり、ＭＯＳトランジス
タ５２２及び５３２に流れる制御電流ＩＣは、定電流Ｉ
Ｃ３（７．０μＡ）と定電流ＩＣ４（１６．３μＡ）で
あり、電流の範囲は２〜３倍程度である。このように２
〜３倍程度の電流を流すＭＯＳトランジスタ５２１及び
５３１並びに５２１及び５３１を作製することは比較的
容易であるから、回路特性を最適化することができるの
である。
【００３９】Ｄ．第４の実施例 次に、この発明の第４の実施例について説明する。図８
は、この発明の第４の実施例であるＰＬＬの構成を示す
ブロック図である。この図において、図４の各部に対応
する部分には同一の符号を付け、その説明を省略する。
この図に示すＰＬＬにおいては、図４に示すチャージポ
ンプ３１に代えて、チャージポンプ６１が新たに設けら
れている。図９は、チャージポンプ６１の構成の一例を
示す回路図である。この図において、図５の各部に対応
する部分には同一の符号を付け、その説明を省略する。
この図に示すチャージポンプ６１においては、図５に示
すトランスファゲート４１及び４２、ＭＯＳトランジス
タ４３〜４８に代えて、トランスファゲート７１１、７
１２、７２１及び７２２と、ＮチャネルのＭＯＳトラン
ジスタ７３１、７３ ２、７４１、７４２、７５１及び７
５２と、ＰチャネルのＭＯＳトランジスタ７６１、７６
２、７７１、７７２、７８１及び７８２とが新たに設け
られていると共に、定電流ＩＣ１及びＩＣ２が流出又は
流入されるブロックと、定電流ＩＣ３及びＩＣ４が流出
又は流入されるブロックとに分割されている。
【００４０】トランファゲート７１１は、その両端にア
クティブローのアップクロック／ＵＣＫ及びアップクロ
ックＵＣＫが印加されることによりオンして、ＭＯＳト
ランジスタ７４１のゲートとＭＯＳトランジスタ７５１
のゲートとを接続する。同様に、トランファゲート７１
２は、その両端にアクティブローのアップクロック／Ｕ
ＣＫ及びアップクロックＵＣＫが印加されることにより
オンして、ＭＯＳトランジスタ７４２のゲートとＭＯＳ
トランジスタ７５２のゲートとを接続する。また、トラ
ンファゲート７２１は、その両端にアクティブハイのダ
ウンクロックＤＣＫ及びダウンクロック／ＤＣＫが印加
されることによりオンして、ＭＯＳトランジスタ７７１
のゲートとＭＯＳトランジスタ７８１のゲートとを接続
する。同様に、トランファゲート７２２は、その両端に
アクティブハイのダウンクロックＤＣＫ及びダウンクロ
ック／ＤＣＫが印加されることによりオンして、ＭＯＳ
トランジスタ７７２のゲートとＭＯＳトランジスタ７８
２のゲートとを接続する。
【００４１】ＭＯＳトランジスタ７３１は、アップクロ
ックＵＣＫが印加されることによりオンして、ＭＯＳト
ランジスタ７５１のゲート電圧を電源電圧ＶＤＤにプル
アップする。ＭＯＳトランジスタ７４１及び７５１にお
いては、トランファゲート７１１がオンすることによ
り、互いのゲートが接続され、ＭＯＳトランジスタ７３
１がオフすることにより、ＭＯＳトランジスタ７５１の
ゲートに電源電圧ＶＤＤが印加されなくなると、ミラー
効果により、アクティブハイの制御電流設定信号Ｓ１又
はＳ２のいずれかによってオンしたＭＯＳトランジスタ
２４１又は２４２のいずれかを介してＭＯＳトランジス
タ７４１に流れる定電流ＩＣ１又はＩＣ２のいずれかと
略等しい電流がＭＯＳトランジスタ７５１に流れ、その
電流が制御電流Ｉ Ｃとして流出される。
【００４２】ＭＯＳトランジスタ７３２は、アップクロ
ックＵＣＫが印加されることによりオンして、ＭＯＳト
ランジスタ７５２のゲート電圧を電源電圧ＶＤＤにプル
アップする。ＭＯＳトランジスタ７４２及び７５２にお
いては、トランファゲート７１２がオンすることによ
り、互いのゲートが接続され、ＭＯＳトランジスタ７３
２がオフすることにより、ＭＯＳトランジスタ７５２の
ゲートに電源電圧ＶＤＤが印加されなくなると、ミラー
効果により、アクティブハイの制御電流設定信号Ｓ３又
はＳ４のいずれかによってオンしたＭＯＳトランジスタ
２４３又は２４４のいずれかを介してＭＯＳトランジス
タ７４２に流れる定電流ＩＣ３又はＩＣ４のいずれかと
略等しい電流がＭＯＳトランジスタ７５２に流れ、その
電流が制御電流Ｉ Ｃとして流出される。
【００４３】ＭＯＳトランジスタ７６１は、ダウンクロ
ック／ＤＣＫが印加されることによりオンして、ＭＯＳ
トランジスタ７８１のゲート電圧を接地にプルダウンす
る。ＭＯＳトランジスタ７７１及び７８１においては、
トランファゲート７２１がオンすることにより、互いの
ゲートが接続されると共に、ＭＯＳトランジスタ７６１
がオフすることにより、ＭＯＳトランジスタ７８１のゲ
ートが接地されなくなると、ミラー効果により、アクテ
ィブハイの制御電流設定信号Ｓ１又はＳ２のいずれかに
よってオンしたＭＯＳトランジスタ２３１又は２３２の
いずれかを介してＭＯＳトランジスタ７７１に流れる定
電流ＩＣ１又はＩＣ２のいずれかと略等しい電流が制御
電流ＩＣとしてＭＯＳトランジスタ７８１に流入され
る。
【００４４】ＭＯＳトランジスタ７６２は、ダウンクロ
ック／ＤＣＫが印加されることによりオンして、ＭＯＳ
トランジスタ７８２のゲート電圧を接地にプルダウンす
る。ＭＯＳトランジスタ７７２及び７８２においては、
トランファゲート７２２がオンすることにより、互いの
ゲートが接続されると共に、ＭＯＳトランジスタ７６２
がオフすることにより、ＭＯＳトランジスタ７８２のゲ
ートが接地されなくなると、ミラー効果により、アクテ
ィブハイの制御電流設定信号Ｓ３又はＳ４のいずれかに
よってオンしたＭＯＳトランジスタ２３３又は２３４の
いずれかを介してＭＯＳトランジスタ７７２に流れる定
電流ＩＣ３又はＩＣ４のいずれかと略等しい電流が制御
電流ＩＣとしてＭＯＳトランジスタ７８２に流入され
る。なお、ＰＬＬ各部の動作については、上記した第２
の実施例と略同様であるので、その説明を省略する。
【００４５】このように、この例の構成によれば、上記
した第２の実施例で得られる効果の他、回路特性の最適
化及び回路の誤動作防止という効果が得られる。という
のは、図５から分かるように、ＭＯＳトランジスタ４４
及び４７には、制御電流ＩＣとして定電流ＩＣ１〜Ｉ
Ｃ４が流れることになるが、定電流ＩＣ４（１６．３μ
Ａ）は定電流ＩＣ１（０．７８μＡ）の２０倍以上もあ
るため、そのような広範囲の電流をＭＯＳトランジスタ
４４及び４７に流そうすると回路特性を多少犠牲にする
必要がある。また、そのような広範囲の電流をＭＯＳト
ランジスタ４４及び４７に流した場合、ＭＯＳトランジ
スタ４４及び４７のゲート・ソース間電圧ＶＧＳが大き
く変動するため、ＭＯＳトランジスタ４４及び４７が不
飽和状態となり、充分にミラー効果が得られない場合が
ある。これにより、ＭＯＳトランジスタ４５及び４８に
は、ＭＯＳトランジスタ４４及び４７に流れる電流と略
等しい電流が流れなくなり、回路が正常に動作しないお
それがある。これに対し、この例のＰＬＬにおいては、
定電流ＩＣ１及びＩＣ２が流出又は流入されるブロック
と、定電流ＩＣ３及びＩＣ４が流出又は流入されるブロ
ックとに分割されており、ＭＯＳトランジスタ７４１及
び７７１に流れる制御電流Ｉ Ｃは、定電流ＩＣ１（０．
７８μＡ）と定電流ＩＣ２（２．３μＡ）であり、ＭＯ
Ｓトランジスタ７４２及び７７２に流れる制御電流ＩＣ
は、定電流ＩＣ３（７．０μＡ）と定電流ＩＣ４（１
６．３μＡ）であり、電流の範囲は２〜３倍程度であ
る。このように２〜３倍程度の電流を流すＭＯＳトラン
ジスタ７４１及び７７１並びに７４１及び７７１を作製
することは比較的容易であるから、回路特性を最適化す
ることができる。また、ＭＯＳトランジスタ７４１及び
７７１並びに７４１及び７７１に流れる電流は２〜３倍
程度変動するだけであるから、ＭＯＳトランジスタ７４
１及び７７１並びに７４１及び７７１のゲート・ソース
間電圧ＶＧＳの変動は小さいため、ＭＯＳトランジスタ
７４１及び７７１並びに７４１及び７７１が不飽和状態
となることはなく、充分にミラー効果が得られる。した
がって、ＭＯＳトランジスタ７５１及び７８１並びに７
５１及び７８１には、ＭＯＳトランジスタ７４１及び７
７１並びに７４１及び７７１に流れる電流と略等しい電
流が流れ、回路が誤動作するおそれはない。
【００４６】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、この発明を位相周波数比較器
と、チャージポンプと、ＬＰＦと、ＶＣＯと、分周器と
により構成されるＰＬＬに適用する例を示したが、これ
に限定されず、この発明は、分周器の前段に前置分周器
（プリスケーラ）が設けられた固定プリスケーラ方式の
ＰＬＬや、前置分周器及びスワロカウンタが設けられた
パルススワロ方式のＰＬＬなど、少なくとも位相周波数
比較器と、チャージポンプと、ＬＰＦと、ＶＣＯと、分
周器とを有しているＰＬＬならば、どのような方式のＰ
ＬＬにも適用することができる。また、上述の各実施例
においては、位相周波数比較器１１は、基準クロックＣ
ＫＲと分周器１６から供給される分周クロックＣＫＤと
の間の位相周波数差を検出して、この位相周波数差に応
じたパルス幅のアップクロック／ＵＣＫ（アクティブロ
ー）又はダウンクロックＤＣＫ（アクティブハイ）をチ
ャージポンプに供給する例を示したが、これに限定され
ず、アップクロック及びダウンクロックの論理はいずれ
でも良い。また、位相周波数比較器１１は、位相周波数
差に応じたパルス数のアップクロック又はダウンクロッ
クをチャージポンプに供給するように構成しても良い。
また、上述の各実施例においては、デコーダ１２は、２
ビットの発振周波数帯域設定データＤＴＦと、７ビット
の逓倍率設定データＤＴＤとに基づいて、制御電流設定
信号Ｓ１〜Ｓ４のいずれかを生成してチャージポンプに
供給する例を示したが、これに限定されない。要する
に、上記した式（１）から分かるように、ＶＣＯ１５の
変調感度ＫＶと逓倍率Ｎとが変更されても、ＬＰＦ１４
の伝達関数Ｆ（ｓ）を変更することなく、ＰＬＬのオー
プンループゲインＧ（ｓ）の変動を一定の範囲内に抑え
ることができれば良い。したがって、ＶＣＯ１５がその
変調感度ＫＶを直接変更することができる構成を有する
場合には、デコーダ１２は、図示せぬＣＰＵから供給さ
れる変調感度ＫＶの値と、逓倍率設定データＤＴＤとに
基づいて、制御電流設定信号Ｓ１〜Ｓ４のいずれかを生
成してチャージポンプに供給するように構成しても良
い。
【００４７】また、上述の各実施例においては、ＬＰＦ
３は、図１１に示すように、抵抗値Ｒを有する抵抗６と
容量値Ｃ１を有するコンデンサ７とが縦続接続され、こ
れらと、容量値Ｃ２を有するコンデンサ８とが並列接続
されて構成された２次のループフィルタである例を示し
たが、これに限定されず、ＬＰＦ３は、チャージポンプ
から流出又は流入される制御電流ＩＣを平滑化して制御
電圧としてＶＣＯ１５に供給することができる構成であ
ればどのようなものでも良い。また、上述の各実施例に
おいては、制御電流設定信号Ｓ１〜Ｓ４は、ＶＣＯ１５
の発振周波数帯域の第１〜第４のレンジと、分周器１６
の逓倍率Ｎの第１〜第４のレンジと、図２に示す関係を
有する例を示したが、ＶＣＯ１５の発振周波数帯域のレ
ンジ数や周波数の値、分周器１６の逓倍率Ｎの値やレン
ジ数がこれに限定されないことはいうまでもない。ま
た、この例のＰＬＬは、広い発振周波数帯域及び広い逓
倍率変更範囲を有しているので、従来の技術で説明した
半導体装置の論理設計時の回路ブロックとして用いるこ
とはもちろんできるが、発振周波数帯域設定データＤＴ
Ｆと逓倍率設定データＤＴＤとに基づいて内部クロック
ＣＫＩの周波数を変更することができるので、上記用途
以外にも様々な用途に適用することができる。この例の
ＰＬＬは、例えば、通信機器等に搭載した場合、他の通
信機器からの送信を待機している状態において、必要最
小限の回路だけを動作させて消費電力を削減するため
に、ＣＰＵの動作クロックの周波数が低速化されるのに
応じて、内部クロックＣＫ Ｉの周波数を低速化する用途
にも適用することができる。
【００４８】
【発明の効果】以上説明したように、この発明の構成に
よれば、電圧制御発振器の変調感度又は発振周波数帯域
及び逓倍率に基づいて、チャージポンプから流出又は流
入される制御電流の値を変更するように構成したので、
発振周波数帯域が広く、逓倍率変更範囲が広い場合で
も、チップにおける占有面積を削減することができ、ロ
ックアップタイムを短縮することができ、しかも、外乱
に強くすることができる。また、この発明の別の構成に
よれば、チャージポンプは、切換手段と入出力手段とが
別個に設けられているので、アップクロック又はダウン
クロックが供給された際にノイズが発生しにくい。ま
た、この発明の別の構成によれば、チャージポンプは、
定電流源がその定電流の値が近いもの同士毎に複数のブ
ロックに分割されると共に、各ブロック毎に、定電流源
選択手段、切換手段及び電流流出流入手段が設けられて
いるので、回路特性を最適化することができる。また、
この発明の別の構成によれば、チャージポンプは、定電
流源がその定電流の値が近いもの同士毎に複数のブロッ
クに分割されると共に、各ブロック毎に、定電流源選択
手段、切換手段及び電流流出流入手段が設けられ、さら
に、各ブロック毎に、切換手段と入出力手段とが別個に
設けられているので、回路の誤動作を防止することがで
きる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるＰＬＬの構成を
示すブロック図である。
【図２】発振周波数帯域の各レンジと、逓倍率Ｎの各レ
ンジと、制御電流設定信号Ｓ１〜Ｓ４との関係の一例を
示す図である。
【図３】同ＰＬＬを構成するチャージポンプの構成の一
例を示す回路図である。
【図４】この発明の第２の実施例であるＰＬＬの構成を
示すブロック図である。
【図５】同ＰＬＬを構成するチャージポンプの構成の一
例を示す回路図である。
【図６】この発明の第３の実施例であるＰＬＬの構成を
示すブロック図である。
【図７】同ＰＬＬを構成するチャージポンプの構成の一
例を示す回路図である。
【図８】この発明の第４の実施例であるＰＬＬの構成を
示すブロック図である。
【図９】同ＰＬＬを構成するチャージポンプの構成の一
例を示す回路図である。
【図１０】従来のＰＬＬの構成例を示すブロック図であ
る。
【図１１】同ＰＬＬを構成するＬＰＦの構成の一例を示
す回路図である。
【図１２】従来の技術の不都合点を説明するためのボー
ド線図であり、（ａ）はゲイン線図、（ｂ）は位相線図
である。
【図１３】ＰＬＬのロックアップ過程におけるＶＣＯの
発振周波数の時間的変動の一例を示す波形図である。
【符号の説明】
１１ 位相周波数比較器 １２ デコーダ（制御電流変更手段） １３，３１，５１，６１ チャージポンプ １４ ＬＰＦ １５ ＶＣＯ １６ 分周器 ２１１〜２１４，２２１〜２２４ 定電流源 ２３１〜２３４，２４１〜２４４ ＭＯＳトランジスタ
（定電流源選択手段） ２５，２６，５２１，５２２，５３１，５３２ ＭＯＳ
トランジスタ（切換手段、入出力手段） ４１，４２，７１１，７１２，７２１，７２２ トラン
スファゲート（切換手段） ４３，４６，７３１，７３２，７６１，７６２ ＭＯＳ
トランジスタ（切換手段） ４４，４５，４７，４８，７４１，７４２，７５１，７
５２，７７１，７７２，７８１，７８２ ＭＯＳトラン
ジスタ（入出力手段）

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基準クロックと分周クロックとの間の位
    相周波数差に応じたパルス幅又はパルス数のアップクロ
    ック又はダウンクロックを出力する位相周波数比較器
    と、前記アップクロック又はダウンクロックに基づいて
    制御電流を流出又は流入するチャージポンプと、前記制
    御電流を平滑化して制御電圧として出力するローパスフ
    ィルタと、設定された変調感度に基づいて、前記制御電
    圧に応じた発振周波数を有する内部クロックを発振する
    電圧制御発振器と、設定された逓倍率に基づいて、前記
    内部クロックを分周して前記分周クロックとして出力す
    る分周器とを少なくとも備えた位相同期ループの同期方
    法であって、前記変調感度及び前記逓倍率に基づいて、
    前記制御電流の値を変更することを特徴とする位相同期
    ループの同期方法。
  2. 【請求項２】 基準クロックと分周クロックとの間の位
    相周波数差に応じたパルス幅又はパルス数のアップクロ
    ック又はダウンクロックを出力する位相周波数比較器
    と、前記アップクロック又はダウンクロックに基づいて
    制御電流を流出又は流入するチャージポンプと、前記制
    御電流を平滑化して制御電圧として出力するローパスフ
    ィルタと、複数個の発振周波数帯域の中から選択された
    １個の発振周波数帯域において、前記制御電圧に応じた
    発振周波数を有する内部クロックを発振する電圧制御発
    振器と、設定された逓倍率に基づいて、前記内部クロッ
    クを分周して前記分周クロックとして出力する分周器と
    を少なくとも備えた位相同期ループの同期方法であっ
    て、前記発振周波数帯域及び前記逓倍率に基づいて、前
    記制御電流の値を変更することを特徴とする位相同期ル
    ープの同期方法。
  3. 【請求項３】 前記制御電流の値は、前記位相同期ルー
    プのオープンループゲインを一定の範囲内に抑えるよう
    に変更することを特徴とする請求項１又は２記載の位相
    同期ループの同期方法。
  4. 【請求項４】 基準クロックと分周クロックとの間の位
    相周波数差に応じたパルス幅又はパルス数のアップクロ
    ック又はダウンクロックを出力する位相周波数比較器
    と、 前記アップクロック又はダウンクロックに基づいて制御
    電流を流出又は流入するチャージポンプと、 前記制御電流を平滑化して制御電圧として出力するロー
    パスフィルタと、 設定された変調感度に基づいて、前記制御電圧に応じた
    発振周波数を有する内部クロックを発振する電圧制御発
    振器と、 設定された逓倍率に基づいて、前記内部クロックを分周
    して前記分周クロックとして出力する分周器と、 前記変調感度及び前記逓倍率に基づいて、前記制御電流
    の値を変更する制御電流変更手段とを備えてなることを
    特徴とする位相同期ループ。
  5. 【請求項５】 基準クロックと分周クロックとの間の位
    相周波数差に応じたパルス幅又はパルス数のアップクロ
    ック又はダウンクロックを出力する位相周波数比較器
    と、 前記アップクロック又はダウンクロックに基づいて制御
    電流を流出又は流入するチャージポンプと、 前記制御電流を平滑化して制御電圧として出力するロー
    パスフィルタと、 複数個の発振周波数帯域の中から選択された１個の発振
    周波数帯域において、前記制御電圧に応じた発振周波数
    を有する内部クロックを発振する電圧制御発振器と、 設定された逓倍率に基づいて、前記内部クロックを分周
    して前記分周クロックとして出力する分周器と、 前記発振周波数帯域及び前記逓倍率に基づいて、前記制
    御電流の値を変更する制御電流変更手段とを備えてなる
    ことを特徴とする位相同期ループ。
  6. 【請求項６】 前記制御電流変更手段は、前記位相同期
    ループのオープンループゲインを一定の範囲内に抑える
    ように前記制御電流の値を変更することを特徴とする請
    求項４又は５記載の位相同期ループ。
  7. 【請求項７】 前記チャージポンプは、それぞれ異なる
    値の定電流を供給する複数個の定電流源を有し、前記制
    御電流変更手段から供給される信号に基づいて選択され
    た定電流源の定電流を前記制御電流として流出又は流入
    することを特徴とする請求項４乃至６のいずれか１に記
    載の位相同期ループ。
  8. 【請求項８】 前記チャージポンプは、前記アップクロ
    ックに基づいて前記制御電流を流出する機能と、前記ダ
    ウンクロックに基づいて前記制御電流を流入する機能と
    を切り換える切換手段と、前記制御電流を流出又は流入
    する入出力手段とは、別個に設けられていることを特徴
    とする請求項７記載の位相同期ループ。
  9. 【請求項９】 前記チャージポンプは、前記複数個の定
    電流源がその定電流の値が近いもの同士毎に複数のブロ
    ックに分割されると共に、各ブロック毎に、前記制御電
    流変更手段から供給される信号に基づいて定電流源を選
    択する定電流源選択手段、前記切換手段及び前記電流流
    出流入手段が設けられていることを特徴とする請求項７
    又は８記載の位相同期ループ。
  10. 【請求項１０】 請求項４乃至９のいずれか１に記載の
    位相同期ループを備えたことを特徴とする半導体装置。
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