KR20010062016A - 위상동기루프의 동기방법, 위상동기루프 및 상기위상동기루프가 제공된 반도체 - Google Patents

위상동기루프의 동기방법, 위상동기루프 및 상기위상동기루프가 제공된 반도체 Download PDF

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니시가키 코지
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Abstract

본 발명은 발진 주파수의 대역이 넓고 체배율(multiplying factor)의 변경 범위가 넓은 경우에도 반도체 장치의 칩의 PLL에 의해 점유된 면적을 감소시키고 록업 타임을 단축시킬수 있는 위상동기루프(PLL)의 동기방법이 제공되어 있다. 상기 PLL의 동기방법은 저역 필터(LPF)를 사용하여 위상 주파수 비교기로부터 공급되는 업-클록(/UCK) 또는 다운 클록(DCK)에 따라 차지 펌프에 또는 차지 펌프로부터 유입 또는 유출하는 제어전류를 평활화하는 단계와, 전압 제어 발진기(VCO)를 사용하여 발진 수파수 대역 설정 데이터에 따라 결정된 발진주파수 대역의 제어 전압에 대응하는 발진 주파수의 수를 갖는 내부 클록을 발진하는 단계와, 주파수 분주기를 사용하여 체배율 설정 데이터에 따라 결정된 분주율에서의 내부 클록의 주파수를 분주하여 분주클록으로서 출력하는 단계와, 발진 주파수 대역 설정 데이터 및 체배율 설정 데이터에 따라 제어 전류의 값을 변경하는 단계를 포함한다.

Description

위상동기루프의 동기방법, 위상동기루프 및 상기 위상동기루프가 제공된 반도체{Method of synchronizing phase-locked loop, phase-locked loop and semiconductor provided with same}
본 발명은 위상동기루프(PLL; Phase Locked Loop)의 동기방법, 위상동기루프 및 상기 위상동기루프가 제공된 반도체장치에 관한 것으로서, 보다 상세하게는 반도체장치의 내부 및 외부로부터 공급되는 기준클록에 내부클록을 동기시키는 위상동기루프의 동기방법, 위상동기루프 및 상기 위상동기루프가 제공된 반도체장치에 관한 것이다.
일반적으로, 대규모이고 복잡한 디지털회로를 안정적이면서 고효율로 동작시키는 방법의 하나로서, 디지털회로 내의 모든 래치를 1개의 클록에 동기시켜 동작시키는 동기식 회로 설계방법이 이용가능하다. 대규모집적회로(LSI), 초대규모집적회로(VLSI), 또는 초초대규모집적회로(ULSI)와 같은 반도체장치가 제조되는 경우에, 전술한 동기형 회로구성 방법이 주류를 이루고 있다. 상기와 같은 동기식 회로설계에 의해 설계된 디지털회로를 정확히 동작시키기 위해서 모든 래치가 동일한 타이밍으로 동작할 필요성이 있다. 그 이유는 클록 중의 타이밍의 편차는 이하에 기술되는 바와 같은 단점을 초래하기 때문이다. 즉, 예컨대, 시프트 레지스터가 다수의 직렬접속된 다수의 래치로 구성된 경우에, 후단 래치에 입력되는 클록의 상승 또는 하강이 전단 래치에 입력되는 클록의 상승 또는 하강보다 약간 늦게 지연되는 경우에 후단 래치가 전단 래치로부터의 출력된 데이터를 받아들이는 순간에 전단 래치로부터의 출력된 데이터가 변하기 때문에 원래 클록의 1주기분 만큼 지연되어야 할 데이터가 후단 래치로부터 즉시 출력되는 것과 같은 동작상의 에러가 발생할 위험성이 있다. 상기와 같은 현상을 레이싱(racing)이라고 부른다. 또한, 동기식 반도체 기억장치에서 CPU(중앙처리장치)로부터 공급되는 데이터 판독 커맨드에 따라 외부에서 공급되는 외부클록에 동기하여 발생된 내부클록에 동기하여 데이터가 판독이 되고 그에 따라 동기에 편차가 있다면, CPU가 데이터를 정확히 판독할 수가 없게 되어 CPU 뿐만 아니라 더 나아가 시스템 전체의 오작동을 야기한다.
특히, 최근에, LSI, VLSI, ULSI 등을 포함하는 반도체장치가 고집적화 및 고속화됨에 따라 반도체장치를 구성하는 래치의 수가 증가하기 때문에 반도체장치의 칩상에 디지털회로가 형성되는 경우에, 동시에 동작하는 래치의 수가 많아져 상기와 같은 레이싱이나 상기 데이터의 판독 미스가 발생할 위험성이 증가하고 있다. 상기와 같은 문제를 해결하기 위해, 최근에는 모든 래치에 공급하는 클록을 반도체장치의 외부 또는 반도체장치 내부의 클록 발생수단으로부터 공급되는 기준클록에 동기시키도록 위상동기루프가 제공된 반도체장치가 제조되고 있다.
또한, 최근의 LSI, VLSI, ULSI 등을 포함하는 대규모집적회로 등의 반도체장치의 고속화에 대응하기 위해서 반도체장치가 높은 주파수의 클록으로 동작하는 것이 필요해 진다. 그런데, 반도체장치의 외부에서 공급되는 기준클록의 주파수 자체를 높게 하면 소비전류가 비약적으로 증가된다. 상기와 같은 문제점을 해결하기 위해 체배된(multiplied) 주파수를 갖는 반도체장치의 외부에서 공급된 기준클록에 동기하는 클럭이 기준클럭의 주파수를 증가시킴이 없이 반도체 장치의 내부에 장착된 PLL에 의해 발생되는 방법이 일반적으로 채택되고 있다.
더욱이, LSI, VLSI, ULSI 등을 포함하는 대규모집적회로 등의 반도체장치는 백만개 이상의 트랜지스터로 구성되기 때문에, 트랜지스터 레벨의 회로 설계를 직접한다는 것은 불가능하다. 따라서, CPU, ROM, RAM 등을 각각 1개의 기능블록으로 하여 소요의 기능이 얻어지도록 시스템 전체의 동작이나 구성을 결정하는 시스템 설계와 시스템 설계에서 결정된 사양에 따라 각 기능블록 사이의 관계 및 각 기능블록 내부의 동작을 결정하는 논리 설계와 각각의 기능블록을 NAND게이트, NOR게이트, 래치, 또는 카운터와 같은 논리소자의 조합으로 구성하는 상세 논리설계와 논리설계에 따른 회로 사양을 만족시키도록 트랜지스터 레벨의 전자회로와 소자의 특성을 결정하는 회로 설계를 차례로 단계적으로 실행할 필요성이 있다. 전술한 바와 같이, 논리설계 단계에서, 전술한 PLL은 기능블록을 구성하는 1개의 회로블록으로 취급되므로, 논리설계자는 회로블록의 개개의 성능을 특히 고려함이 없이 자유롭게 논리설계를 실행한다. 따라서, 상기와 같은 회로블록으로서 취급되는 PLL은 범용성이 요구되기 때문에 클록의 발진 주파수 대역이 넓고 체배율(multiplying factor :기준클록의 발진 주파수에 대한 클록의 발진 주파수의 배율을 의미함)의 변경 범위가 넓을 것이 요구되고 있다.
도 10은 종래의 넓은 발진 주파수 대역 및 넓은 체배율 변경 범위를 갖는 PLL의 구성예를 도시하는 블록도이다. 상기 실시예의 PLL은 위상 주파수 비교기(1)와, 차지펌프(2)와, 로우패스 필터(LPF)(3)와, 전압 제어 발진기(VCO)(4)와, 분주기(5)로서 구성되어 반도체장치의 칩상에 형성되어 있다. 위상 주파수 비교기(1)는 반도체장치의 내부 및 외부로부터 공급되는 기준클록(CKR)과 분주기(5)로부터 공급되는 분주클록(CKD) 사이의 위상 주파수의 차이를 검출하여 상기 위상 주파수의 차이에 따른 펄스 폭의 업-클록(/UCK)(액티브-로) 또는 다운-클록(DCK)(액티브-하이)를 차지펌프(2)에 공급한다. 차지펌프(2)는 위상 주파수 비교기(1)로부터 공급되는 위상 주파수의 차이에 대응한 펄스 폭을 갖는 업-클록(/UCK)에 따라 제어전류(IC)를 유출하여 LPF(3)를 구성하는 커패시터에 전하를 충전하거나 위상 주파수 비교기(1)로부터 공급되는 위상 주파수의 차이에 대응한 펄스 폭의 다운-클록(DCK)에 따라 LPF(3)로부터 제어전류(IC)를 유입시켜 LPF(3)를 구성하는 커패시터에 축적된 전하를 방전한다.
LPF(3)는 도 11에 도시된 바와 같이, 저항치(R)를 갖는 저항(6)과 용량치(C1)를 갖는 커패시터(7)가 직렬접속되고 이들과 용량치(C2)를 갖는 커패시터(8)가 병렬접속되어 구성되는 2차 루프필터이며 차지펌프(2)의 출력단과 접지의 사이에 삽입되어 제어전류(IC)를 평활화하여 제어전압으로서 출력한다. VCO(4)는 도시되지 않은 CPU로부터 공급되는 예컨대, 2비트의 발진 주파수 대역 설정데이터(DTF)에 따라 발진 주파수 대역이 예컨대, 4단계로 설정되고 설정된 발진 주파수 대역에서 LPF(3)로부터 공급되는 제어전압에 대응한 발진 주파수를 갖는 내부클록(CKI)을 발진하여 분주기(5)에 공급한다. 분주기(5)는 도시되지 않은 CPU에서부터 공급되는 예컨대, 7비트의 체배율 설정 데이터(DTD)에 따라 설정된 체배율(N)에 따라 내부클록(CKI)을 분주하여 분주클록(CKD)으로서 위상 주파수 비교기(1)에 공급한다. 상기 실시예의 PLL에서는 기준클록(CKR)의 발진 주파수를 f로 한 경우에 내부클록(CKI)의 발진 주파수는 (N ×f)가 되기 때문에 N은 체배율을 의미하지만, 분주기(5)에서 내부클록(CKI)을 기준클록(CKR)의 발진 주파수 f와 동일한 발진 주파수를 갖는 분주클록(CKD)으로 분주한다는 점에서는 N은 분주비를 의미한다.
종래의 PLL의 개방 루프 이득(G(s))은 다음의 식(1)에 의해 표시된다.
여기서, s는 복소변수, Ic는 차지펌프(2)의 제어전류, F(s)는 LPF(3)의 전달함수, Kv는 VCO(4)의 변조 감도, N은 체배율이다. 예컨대, 발진 주파수 대역을 50 내지 300MHz로 하고 체배율(N)을 2 내지 128배로 한 경우, VCO(4)의 변조 감도(Kv)는 LPF(3)로부터 공급되는 1V의 제어전압에 대하여 제조상의 편차나 전압 변동의 영향에 의해 67.3 내지 401MHz가 된다. 따라서, 상기 식(1)에서 알 수 있는 바와 같이, PLL의 개방 루프 이득(G(s))은 약 381배(=(401/2)/(67.3/128)) 정도 변동한다. 제어 이론에 의하면, PLL의 개방 루프 이득(G(s))이 0dB인 경우에 그 위상(∠G(s))이 발진 조건인 위상 지연(-180°)으로부터 어느정도 마진이 있는지를 나타내는 위상 마진은 제어계의 안정을 위해서 45° 이상인 것이 바람직하다.
도 12는 종래의 PLL의 단점을 설명하는 보드선도(Bode diagram)로서, (1)은 이득선도(gain diagram)이며 (2)는 위상선도(phase diagram)이다. 전술한 바와 같이, PLL의 개방 루프 이득(G(s))이 약 381배 정도 변동하면, 도 12에 도시하는 보드선도에서 도 12의 (1)에 화살표로 도시된 바와 같이, 이득선도는 상하로 평행이동하므로 0dB가 되는 각(angle)주파수(ω)도 이에 따라 변하게 된다. 이에 반해, 동 도(2)에 도시된 바와 같은 위상선도는 변하지 않는다. 따라서, 이득선도가 가장 하강한 경우의 위상 마진(도 12(1)의 점 a 참조)이나 이득선도가 가장 상승한 경우의 위상 마진(도 12의 (1)의 점 b 참조)은 도 12의 (2)에 도시된 바와 같이 45°보다 적을 우려(도 12의 (2)의 작은 화살표 참조)가 있고 그 경우에 댐핑 팩터(damping factor)가 작아지기 때문에, 도 13에 곡선 a로서 도시된 바와 같이, 링잉(ringing) 현상이 발생하기 쉽다. 이에 의해, 기준클록(CKR)이 PLL에 공급되고 기준클록(CKR)에 분주클록(CKD)이 동기하기 까지의 과정(록업 과정)에 있어서 VCO(4)의 발진 주파수가 크게 변동하므로 소정의 발진 주파수로의 컨버전스(convergence)가 늦게 된다. 상기 기준클록(CKR)이 PLL에 공급되고 나서 VCO(4)의 발진 주파수가 소정의 발진 주파수로 수속하기 까지의 시간을 "록업 타임(Lock-up)이라고 부른다. 또한, 도 13의 곡선 b는 위상 마진이 충분히 있는 경우의 록업 과정에서의 VCO(4)의 발진 주파수의 수속 과정을 표시하고 있다. 또한,기준클록(CKR)의 발진 주파수가 어떠한 외부적 원인으로 변동하고 또한 원래의 주파수로 되돌아가는 현상이 발생하는 경우가 있는데 상기 경우에 PLL은 상기 록업 과정과 동일한 과정을 나타낸다. 상기왁 같은 이유로, 전술한 위상 마진이 적고 댐핑 팩터가 작은 PLL에서는 링잉이 발생하기가 쉬워지므로 지터(jitter)가 증가된다.
상기와 같은 문제를 해결하기 위해, 종래에는 이득선도가 가장 하강한 경우의 위상 마진을 충분히 얻기 위해 LPF(3)를 구성하는 커패시터(7)의 용량치(C1)를 크게함과 동시에 이득선도가 가장 하강한 경우의 위상 마진을 충분히 얻기 위해 커패시터(8)의 용량치(C2)를 커패시터(7)의 용량치(C1)보다 충분히 작게 한다. 예컨대, 저항(6)의 저항치(R)를 33kΩ으로 한 경우, 커패시터(7)의 용량치(C1)는 240pF로 하고 커패시터(8)의 용량치(C2)는 8pF(용량치(C1)의 30분의 1)로 한다. 그러나, 전술한 LPF(3)를 갖는 PLL을 반도체장치로 구성한 경우에, LPF(3)의 칩에 있어서의 점유 면적은 예컨대, 245㎛×245㎛가 되어 PLL 전체 칩에 있어서의 점유 면적의 33.5%나 차지한다. 그래서, 종래에는 예컨대, 일본국 특개평 10-233682호공보(특허제2933134호공보)에 개시되어 있는 바와 같이, VCO의 발진 주파수에 따라 LPF를 구성하는 커패시터를 전환하는 기술이 제안되고 있다. 그러나, 상기 기술로는 다수의 커패시터를 미리 제공할 필요성이 있으므로 LPF 칩에 있어서의 점유 면적은 오히려 증가된다는 결점이 있다.
전술한 것을 고려하여, 본 발명의 목적은 발진 주파수의 대역이 넓고체배율(multiplying factor)의 변경가능한 범위가 넓은 경우일 지라도, 반도체 장치의 칩의 PLL에 의해 점유된 영역을 감소시킬 수 있고 록업 시간을 줄일 수 있는 PLL이 제공된 반도체 장치, PLL 및 PLL의 동기방법을 제공함을 목적으로 한다.
본 발명의 제1의 특징에 따르면, 기준클록과 분주클록 사이의 위상 주파수의 차이에 대응하는 펄스 폭 또는 펄스의 수를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와, 상기 업-클록 또는 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와, 상기 제어전류를 평활화하여 제어전압으로서 출력하는 LPE와, 설정된 변조 감도에 따라 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 VCO와, 설정된 체배율(multiplying factor)에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기로 적어도 구성된 PLL의 동기방법에 있어서, 상기 방법은 상기 설정된 변조 감도 및 상기 체배율에 따라 상기 제어 전류값을 변경하는 단계를 포함하는 것을 특징으로 하고 있다.
본 발명의 제2의 특징에 따르면, 기준클록과 분주클록 사이의 위상 주파수의 차이에 대응하는 펄스 폭 또는 펄스의 수를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와, 상기 업-클록 또는 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와, 상기 제어전류를 평활화하여 제어전압으로서 출력하는 LPE와, 다수의 발진 주파수 대역 중에서 선택된 1개의 발진 주파수 대역에서 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 VCO와, 설정된 체배율에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기로 구성된 PLL의 동기방법에서, 위상동기루프의 상기 동기방법은 선택된 상기 1개의발진 주파수 대역 및 상기 설정된 체배율에 따라 상기 제어 전류값을 변경하는 단계를 포함하는 것을 특징으로 하고 있다.
전술한 것에서, 상기 제어 전류값이 상기 PLL의 개방 루프 이득(open loop gain)이 소정의 범위내에 포함되도록 변경되는 것은 바람직하다.
본 발명의 제3의 특징에 따르면,
기준클록과 분주클록 사이의 위상 주파수의 차이에 대응하는 펄스 폭 또는 펄스의 수를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와,
상기 업-클록 또는 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와,
상기 제어전류를 평활화하여 제어전압으로서 출력하는 LPE와,
설정된 변조 감도에 따라 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 VCO와,
설정된 체배율에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기와,
상기 변조 감도 및 상기 체배율에 따라 상기 제어 전류값을 변경하는 제어전류 변경수단을 포함하는 PLL이 제공되어 있다.
본 발명의 제4의 특징에 따르면,
기준클록과 분주클록 사이의 위상 주파수의 차이에 대응하는 펄스 폭 또는 펄스의 수를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와,
상기 업-클록 또는 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와,
상기 제어전류를 평활화하여 제어전압으로서 출력하는 LPE와,
상기 설정된 변조 감도에 따라 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 VCO와,
설정된 체배율에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기와,
상기 변조 감도 및 상기 체배율에 따라 상기 제어 전류값을 변경하는 제어전류 변경수단을 포함하는 PLL이 제공되어 있다.
전술한 것에서, 상기 제어전류 변경수단이 상기 PLL의 개방 루프 이득(open loop gain)이 소정의 범위내에 포함되도록 상기 제어 전류값을 변경하면 바람직하다.
또한, 상기 차지펌프가 전류값이 각각 다른 정전류를 공급하는 다수의 정전류원이 제공되며, 상기 제어전류 변경수단으로부터 공급되는 신호에 따라 선택된 정전류원으로부터의 정전류를 상기 제어전류로서 유입 또는 유출하게 하면 바람직하다.
또한, 상기 차지펌프에서, 상기 업-클록에 따라 상기 제어전류를 유출하게 하고 상기 다운-클록에 따라 상기 제어전류를 유입하게 하는 전환기능을 하는 전환수단과 상기 제어전류를 유입 또는 유출하는 수신 및 방출수단이 별개로 장착되면 바람직하다.
또한, 상기 차지펌프는 상기 다수의 정전류원이 정전류가 서로 비슷하거나가까운 정전류원을 각각 갖는 다수의 블록으로 분할되고, 각각의 블록에는 상기 제어전류 변경수단으로부터 공급되는 신호에 따라 상기 정전류원을 선택하는 정전류원 선택수단, 상기 제어전류의 유입 및 유출을 전환하는 상기 전환수단, 및 상기 제어전류를 수신 또는 방출하는 상기 수신 및 방출수단이 제공된 구성을 갖는다면 바람직하다.
본 발명의 제5의 특징에 따르면, 전술한 PLL이 제공된 반도체 장치가 제공되어 있다.
도 1은 본 발명의 제1 실시예에 따른 PLL의 구성을 도시하는 블록도.
도 2는 발진 주파수 대역의 각 범위, 체배율(N)의 각 범위, 및 제어전류 설정신호(S1 내지 S4)의 관계를 도시하는 도면.
도 3은 본 발명의 제1의 실시예에 따른 PLL을 구성하는 차지펌프의 구성의 일 예를 도시하는 개략 회로도.
도 4는 본 발명의 제2 실시예에 따른 PLL의 구성을 도시하는 개략 블록도.
도 5는 본 발명의 제2의 실시예에 따른 PLL을 구성하는 차지펌프의 구성의 일 예를 도시하는 개략 회로도.
도 6은 본 발명의 제3 실시예에 따른 PLL의 구성을 도시하는 개략 블록도.
도 7은 본 발명의 제3의 실시예에 따른 PLL을 구성하는 차지펌프의 구성의 일 예를 도시하는 개략 회로도.
도 8은 본 발명의 제4 실시예에 따른 PLL의 구성을 도시하는 개략 블록도.
도 9는 본 발명의 제4의 실시예에 따른 PLL을 구성하는 차지펌프의 구성의 일 예를 도시하는 개략 회로도.
도 10은 종래의 PLL의 구성의 일 예를 도시하는 개략 블록도.
도 11은 도 10의 종래의 PLL을 구성하는 LPF의 구성의 일 예를 도시하는 개략 회로도.
도 12는 종래 PLL의 단점을 설명하는 보드선도(Bode diagram)로서, (1)은 이득선도(gain diagram)이며 (2)는 위상선도(phase diagram).
도 13은 종래의 PLL의 록업 과정에서의 VCO의 발진 주파수의 시간적 변동의 일 예를 도시하는 파형도.
본 발명을 실시하는 최선의 실시예는 첨부된 도면을 참조하여 여러 실시예를 이용하여 보다 상세히 기술될 것이다.
제1 실시예
도 1은 본 발명의 제1 실시예인 PLL의 구성을 도시하는 개략 블록도이다. 상기 제1 실시예에 따른 PLL은 위상 주파수 비교기(11)와, 디코더(12)와, 차지펌프(13)와, LPF(14)와, VCO(15)와, 분주기(16)로서 구성되어 반도체장치의 칩상에 1개의 회로블록으로서 형성되어 있다. 상기 제1 실시예의 PLL에서, 내부클록(CKI)의 발진 주파수 대역은 50 내지 300MHz로 설정되고 제1 레인지(50 내지 80MHz), 제2 레인지(80 내지 125MHz), 제3 레인지(125. 내지 200MHz), 및 제4 레인지(200 내지 300MHz)의 4개의 레인지로 분할된다. 각 레인지 내의 최대 주파수로부터 최소 주파수까지의 체배율(multiplying factor)(N)은 1.5 내지 1.6으로 설정된다. 체배율(multiplying factor)(N)은 2 내지 128배로 설정되고 제1 레인지(2내지 5배), 제2 레인지(6 내지 16배), 제3 레인지(17 내지 45배), 및 제4 레인지(46 내지 128배)를 포함하는 4개의 레인지로 분할된다. 각 레인지 내의 최대 체배율의 최소 체배율에 대한 배율을 4개의 체배율 범위에서 2.5 내지 3배 정도로 설정된다. 발진주파수 대역과 체배율(N) 양자에 대해 상기와 같이 설정은 반도체장치의 제작상의 편의를 고려하여 실행된다.
위상 주파수 비교기(11)는 반도체장치의 내외로부터 공급되는 기준클록(CKR)과 분주기(16)로부터 공급되는 분주클록(CKD) 사이의 위상 주파수의 차이를 검출하고 상기 위상 주파수의 차이에 대응한 펄스 폭의 업-클록(/UCK)(액티브-로) 또는 다운-클록(DCK)(액티브-하이)를 차지펌프(13)에 공급한다.
디코더(12)는 도시되지 않은 CPU에서부터 공급되는 상기한 제1 내지 제4 레인지 중 어느 하나의 레인지를 설정하기 위한 2비트의 발진 주파수 대역 설정 데이터(DTF)와, 상기한 2 내지 128배의 체배율(N) 중 어느 하나를 설정하기 위한 7비트의 체배율 설정 데이터(DTD)에 따라 차지펌프(13)의 제어전류(IC)를 정전류(IC1 내지 IC4) 중 어느 하나로 설정하기 위한 제어전류 설정신호(S1 내지 S4) 중 어느 하나를 생성하여 차지펌프(13)에 공급한다. 여기서, 도 2에 발진 주파수 대역의 각 레인지, 체배율의 각 레인지, 및 제어전류 설정신호(S1 내지 S4)의 관계의 하나의 예가 도 2에 도시된다.
차지펌프(13)는 디코더(12)로부터 공급되는 제어전류 설정신호(S1 내지 S4) 중 어느 하나에 따라 정전류(IC1 내지 IC4) 중 어느 하나가 설정되고 위상 주파수 비교기(11)로부터 공급되는 위상 주파수의 차이에 대응한 펄스 폭의 업-클록(/UCK)에 따라 설정된 제어전류(IC)를 유출하여 LPF(14)를 구성하는 커패시터에 전하를 충전하거나 위상 주파수 비교기(11)로부터 공급되는 위상 주파수의 차이에 대응한 펄스 폭의 다운-클록(DCK)에 따라 LPF(14)로부터 설정된 제어전류(IC)를 유입시켜 LPF(14)를 구성하는 커패시터에 축적된 전하를 방전한다.
도 3은 상기 제1 실시예에 따른 PLL회로를 구성하는 차지펌프(13)의 구성의 일 예를 도시하는 개략 회로도이다. 상기 실시예의 차지펌프(13)는 정전류원(211 내지 214 및 221 내지 224)과, n채널 MOS 트랜지스터(231 내지 234, 241 내지 244 및 25)와, p채널 MOS 트랜지스터(26)로 구성된다. 정전류원(211 및 221)은 예컨대, 0.78㎂의 정전류(IC1)를 각각 대응하는 n채널 MOS 트랜지스터(231 및 241)에 공급한다. 정전류원(212 및 222)은 예컨대, 2.3㎂의 정전류(IC2)를 각각 대응하는 n채널 MOS 트랜지스터(232 및 242)에 공급한다. 정전류원(213 및 223)은 예컨대, 7.0㎂의 정전류(IC3)를 각각 대응하는 n채널 MOS 트랜지스터(233 및 243)에 공급한다. 정전류원(214 및 224)은 예컨대, 16.3㎂의 정전류(IC4)를 각각 대응하는 n채널 MOS 트랜지스터(234 및 244)에 공급한다. n채널 MOS 트랜지스터(231 내지 234)는 각각 대응하는 액티브-하이의 제어전류 설정신호(S1 내지 S4)의 공급에 의해 온으로 되어 대응하는 정전류원(211 내지 214)으로부터 공급되는 정전류(IC1 내지 IC4)를 액티브-로의 업-클록(/UCK)시에 온으로 된 p채널 MOS 트랜지스터(26)를 통해서 제어전류(IC)로서 유출시킨다. n채널 MOS 트랜지스터(241 내지 244)는 각각 대응하는 액티브-하이의 제어전류 설정신호(S1 내지 S4)의 공급에 의해 온으로 되어 액티브-하이의 다운-클록(DCK)시에 온으로 된 n채널 MOS 트랜지스터(25)를 통해 대응하는정전류원(221 내지 224)의 정전류 (IC1 내지 IC4)를 제어전류(IC)로서 유입시킨다.
도 1에 도시된 LPF(14)는 도 11에 도시된 종래의 기술의 경우와 마찬가지로 저항치(R)를 갖는 저항(6)과 용량치(C1)를 갖는 커패시터(7)가 직렬접속되고, 이들과 용량치(C2)를 갖는 커패시터(8)가 병렬접속되어 구성된 2차 루프 필터이다. 상기 LPE(14)는 차지펌프(13)의 출력단과 접지 사이에 접속되어 제어전류(IC)를 평활화하여 제어전압으로서 출력한다. 그러나, 제1 실시예에서, 저항(6)의 저항치(R)는 33kΩ, 커패시터(7)의 용량치(C1)는 80pF, 커패시터(8)의 용량치(C2)는 8pF(용량치(C1)의 10분의 1)로 설정된다. 따라서, 반도체 장치의 칩에서 LPF(14)에 의해 점유된 면적은 예컨대, 152㎛×152㎛이고, 그 의미는 칩의 전체 면적의 15.9%를 차지한다는 것을 의미한다. VCO(15)는 CPU(도시되지 않음)에서 공급되는 2비트의 발진 주파수 대역 설정 데이터(DTF)에 따라 설정된 레인지의 발진 주파수 대역에서 LPF(14)로부터 공급되는 제어전압에 대응한 발진 주파수를 갖는 내부클록(CKI)을 발진하여 분주기(16)에 공급한다. 분주기(16)는 CPU(도시도지 않음)에서 공급되는 7비트의 체배율 설정 데이터(DTD)에 따라 설정된 체배율(N)에 따라 내부클록(CKI)을 분주하여 분주클록(CKD)을 위상 주파수 비교기(11)에 공급한다.
다음에, 상기 제1 실시예의 PLL이 전술한 바와 같이 구성되는 이유가 설명될 것이다.
먼저, 상기 제1 실시예의 PLL의 개방 루프 이득(G(s))이 전술한 상기 식(1)으로 표시되므로, 발진 주파수 대역이 50 내지 300MHz이고 체배율(N)이 2 내지 128배라고 하면, VCO(15)의 변조 감도(Kv)는 LPF(14)로부터 공급되는 1V의 제어전압에 대해 67.3 내지 401MHz의 범위내에 있게 된다. 반면에, LPF(14)를 구성하는 저항(6)의 저항치(R)는 33kΩ, LPF(14)를 또한 구성하는 커패시터(7)의 용량치(C1)는 80pF, LPF(14)를 구성하는 커패시터(8)의 용량치(C2)는 8pF로 설정된다. 그 결과, PLL의 개방 루프 이득(G(s))이 크게 변한다. 위상 마진이 작기 때문에 록업 타임이 길어 상기 PLL은 외란에 약하게 된다. 따라서, 차지펌프(13)의 제어전류(IC)는 발진 주파수 대역 설정 데이터(DTF)와 7비트의 체배율 설정 데이터(DTD)에 따라 절환되어 PLL의 개방 루프 이득(G(s))은 제어된다. 그 결과, 즉, 상기 식(1)으로부터 자명하듯이 PLL의 개방 루프 이득 G(s)이 VCO(15)의 변조 감도(Kv) 및 체배율(N)의 변경에 의해 크게 변하지만, VCO(15)의 변조 감도(Kv) 및 체배율(N)의 변경분을 상쇄함으로써 즉, VCO(15)의 변조 감도(Kv)와 체배율(N)의 지수(quotient)(Kv/N)의 변동이 상쇄되도록 차지펌프(13)의 제어전류(IC)를 전환함으로써 PLL의 개방 루프 이득(G(s))의 변동은 일정 범위 이내로 제한될 수 있다. 그리고, PLL의 개방 루프 이득(G(s))의 변동이 일정범위 이내로 억제되면, 이득선도(gain diagram)는 도 12의 (1)에 도시된 바와 같은 큰 변동을 나타내지 않기 때문에, 제1 실시예와 같이 LPF(14)를 구성하는 커패시터(7)의 용량치(C1)가 작은 값으로 설정되어도 위상 마진을 충분히 얻는 것이 가능하다. 따라서, 위상 마진이 충분히 얻어지므로 도 13에 곡선 b로 도시된 바와 같이, 덤핑 팩터는 크게 되고 록업 타임은 단축되고 외란에 대해 강해지므로 지터가 감소된다.
다음에, 전술한 바와 같은 구성을 갖는 PLL의 동작이 이하에서 설명될 것이다.
제1 레인지(50 내지 80MHz)를 설정하기 위한 2비트의 발진 주파수 대역 설정 데이터 DTF(예컨데, 00)는 CPU(도시되지 않음)로부터 VCO(15) 및 디코더(12)에 인가됨과 동시에 제1 레인지(2 내지 5배)에 포함된 예컨대, 3배의 체배율(N)을 설정하기 위한 7비트의 체배율 설정 데이터 DTD(0000001)를 분주기(16) 및 디코더(12)에 공급한다. 상기와 같이 하면, 디코더(12)는 2비트의 발진 주파수 대역 설정 데이터 DTF(00) 및 7비트의 체배율 설정 데이터 DTD(0000001)에 따라 차지펌프(13)의 제어전류(IC)를 정전류(IC2)로 설정하기 위한 액티브-하이의 제어전류 설정신호(S2)(도 2 참조)를 생성하여 차지펌프(13)에 공급한다.
따라서, 차지펌프(13)에 있어서, 액티브-하이의 제어전류 설정신호(S2)에 의해 n채널 MOS 트랜지스터(232 및 242)는 각각 온으로 되기 때문에, 위상 주파수 비교기(11)로부터 액티브-로의 업-클록(/UCK)이 공급된 경우에는 정전류원(212)으로부터 공급되는 정전류(IC2)가 액티브-로의 업-클록(/UCK)에 의해 온으로 된 MOS 트랜지스터(26)를 통해 제어전류(IC)로서 유출되어 LPF(14)를 구성하는 커패시터(7 및 8)에 전하를 충전하며, 위상 주파수 비교기(11)로부터 액티브-하이의 다운-클록(DCK)이 공급된 경우에는 액티브-하이의 다운-클록(DCK)에 의해 온으로 된 MOS 트랜지스터(25)를 통해 정전류원(222)의 정전류(IC2)를 제어전류(IC)로서 유입한다. 또한, 상기 제1 실시예에서의 각각의 PLL 부분의 다른 동작은 종래의 기술과 동일하기 때문에 그에 대한 설명은 생략될 것이다.
제2 실시예
도 4는 본 발명의 제2 실시예에 따른 PLL의 구성을 도시하는 개략 블록도이다. 도 4에서, 도 1에 도시된 바와 같은 동일한 기능을 하는 부분에는 동일한 부호를 붙여지고 그 설명은 생략되었다. 제2 실시예의 PLL에서, 도 1에 도시된 차지펌프(13) 대신에 차지펌프(31)가 새롭게 제공되어 있고 인버터(32 및 33)가 새롭게 장착되어 있다. 인버터(32)는 액티브-로의 업-클록(/UCK)을 반전시켜 업-클록(UCK)으로서 차지펌프(31)에 공급한다. 인버터(33)는 액티브-하이의 다운-클록(DCK)을 반전시켜 다운-클록(/DCK)으로서 차지펌프(31)에 공급한다.
도 5는 상기 제2 실시예에 따른 PLL을 구성하는 차지펌프(31)의 구성의 일 예를 도시하는 개략 회로도이다. 도 5에 있어서, 도 3에 도시된 바와 같은 동일한 기능을 하는 부분에는 동일한 부호가 붙여지고 그 설명은 생략되었다. 상기 제2 실시예의 차지펌프(31)에서, n채널 MOS 트랜지스터(25) 및 p채널 트랜지스터(26) 대신에 트랜스퍼 게이트(41 및 42)가 새롭게 제공되어 있고 n채널 MOS 트랜지스터(43 내지 45) 및 p채널 MOS 트랜지스터(46 내지 48)가 추가 제공되어 있다. 상기 트랜스퍼 게이트(41)는 액티브-로의 업-클록(/UCK) 및 업-클록(UCK)이 상기 트랜스퍼 게이트(41)의 양단에 인가되는 경우에 온으로 되어 n채널 MOS 트랜지스터(44)와 n채널 MOS 트랜지스터(45)를 접속한다. 상기 트랜스퍼 게이트(42)는 액티브-하이의 다운-클록(DCK) 및 다운-클록(/DCK)이 상기 트랜스퍼 게이트(42)의 양단에 인가되는 경우에 온으로 되어 p채널 MOS 트랜지스터(47)와 p채널 MOS 트랜지스터(48)를 접속한다.
n-채널MOS 트랜지스터(43)는 업-클록(UCK)이 인가되는 경우에 n채널 MOS 트랜지스터(45)의 게이트 전압을 전원전압(VDD)의 레벨까지 풀업(pull up)한다. n채널 MOS 트랜지스터(44)의 게이트는 트랜스퍼 게이트(41)가 온으로 되는 경우에 n채널 트랜지스터의 게이트에 접속되고, MOS 트랜지스터(43)가 오프로 되기 때문에 n채널 MOS 트랜지스터(45)의 게이트에 전원전압(VDD)의 인가가 중단되는 경우에, 미러 효과에 의해 액티브-하이의 제어전류 설정신호(S1 내지 S4) 중 어느 하나에 의해 온으로 된 n채널 MOS 트랜지스터(241 내지 244) 중 어느 하나를 통해 n채널 MOS 트랜지스터(44)에 흐르는 정전류(IC1 내지 IC4) 중 어느 하나의 전류와 개략 동일한 전류는 n채널 MOS 트랜지스터(45)를 통해 흐르고, 상기 전류는 제어전류(IC)로서 유출된다. p채널 MOS 트랜지스터(46)는 다운-클록(/DCK)의 인가에 의해 온으로 되어 p채널 MOS 트랜지스터(48)의 게이트 전압을 접지레벨에 풀다운(pull down)한다. p채널 MOS 트랜지스터(47)의 게이트는 트랜스퍼 게이트(42)가 온으로 되는 경우에 p채널 MOS 게이트에 접속되고, p채널 MOS 트랜지스터(46)가 오프로 되기 때문에 p채널 MOS 트랜지스터(48)의 게이트의 접지가 중단되는 경우에, 미러효과에 의해 액티브-하이의 제어전류 설정신호(S1 내지 S4) 중 어느 하나에 의해 온으로 된 n채널 MOS 트랜지스터(231 내지 234) 중 어느 하나를 통해 p채널 MOS 트랜지스터(47)에 흐르는 정전류(IC1 내지 IC4) 중 어느 하나와 개략 동일한 전류는 제어전류(IC)로서 p채널 MOS 트랜지스터(48)에 유입된다.
다음에, 상기 제2 실시예의 PLL의 동작에 관한 기술이 이하에서 이루어질 것이다.
우선, 주파수 대역의 제2 레인지(80 내지 125MHz)를 설정하기 위한 2비트의발진 주파수 대역 설정 데이터(DTF)(예컨대, 01)는 CPU(도시되지 않음)에 의해 VCO(15) 및 디코더(12)에 인가되는 동시에, 제3 레인지(예컨대, 17 내지 45배) 중의 예컨대, 40배의 체배율(N)을 설정하기 위한 7비트의 체배율 설정 데이터(DTD)(100111)를 분주기(16) 및 디코더(12)에 공급한다. 상기에 의해 디코더(12)는 2비트의 발진 주파수 대역 설정 데이터(DTF)(01)와 7비트의 체배율 설정 데이터(DTD)(100111)에 따라 차지펌프(31)의 제어전류(IC)를 정전류(IC3)로 설정하기 위한 액티브-하이의 제어전류 설정신호(S3(도 2 참조))를 생성하여 차지펌프(31)에 공급한다. 따라서, 차지펌프(31)에 있어서, 액티브-하이의 제어전류 설정신호(S3)에 의해 n채널 MOS 트랜지스터(233 및 243)가 각각 온으로 된다. 그에 따라, 위상 주파수 비교기(11)로부터 액티브-로의 업-클록(/UCK)이 공급되는 동시에 인버터(32)로부터 업-클록(UCK)이 공급된 경우에는 트랜스퍼 게이트(41)가 온으로 되어 n채널 MOS 트랜지스터(44 및 45)의 서로의 게이트가 접속되고, n채널 MOS 트랜지스터(43)가 오프로 되어 n채널 MOS 트랜지스터(45)의 게이트에 전원전압(VDD)이 인가되지 않는다. 따라서, 미러효과에 의해 액티브-하이의 제어전류 설정신호(S3)에 의해 온으로 된 n채널 MOS 트랜지스터(243)을 통해 n채널 MOS 트랜지스터(44)에 흐르는 정전류(IC3)와 개략 동일한 전류가 n채널 MOS 트랜지스터(45)에 흘러 그 전류가 제어전류(IC)로서 유출되어 LPF(14)를 구성하는 커패시터(7 및 8)에 전하를 충전한다.
반면에, 위상 주파수 비교기(11)로부터 액티브-하이의 다운-클록(DCK)이 공급되는 동시에 인버터(33)로부터 다운-클록(/DCK)이 공급된 경우에, 트랜스퍼 게이트(42)가 온으로 되어 p채널 MOS 트랜지스터(47 및 48)의 서로의 게이트가 접속되는 동시에 상기 MOS 트랜지스터(46)가 오프로 되어 p채널 MOS 트랜지스터(48)의 게이트가 접지되지 않는다. 따라서, 미러효과에 의해 액티브-하이의 제어전류 설정신호(S3)에 의해 온으로 된 n채널 MOS 트랜지스터(233)를 통해 p채널 MOS 트랜지스터(47)에 흐르는 정전류(IC3)와 개략 동일한 전류가 제어전류(IC)로서 p채널 MOS 트랜지스터(48)에 유입된다. 또한, PLL의 다른 동작은 종래의 PLL과 동일하므로 그 설명은 생략된다.
제2 실시예에 따르면, 상기 제1 실시예에서 얻어지는 효과 이외에 업-클록(/UCK) 또는 다운-클록(DCK)이 공급되는 경우의 노이즈의 발생 방지라는 효과를 얻을 수 있다. 즉, 도 3에 도시된 차지펌프(13)에서, n채널 MOS 트랜지스터(25) 및 p채널 MOS 트랜지스터(26)가 스위칭 트랜지스터와 출력 트랜지스터 양쪽의 기능을 하므로, 업-클록(/UCK) 또는 다운-클록(DCK)의 공급시의 n채널 MOS 트랜지스터(25) 또는 p채널 MOS 트랜지스터(26)가 온으로 되는 경우에, n채널 MOS 트랜지스터(25) 및 p채널 MOS 트랜지스터(26) 각각의 기생용량에 기인하는 노이즈가 발생하기 쉽다. 상기 제2 실시예의 PLL에서, 출력 트랜지스터인 n채널 MOS 트랜지스터(45) 및 p채널 MOS 트랜지스터(48)는 각각 드레인에 전원전압(VDD)이 인가되거나 접지되므로, 트랜스퍼 게이트(41 또는 42)가 온으로 되더라도 n채널 MOS 트랜지스터(45) 또는 p채널 MOS 트랜지스터(48)의 각각 드레인의 전위는 일정하여 노이즈의 발생을 방지한다.
제3 실시예
도 6은 본 발명의 제3 실시예에 따른 PLL의 구성을 도시하는 개략 블록도이다. 도 6에서, 도 1에 도시된 바와 같은 동일한 기능을 하는 부분에는 동일한 부호를 붙여 그 설명을 생략한다. 제3 실시에서, 도 1에 도시된 차지펌프(13) 대신에 차지펌프(51)가 새롭게 제공된다. 도 7은 차지펌프(51)의 구성의 일 예를 도시하는 회로도이다. 도 7에서, 도 3에 도시된 바와 같은 기능을 하는 부분에는 동일한 부호를 붙여 그 설명을 생략한다. 도 7에 도시된 차지펌프(51)에서, n채널 MOS 트랜지스터(25) 및 p채널 MOS 트랜지스터(26) 대신에 n채널 MOS 트랜지스터(521 및 522)와, p채널 MOS 트랜지스터(531 및 532)가 새롭게 장착되고 정전류(IC1 및 IC2)가 유출 또는 유입되는 블록과 정전류(IC3 및 IC4)가 유출 또는 유입되는 블록이 분할되어 있다. n채널 MOS 트랜지스터(231 및 232)는 각각 대응하는 액티브-하이의 제어전류 설정신호(S1 및 S2)에 의해 온으로 되고, 대응하는 정전류원(211 및 212)으로부터 공급되는 정전류(IC1 및 IC2)를 액티브-로의 업-클록(/UCK)에 의해 온으로 된 MOS 트랜지스터(521)를 통해 제어전류(IC)로서 유출시킨다. 마찬가지로, MOS 트랜지스터(233 및 234)는 각각 대응하는 액티브-하이의 제어전류 설정신호(S3 및 S4)에 의해 온으로 되고 대응하는 정전류원(213 및 214)으로부터 공급되는 정전류(IC3 및 IC4)를 액티브-로의 업-클록(/UCK)에 의해 온으로 된 MOS 트랜지스터(522)를 통해 제어전류(IC)로서 유출시킨다. 또한, n채널 MOS 트랜지스터(241 및 242)는 각각 대응하는 액티브-하이의 제어전류 설정신호(S1 및 S2)에 의해 온으로 되고, 액티브-하이의 다운-클록(DCK)에 의해 온으로 된 p채널 MOS 트랜지스터(531)를 통해 대응하는 정전류원(221 및 222)의 정전류(IC1 및 IC2)를 제어전류(IC)로서유입시킨다. 마찬가지로, n채널 MOS 트랜지스터(243 및 244)는 각각 대응하는 액티브-하이의 제어전류 설정신호(S3 및 S4)에 의해 온으로 되고, 액티브-하이의 다운-클록(DCK)에 의해 온으로 된 p채널 MOS 트랜지스터(532)를 통해 대응하는 정전류원(223 및 224)의 정전류(IC3 및 IC4)를 제어전류(IC)로서 유입시킨다. 또한, PLL 각 부분의 동작은 제1 실시예와 개략 동일하므로 그 설명은 생략된다.
따라서, 제3 실시예에 따르면, 상기 제1 실시예에서 얻어지는 효과의 이외에도 회로 특성의 최적화라는 효과를 얻을 수 있다. 즉, 도 3으로부터 자명하듯이, n채널 MOS 트랜지스터(25) 및 p채널 MOS 트랜지스터(26)에는 제어전류(IC)로서 정전류(IC1 내지 IC4)가 흐르게 되지만, 정전류(IC4)(16.3㎂)는 정전류(IC1)(0.78㎂)의 20 배 이상이므로 그와 같은 광범위한 전류를 MOS 트랜지스터(25 및 26)에 흘리면 회로 특성을 희생시킬 필요성이 있다. 그러나, 상기 제3 실시예의 PLL에서, 정전류(IC1 및 IC2)가 유출 또는 유입되는 블록과 정전류(IC3 및 IC4)가 유출 또는 유입되는 블록이 분할되어 있고 n채널 MOS 트랜지스터(521) 및 p채널 MOS 트랜지스터(531)에 흐르는 제어전류(IC)는 정전류(IC1)(0.78㎂)와 정전류(IC2)(2.3㎂)이고, n채널 MOS 트랜지스터(522) 및 p채널 MOS 트랜지스터(532)에 흐르는 제어전류(IC)는 정전류(IC3)(7.0㎂)와 정전류(IC4)(16.3㎂)이고, 전류의 범위는 2 내지 3배 정도이다. 상기와 같이, 2 내지 3배 정도의 전류를 흘리는 n채널 MOS 트랜지스터(521)와 p채널 MOS 트랜지스터(531) 및 n채널 MOS 트랜지스터(522) 와 p채널 MOS 트랜지스터(532)를 제작하는 것은 비교적 용이하므로 회로 특성을 최적화 할 수가 있다.
제4 실시예
도 8은 본 발명의 제4 실시예에 따른 PLL의 구성을 도시하는 개략 블록도이다. 도 8에서, 도 4에 도시된 바와 같은 기능을 하는 부분에는 동일한 부호를 붙여 그 설명을 생략한다. 제4 실시예의 PLL에서, 도 4에 도시된 차지펌프(31) 대신에 차지펌프(61)가 새롭게 장착되어 있다.
도 9는 제4 실시예에 따른 PLL을 구성하는 차지펌프(61)의 구성의 일 예를 도시하는 개략 회로도이다. 도 9에서, 도 5에 도시된 바와 같은 기능을 하는 부분에는 동일한 부호를 붙여 그 설명을 생략한다. 도 9에 도시된 차지펌프(61)에서, 도 5에 도시된 트랜스퍼 게이트(41 및 42)와 n채널 MOS 트랜지스터(43 내지 45), 및 p채널 MOS 트랜지스터(46 내지 48)의 대신에, 트랜스퍼 게이트(711, 712, 721 및 722), n채널 MOS 트랜지스터(731, 732, 741, 742, 751 및 752), 및 p채널 MOS 트랜지스터(761, 762, 771, 772, 781 및 782)가 새롭게 각각 장착되고, 정전류(IC1 및 IC2)가 유출 또는 유입되는 블록과 정전류(IC3 및 IC4)가 유출 또는 유입되는 블록이 분할되어 있다.
상기 트랜스퍼 게이트(711)는 그 양단에 액티브-로의 업-클록(/UCK) 및 업-클록(UCK)이 인가되는 경우에 온으로 되고, n채널 MOS 트랜지스터(741)의 게이트와 n채널 MOS 트랜지스터(751)의 게이트를 접속한다. 마찬가지로, 트랜스퍼 게이트(712)는 그 양단에 액티브-로의 업-클록(/UCK) 및 업-클록(UCK)이 인가되는 경우에 온으로 되고, n채널 MOS 트랜지스터(742)의 게이트와 n채널 MOS 트랜지스터(752)의 게이트를 접속한다. 또한, 트랜스퍼 게이트(721)는 그 양단에액티브-하이의 다운-클록(DCK) 및 다운-클록(/DCK)이 인가되는 경우에 온으로 되고, p채널 MOS 트랜지스터(771)의 게이트와 p채널 MOS 트랜지스터(781)의 게이트를 접속한다. 마찬가지로, 트랜스퍼 게이트(722)는 그 양단에 액티브-하이의 다운-클록(DCK) 및 다운-클록(/DCK)이 인가되는 경우에 온으로 되고, p채널 MOS 트랜지스터(772)의 게이트와 p채널 MOS 트랜지스터(782)의 게이트를 접속한다.
n채널 MOS 트랜지스터(731)는 업-클록(UCK)이 인가됨에 의해 온으로 되고,n채널 MOS 트랜지스터(751)의 게이트 전압을 전원전압(VDD)으로 풀업한다. n채널 MOS 트랜지스터(741 및 751)에 있어서는 트랜스퍼 게이트(711)가 온으로 됨으로써 서로의 게이트가 접속되고, n채널 MOS 트랜지스터(731)가 오프로 됨에 의해 n채널 MOS 트랜지스터(751)의 게이트에 전원전압(VDD)이 인가되지 않으면, 미러효과에 의해서 액티브-하이의 제어전류 설정신호(S1 또는 S2) 중 어느 하나에 의해 온으로 된 n채널 MOS 트랜지스터(241 또는 242) 중 어느 하나를 통해 n채널 MOS 트랜지스터(741)에 흐르는 정전류(IC1 또는 IC2) 중 어느 하나와 개략 동일한 전류가 MOS 트랜지스터(751)에 흐르고 그 전류가 제어전류(IC)로서 유출된다.
n채널 MOS 트랜지스터(732)는 업-클록(UCK)이 인가됨에 의해 온으로 되고, n채널 MOS 트랜지스터(752)의 게이트 전압을 전원전압(VDD)으로 풀업한다. n채널 MOS 트랜지스터(742 및 752)에 있어서는 트랜스퍼 게이트(712)가 온 으로 됨에 의해 서로의 게이트가 접속되고, n채널 MOS 트랜지스터(732)가 오프로 됨에 의해 n채널 MOS 트랜지스터(752)의 게이트에 전원전압(VDD)이 인가되지 않으면, 미러효과에 의해 액티브-하이의 제어전류 설정신호(S3 또는 S4) 중 어느 하나에 의해 온으로된 n채널 MOS 트랜지스터(243 또는 244) 중 어느 하나를 통해 n채널 MOS 트랜지스터(742)에 흐르는 정전류(IC3 또는 IC4) 중 어느 하나와 개략 동일한 전류가 MOS 트랜지스터(752)에 흐르고 그 전류가 제어전류(IC)로서 유출된다.
p채널 MOS 트랜지스터(761)는 다운-클록(/DCK)이 인가됨에 의해 온으로 되고, p채널 MOS 트랜지스터(781)의 게이트 전압을 접지에 풀다운한다. 상기 MOS 트랜지스터(771 및 781)에 있어서는 트랜스퍼 게이트(721)가 온으로 됨에 의해 서로의 게이트가 접속되는 동시에 p채널 MOS 트랜지스터(761)가 오프로 됨에 의해 p채널 MOS 트랜지스터(781)의 게이트가 접지되지 않으면 미러효과에 의해 액티브-하이의 제어전류 설정신호(S1 또는 S2) 중 어느 하나에 의해 온으로 된 n채널 MOS 트랜지스터(231 또는 232) 중 어느 하나를 통해 p채널 MOS 트랜지스터(771)에 흐르는 정전류(IC1 또는 IC2) 중 어느 하나와 개략 동일한 전류가 제어전류(IC)로서 p채널 MOS 트랜지스터(781)에 유입된다.
p채널 MOS 트랜지스터(762)는 다운-클록(/DCK)이 인가됨에 의해 온으로 되고, p채널 MOS 트랜지스터(782)의 게이트 전압을 접지에 풀다운한다. p채널 MOS 트랜지스터(772 및 782)에 있어서는 트랜스퍼 게이트(722)가 온으로 됨에 의해 서로의 게이트가 접속되는 동시에 p채널 MOS 트랜지스터(762)가 오프로 됨에 의해 p채널 MOS 트랜지스터(782)의 게이트가 접지되지 않으면 미러효과에 의해 액티브-하이의 제어전류 설정신호(S3 또는 S4) 중 어느 하나에 의해 온으로 된 MOS n채널 트랜지스터(233 또는234) 중 어느 하나를 통해 p채널 MOS 트랜지스터(772)에 흐르는 정전류(IC3 또는 IC4) 중 어느 하나와 개략 동일한 전류가 제어전류(IC)로서 p채널MOS 트랜지스터(782)에 유입된다.
또한, PLL 각 부의 동작은 상기 제2 실시예와 개략 동일하므로 그 설명은 생략된다.
따라서, 제4의 실시예에 따르면, 상기 제3 실시예에서 얻는 효과 이외에도 회로 특성의 최적화 및 회로의 오동작 방지라는 효과를 얻을 수 있다. 즉, 도 3으로부터 자명하듯이, n채널 MOS 트랜지스터(44 및 47)에는 제어전류(IC)로서 정전류(IC1 내지 IC4)가 흐르게 되지만, 정전류(IC4)(16.3㎂)는 정전류(IC1)(0.78㎂)의 20배 이상이나 되기 때문에 그와 같은 광범위한 전류를 MOS 트랜지스터(44 및 47)에 흘리고자 하면 회로 특성을 다소 희생할 필요가 있다. 또한, 그와 같은 광범위한 전류를 n채널 MOS 트랜지스터(44) 및 p채널 MOS 트랜지스터(47)에 흘리는 경우에 n채널 MOS 트랜지스터(44) 및 p채널 MOS 트랜지스터(47)의 게이트-소스 사이 전압(VGS)이 크게 변동되므로 n채널 MOS 트랜지스터(44) 및 p채널 MOS 트랜지스터(47)가 불포화 상태로 되어 충분한 미러효과를 얻을 수 없다. 따라서, n채널 MOS 트랜지스터(45) 및 p채널 MOS 트랜지스터(48)에는 n채널 MOS 트랜지스터(44) 및 p채널 MOS 트랜지스터(47)에 흐르는 전류와 개략 동일한 전류가 흐르지 않아 회로가 정상으로 동작하지 않을 가능성이 있다. 이에 반해, 상기 실시예의 PLL에서는 정전류(IC1 및 IC2)가 유출 또는 유입되는 블록과 정전류(IC3 및 IC4)가 유출 또는 유입되는 블록이 분할되어 있고, n채널 MOS 트랜지스터(741) 및 p채널 MOS 트랜지스터(771)에 흐르는 제어전류(IC)는 정전류(IC1)(0.78㎂)와 정전류(IC2)(2.3㎂)이고, n채널 MOS 트랜지스터(742) 및 p채널 MOS 트랜지스터(772)에 흐르는제어전류(IC)는 정전류(IC3)(7.0㎂)와 정전류(IC4)(16.3㎂)이고, 전류의 범위는 2 내지 3배 정도이다. 이와 같이 2 내지 3배 정도의 전류를 흘리는 n채널 MOS 트랜지스터(741)와 p채널 MOS 트랜지스터(771) 및 n채널 MOS 트랜지스터(742)와 p채널 MOS 트랜지스터(772)를 제작하는 것은 비교적 용이하므로 회로 특성을 최적화할 수 있다.
또한, n채널 MOS 트랜지스터(741), p채널 MOS 트랜지스터(771), n채널 MOS 트랜지스터(742), 및 p채널 MOS 트랜지스터(772)에 흐르는 전류의 변동차이는 단지 2 내지 3배 정도이므로, n채널 MOS 트랜지스터(741), p채널 MOS 트랜지스터(771), n채널 MOS 트랜지스터(742), 및 p채널 MOS 트랜지스터(772)의 게이트-소스 사이 전압(VGS)의 변동은 작기 때문에, n채널 MOS 트랜지스터(741), p채널 MOS 트랜지스터(771), n채널 MOS 트랜지스터(742), 및 p채널 MOS 트랜지스터(772)가 불포화 상태로 되지 않아 충분한 미러효과를 얻을 수 있다. 따라서, n채널 MOS 트랜지스터(741), p채널 MOS 트랜지스터(771), n채널 MOS 트랜지스터(742), p채널 MOS 트랜지스터(772)에는 n채널 MOS 트랜지스터(751), p채널 MOS 트랜지스터(781), n채널 MOS 트랜지스터(752), p채널 MOS 트랜지스터(782)에 흐르는 전류와 개략 동일한 전류가 흘러서 회로의 오작동의 위험성이 없게 된다.
전술한 바와 같이, 본 발명에 따르면, 전압 제어 발진기의 변조 감도 또는 발진 주파수 대역 및 체배율에 따라 차지펌프로부터 유출 또는 유입되는 제어전류의 값을 변경하도록 하는 구성을 갖기 때문에, 주파수의 대역이 넓고 체배율 변경범위가 넓은 경우일에도, 칩에 의한 점유 면적을 줄일 수 있고, 록업 타임을 단축할 수 있으며 외란에 대한 높은 저항성을 갖게 할 수 있다.
또한, 본 발명에 따르면, PLL의 차지펌프는 전환수단과 입출력수단이 별개로 제공되어 있기 때문에, 업-클록 또는 다운-클록이 공급되는 경우에 노이즈가 발생하기 어렵다.
더욱이, 본 발명에 따르면, 차지펌프는 정전류원이 그 정전류의 값이 가까운 것 끼리 복수의 블록으로 분할되며 각 블록마다 정전류원 선택수단, 전환수단 및 전류 유출유입수단이 제공되므로 회로 특성을 최적화할 수 있다.
더욱이, 본 발명에 따르면, 차지펌프는 정전류원이 그 정전류의 값이 가까운 것 끼리 복수의 블록으로 분할되는 동시에 각 블록마다 정전류원 선택수단, 전환수단 및 전류 유출유입수단이 제공되고, 또한, 각 블록마다 전환수단과 입출력수단이 별개로 제공되어 있기 때문에 회로의 오동작을 방지할 수 있다.
본 발명의 실시예를 도면을 참조하여 상술하여 왔는데, 구체적인 구성은 상기 실시예에 한정되는 것이 아니라, 본 발명의 요지를 벗아나지 않는 범위의 설계의 변경 등이 있어도 본 발명에 포함된다. 예컨대, 전술한 각 실시예에 있어서는 본 발명을 위상 주파수 비교기와, 차지펌프와, LPF와, VCO와, 분주기로서 구성되는 PLL에 적용하는 실시예를 나타냈지만, 이에 한정되지 않고, 본 발명은 분주기의 전단에 전치 분주기(프레스케일러)가 제공된 고정 프레스케일러 방식의 PLL이나, 전치 분주기 및 스왈로 카운터(swallow counter)가 제공된 펄스 스왈로 방식의 PLL 등, 적어도 위상 주파수 비교기와, 차지펌프와, LPF와, VCO와, 분주기를 갖고 있는PLL이라면 어떠한 방식의 PLL에도 적용할 수 있다. 더욱이, 또한, 전술한 각 실시예에 있어서는 위상 주파수 비교기(11)는 기준클록(CKR)과 분주기(16)로부터 공급되는 분주클록(CKD)과의 사이의 위상 주파수의 차이를 검출하여 상기 위상 주파수의 차이에 대응한 펄스 폭의 업-클록(/UCK)(액티브-로) 또는 다운-클록(DCK)(액티브-하이)을 차지펌프에 공급하는 실시예를 나타냈지만, 이에 한정되지 않고, 업-클록 및 다운-클록의 논리는 어떠한 논리이어도 무방하다. 또한, 위상 주파수 비교기(11)는 위상 주파수의 차이에 대응한 펄스 수의 업-클록 또는 다운-클록을 차지펌프에 공급하도록 구성하여도 양호한다. 또한, 전술한 각 실시예에 있어서, 디코더(12)는 2비트의 발진 주파수 대역 설정 데이터(DTF)와 7비트의 체배율 설정 데이터(DTD)에 따라 제어전류 설정신호(S1 내지 S4) 중 어느 하나를 생성하여 차지펌프에 공급하는 실시예를 나타냈지만, 이것에 한정되지는 않는다. 요컨대, 상기 식(1)에서 알 수 있는 바와 같이, VCO(15)의 변조 감도(Kv)와 체배율(N)이 변경 되더라도 LPF(14)의 전달함수(F(s))를 변경하지 않은 채 PLL의 개방 루프 이득(G(s))의 변동을 일정한 범위 내로 억제할 수 있으면 좋다. 따라서, VCO(15)가 그 변조 감도(Kv)를 직접 변경할 수 있는 구성을 갖는 경우에는 디코더(12)는 도시되지 않은 CPU에서 공급되는 변조 감도(Kv)의 값과 체배율 설정 데이터(DTD)에 따라 제어전류 설정신호(S1 내지 S4) 중 어느 하나를 생성하여 차지펌프에 공급하도록 구성하여도 양호하다.
더욱, 전술한 실시예에 있어서, 도 11에 도시된 바와 같이, LPF(3)는 저항치(R)를 갖는 저항(6)과 용량치(C1)를 갖는 커패시터(7)가 직렬접속되고 이들과 용량치(C2)를 갖는 커패시터(8)가 병렬접속되어 구성된 2차 루프필터인 실시예를 나타냈지만, 이에 한정되지 않고 LPF(3)는 차지펌프로부터 유출 또는 유입되는 제어전류(IC)를 평활화하여 제어전압으로서 VCO(15)에 공급할 수 있는 구성이면 어떠한 것이라도 좋다. 또한, 전술한 실시예에서, 제어전류 설정신호(S1 내지 S4)는 VCO(15)의 발진 주파수 대역의 제1 내지 제4 레인지, 분주기(16)의 체배율(N)의 제1 내지 제4 레인지, 및 도 2에 도시하는 관계를 갖는 실시예를 나타냈지만, VCO(15)의 발진 주파수 대역의 레인지수나 주파수의 값, 분주기(16)의 체배율(N)의 값 또는 레인지의 수는 이것에 한정되지 않는다.
또한, 본 발명의 PLL은 넓은 발진 주파수 대역 및 넓은 체배율 변경 범위를 갖고 있기 때문에, 종래의 기술에서 설명한 반도체장치의 논리 설계시의 회로 블록으로서 사용할 수 있지만, 발진 주파수 대역 설정 데이터(DTF)와 체배율 설정 데이터(DTD)에 따라 내부클록(CKI)의 주파수를 변경할 수 있기 때문에, 상기 용도 이외로도 여러가지 용도에 적용할 수 있다.
더욱, 본 발명의 PLL은 예컨대, 통신기기 등에 탑재한 경우, 다른 통신기기로부터의 송신을 대기하고 있는 상태에서, 필요 최소한의 회로만을 동작시켜 소비전력을 삭감하기 위해 CPU의 동작클록의 주파수가 저속화되는데 따라 내부클록(CKI)의 주파수를 저속화 하는 용도에도 적용할 수 있다.

Claims (16)

  1. 기준클록과 분주클록 사이의 발진 주파수의 차이에 대응하는 펄스 폭 또는 다수의 펄스를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와, 상기 업-클록 또는 상기 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와, 상기 제어전류를 평활화하여 제어전압으로서 출력하는 저역 필터와, 설정된 변조 감도에 따라 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 전압 제어 발진기와, 설정된 체배율(multiplying factor)에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기로 적어도 구성된 위상동기루프의 동기방법으로서, 상기 설정된 변조 감도 및 상기 설정된 체배율에 따라 상기 제어 전류값을 변경하는 단계를 포함하는 것을 특징으로 하는 위상동기루프의 동기방법.
  2. 제 1항에 있어서,
    상기 제어 전류값은 상기 위상동기루프의 개방 루프 이득(open loop gain)이 소정의 범위내에 포함되도록 변경되는 것을 특징으로 하는 위상동기루프의 동기방법.
  3. 기준클록과 분주클록 사이의 발진 주파수의 차이에 대응하는 펄스 폭 또는 다수의 펄스를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와, 상기 업-클록 또는 상기 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와, 상기 제어전류를 평활화하여 제어전압으로서 출력하는 저역 필터와, 다수의 발진 주파수 대역 중에서 선택된 1개의 발진 주파수 대역에서 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 전압 제어 발진기와, 설정된 체배율에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기로 적어도 구성된 위상동기루프의 동기방법으로서, 선택된 상기 1개의 발진 주파수 대역 및 상기 설정된 체배율에 따라 상기 제어 전류값을 변경하는 단계를 포함하는 것을 특징으로 하는 위상동기루프의 동기방법.
  4. 제 3항에 있어서,
    상기 제어 전류값은 상기 위상동기루프의 개방 루프 이득이 소정의 범위내에 포함되도록 변경되는 것을 특징으로 하는 위상동기루프의 동기방법.
  5. 위상동기루프에 있어서,
    기준클록과 분주클록 사이의 발진 주파수의 차이에 대응하는 펄스 폭 또는 다수의 펄스를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와,
    상기 업-클록 또는 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와,
    상기 제어전류를 평활화하여 제어전압으로서 출력하는 저역 필터와,
    설정된 변조 감도에 따라 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 전압 제어 발진기와,
    설정된 체배율에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기와,
    상기 설정된 변조 감도 및 상기 설정된 체배율에 따라 상기 제어 전류값을 변경하는 제어전류 변경수단을 포함하는 것을 특징으로 하는 위상동기루프.
  6. 제 5항에 있어서,
    상기 제어전류 변경수단은 상기 위상동기루프의 개방 루프 이득이 소정의 범위내에 포함되도록 상기 제어 전류값을 변경하는 것을 특징으로 하는 위상동기루프.
  7. 제 5항에 있어서,
    상기 차지펌프는 전류값이 각각 다른 정전류를 공급하는 다수의 정전류원이 제공되어, 상기 제어전류 변경수단으로부터 공급되는 신호에 따라 선택된 정전류원으로부터의 정전류를 상기 제어전류로서 유입 또는 유출시키는 것을 특징으로 하는 위상동기루프.
  8. 제 7항에 있어서,
    상기 차지펌프에서, 상기 업-클록에 따라 상기 제어전류를 유출하도록 하는 기능과 상기 다운-클록에 따라 상기 제어전류를 유입하게 하는 기능을 전환하는 전환수단과, 상기 제어전류를 수신 또는 방출하는 수신/방출수단이 별도의 상태로 장착되는 것을 특징으로 하는 위상동기루프
  9. 제 7항에 있어서,
    상기 차지펌프는 상기 다수의 정전류원이 정전류가 서로 비슷하며 가까운 정전류원을 각각 갖는 다수의 블록으로 분할되고, 각각의 블록에는 상기 제어전류 변경수단으로부터 공급되는 신호에 따라 상기 정전류원의 어느 하나를 선택하는 수단과, 상기 제어전류의 유입 및 유출을 전환하는 상기 전환수단과, 상기 제어전류를 수신 또는 방출하는 상기 수신/방출수단이 제공되는 구성을 특징으로 하는 위상동기루프.
  10. 위상동기루프에서,
    기준클록과 분주클록 사이의 발진 주파수의 차이에 대응하는 펄스 폭 또는 다수의 펄스를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와,
    상기 업-클록 또는 상기 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와,
    상기 제어전류를 평활화하여 제어전압으로서 출력하는 저역 필터와,
    다수의 발진 주파수 대역 중에서 선택된 1개의 발진 주파수 대역에서 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 전압 제어 발진기와,
    설정된 체배율에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기와,
    상기 설정된 변조 감도 및 상기 설정된 체배율에 따라 상기 제어 전류값을 변경하는 제어전류 변경수단을 포함하는 것을 특징으로 하는 위상동기루프.
  11. 제 10항에 있어서,
    상기 제어전류 변경수단은 상기 위상동기루프의 개방 루프 이득이 소정의 범위내에 포함되도록 상기 제어 전류값을 변경하는 것을 특징으로 하는 위상동기루프.
  12. 제 10항에 있어서,
    상기 차지펌프는 전류값이 각각 다른 정전류를 공급하는 다수의 정전류원이 제공되어, 상기 제어전류 변경수단으로부터 공급되는 신호에 따라 선택된 정전류원으로부터의 정전류를 상기 제어전류로서 유입 또는 유출하게 하는 것을 특징으로 하는 위상동기루프.
  13. 제 12항에 있어서,
    상기 차지펌프에서, 상기 업-클록에 따라 상기 제어전류를 유출하도록 하는 기능과 상기 다운-클록에 따라 상기 제어전류를 유입하도록 하는 기능을 전환하는 전환수단과, 상기 제어전류를 수신 또는 방출하는 수신/방출수단이 별도의 상태로장착되는 것을 특징으로 하는 위상동기루프
  14. 제 12항에 있어서,
    상기 차지펌프는 상기 다수의 정전류원이 정전류가 서로 비슷하며 가까운 정전류원을 각각 갖는 다수의 블록으로 분할되고, 각각의 블록에는 상기 제어전류 변경수단으로부터 공급되는 신호에 따라 상기 정전류원의 어느 하나를 선택하는 수단과, 상기 제어전류의 유입 및 유출을 전환하는 상기 전환수단과, 상기 제어전류를 수신 또는 방출하는 상기 수신/방출수단이 제공되는 구성을 특징으로 하는 위상동기루프.
  15. 위상동기루프가 제공된 반도체 장치에서,
    기준클록과 분주클록 사이의 발진 주파수의 차이에 대응하는 펄스 폭 또는 다수의 펄스를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와,
    상기 업-클록 또는 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와,
    상기 제어전류를 평활화하여 제어전압으로서 출력하는 저역 필터와,
    설정된 변조 감도에 따라 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 전압 제어 발진기와,
    설정된 체배율에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기와,
    상기 설정된 변조 감도 및 상기 설정된 체배율에 따라 상기 제어 전류값을 변경하는 제어전류 변경수단을 포함하는 것을 특징으로 반도체 장치.
  16. 기준클록과 분주클록 사이의 발진 주파수의 차이에 대응하는 펄스 폭 또는 다수의 펄스를 갖는 업-클록 또는 다운-클록을 출력하는 위상 주파수 비교기와,
    상기 업-클록 또는 다운-클록에 따라 제어전류를 유출 또는 유입시키는 차지펌프와,
    상기 제어전류를 평활화하여 제어전압으로서 출력하는 저역 필터와,
    다수의 발진 주파수 대역 중에서 선택된 1개의 발진 주파수 대역에서 상기 제어전압에 대응하는 발진 주파수를 갖는 내부클록을 발진하는 전압 제어 발진기와,
    설정된 체배율에 따라 상기 내부클록을 분주하여 상기 분주클록으로서 출력하는 분주기와,
    상기 설정된 변조 감도 및 상기 설정된 체배율에 따라 상기 제어 전류값을 변경하는 제어전류 변경수단을 포함하는 것을 특징으로 하는 위상동기루프가 제공된 반도체 장치.
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