KR100642441B1 - 반도체 메모리 소자의 제어 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 제어 회로에 관한 것으로, 외부 칩셋으로부터 동작 명령을 입력하여 그 동작 명령을 수행하기 위한 액티브 신호를 발생시키고, 일정 시간 후 프리차지 신호를 발생시키기 위한 중앙 제어 회로와, 상기 중앙 제어 회로의 상기 액티브 신호 또는 상기 프리차지 신호에 따라 뱅크를 제어하기 위한 로우 패스 제어 회로와, 상기 액티브 신호에 따라 인에이블되어 소정 주파수를 갖는 발진 신호를 출력하고, 상기 발진 신호를 액티브 동작 후 프리차지 동작을 수행하기 까지의 설정 시간에 따라 분주하여 프리차지 시간 조절 신호를 출력함으로써 상기 중앙 제어 회로의 상기 프리차지 신호의 발생을 제어하기 위한 프리차지 시간 조절 회로를 포함하여 레이아웃 면적 감소에 따른 셀 효율을 증가시키고, 공정, 전압, 온도 변화에 따른 기존의 인버터 딜레이 체인(inverter delay chain) 및 RC 딜레이의 변화에 의한 tRAS_min의 불안정성을 감소시켜 동작 특성을 안정화시킬 수 있는 반도체 메모리 소자의 제어 회로가 제시된다.
프리차지 시간 조절, tRAS, 발진 회로, 주파수 분배 회로, 펄스 발생 회로

Description

반도체 메모리 소자의 제어 회로{Control circuit for semiconductor memory device}
도 1은 본 발명에 따른 반도체 메모리 소자의 제어 회로의 구성도.
도 2는 본 발명에 따른 반도체 메모리 소자의 제어 회로를 구성하는 프리차지 시간 조절 회로의 구성도.
도 3은 도 2의 발진 회로도.
도 4는 도 3의 주기 조절부의 회로도.
도 5는 도 2의 주파수 분배 회로도.
도 6은 도 2의 펄스 발생부의 회로도.
도 7은 본 발명에 따른 반도체 메모리 소자의 제어 회로를 구성하는 프리차지 시간 조절 회로의 구동 파형도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 외부 칩셋 12 : 중앙 제어 회로
13 : 로우 패스 제어 회로 14 : 뱅크
15 : 프리차지 시간 조절 회로
21 : 발진 회로 22 : 주파수 분배 회로
23 : 펄스 발생 회로
본 발명은 반도체 메모리 소자의 제어 회로에 관한 것으로, 특히 발진 회로(oscillator)를 이용하여 DRAM의 AC 파라메터인 최소(minimum) tRAS(Active to Precharge command period)를 제어함으로써 레이아웃 면적 감소에 따른 셀 효율을 증가시키고, 기존의 인버터 딜레이 체인(inverter delay chain) 및 RC 딜레이의 변화에 의한 tRAS 설정값의 불안정성을 감소시켜 동작 특성을 안정화시킬 수 있는 반도체 메모리 소자의 제어 회로에 관한 것이다.
DRAM의 프리차지(precharge) 동작에는 외부 칩셋(chip set)으로부터 액티브 명령(로우 어드레스 인가 및 해당 워드라인 인에이블 신호)이 인가된 후 강제로 프리차지 동작 명령(워드라인 디스에이블, 비트라인 프리차지 신호)을 인가하는 경우와 액티브 동작 명령이 인가된 후 DRAM 내부의 지연단을 거쳐 일정 시간이 경과된 후 DRAM 내부 신호에 의해 자동적으로 프리차지 동작을 수행하는 경우가 있다. 후자를 오토 프리차지(auto precharge)라고 하며, 일반적으로 오토 프리차지를 수행 하는 경우는 노멀(normal) 동작인 쓰기 및 오토 프리차지(write with auto precharge), 읽기 및 오토 프리차지(read with auto precharge), 그리고 리프레쉬(refresh) 동작인 오토 리프레쉬(auto refresh), 셀프 리프레쉬(self refresh)인 경우이다.
오토 프리차지가 수행되는 경우 액티브 동작 명령이 인가된 후 내부적으로 일정 지연 시간 후 프리차지 동작을 실시하는데, 이때 지연 시간은 최소 tRAS(이하, tRAS_min)동안 지연시키는 프리차지 시간 조절 회로에 의해 설정된다. 기존의 프리차지 시간 조절 회로는 인버터 딜레이 체인 또는 RC 딜레이로 구성하였다. 그런데, 지연 회로는 공정, 전압, 온도 변화에 따른 tRAS 설정값의 불안정성을 나타냈으며, RC 딜레이를 구현하기 위해 큰 레이아웃 면적이 필요하였다.
본 발명의 목적은 DRAM 내부에 일정 주파수를 갖는 발진 회로를 설치하고, 발진 회로의 주파수를 tRAS_min 설정값에 따라 주파수 분배 회로를 이용하여 분주하여 그 값으로 tRAS_min을 보장함으로써 상기한 문제점을 해결할 수 있는 반도체 메모리 소자의 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 공정, 전압, 온도 변화에 영향을 적게 받으면서 일정한 전위를 갖는 DRAM 내부 전원을 내부 발진 회로에 인가되는 전원으로 사용하고, 테스트 모드 신호를 발진 회로의 주기 신호로 인가하여 발진 주기를 변경함으로써 상기한 문제점을 해결할 수 있는 반도체 메모리 소자의 제어 회로를 제공하는데 있 다.
본 발명의 또다른 목적은 DRAM이 파워 다운 모드에 진입하면 파워 다운 신호를 발진 회로의 주기분에 인가하여 그 주기를 늘려줌으로써 DRAM의 전력 소모를 감소시킬 수 있는 반도체 메모리 소자의 제어 회로를 제공하는데 있다.
본 발명에 따른 반도체 메모리 소자의 제어 회로는 외부 칩셋으로부터 동작 명령을 입력하여 그 동작 명령을 수행하기 위한 액티브 신호를 발생시키고, 일정 시간 후 프리차지 신호를 발생시키기 위한 중앙 제어 회로와, 상기 중앙 제어 회로의 상기 액티브 신호 또는 상기 프리차지 신호에 따라 뱅크를 제어하기 위한 로우 패스 제어 회로와, 상기 액티브 신호에 따라 인에이블되어 소정 주파수를 갖는 발진 신호를 출력하고, 상기 발진 신호를 액티브 동작 후 프리차지 동작을 수행하기 까지의 설정 시간에 따라 분주하여 프리차지 시간 조절 신호를 출력함으로써 상기 중앙 제어 회로의 상기 프리차지 신호의 발생을 제어하기 위한 프리차지 시간 조절 회로를 포함한다.
상기 프리차지 시간 조절 회로는 상기 액티브 신호에 따라 발진 인에이블 신호를 생성하고, 다수의 테스트 모드 발진 신호 및 파워 다운 신호에 따라 조절된 발진 신호를 출력하기 위한 발진 회로와, 상기 발진 인에이블 신호에 따라 구동되어 상기 발진 신호를 상기 액티브 동작 후 프리차지 동작을 수행하기 까지의 설정 시간에 따라 조절하여 분주하기 위한 주파수 분배 회로와, 상기 주파수 분배 회로 를 통해 분주된 신호를 이용하여 프리차지 시간 조절 신호를 생성하기 위한 펄스 발생 회로를 포함한다.
상기 발진 회로는 상기 액티브 신호 및 상기 프리차지 시간 조절 신호에 따라 상기 발진 인에이블 신호를 출력하기 위한 플립플롭과, 상기 발진 인에이블 신호에 따라 상기 발진 신호를 출력하기 위한 논리 수단과, 상기 다수의 테스트 모드 발진 신호 및 상기 파워 다운 신호에 따라 상기 논리 수단으로부터 입력되는 상기 발진 신호의 주기를 조절하기 위한 주기 조절부를 포함한다.
상기 논리 수단은 상기 발진 인에이블 신호에 따라 상기 발진 신호를 반전시키기 위한 NAND 게이트와, 상기 NAND 게이트의 출력 신호를 반전시키기 위한 인버터를 포함한다.
상기 주기 조절부는 상기 발진 신호를 지연시키기 위한 다수의 지연 수단과, 상기 다수의 지연 수단의 출력 단자에 각각 접속되며, 상기 다수의 테스트 모드 발진 신호 및 상기 파워 다운 신호에 따라 구동되어 상기 발진 신호의 지연 경로를 설정하기 위한 다수의 스위칭 수단을 포함한다.
상기 다수의 스위칭 수단중 마지막 스위칭 수단은 상기 파워 다운 신호에 따라 구동된다.
상기 스위칭 수단은 상기 다수의 테스트 모드 발진 신호 및 상기 파워 다운 신호를 각각 반전시키기 위한 다수의 인버터와, 상기 다수의 테스트 모드 발진 신호 및 상기 파워 다운 신호와 상기 다수의 인버터의 출력 신호에 따라 각각 구동되는 다수의 전달 게이트를 포함한다.
상기 주파수 분배 회로는 상기 발진 인에이블 신호에 따라 구동되고, 상기 발진 신호를 입력하여 상기 액티브 동작 후 프리차지 동작을 수행하기 까지의 설정 시간에 따라 상기 발진 신호를 분주하기 위한 다수의 주파수 분배부를 포함하되, 최전단의 주파수 분배부는 상기 발진 신호를 분주하고, 후단의 주파수 분배부는 전단의 주파수 분배부로부터 분주된 발진 신호를 다시 한번 분주한다.
상기 주파수 분배부는 상기 발진 신호에 따라 상기 분주 신호를 전달하기 위한 제 1 전달 게이트와, 상기 발진 인에이블 신호에 따라 상기 제 1 전달 게이트를 통해 전달된 상기 분주 신호를 래치하기 위한 제 1 래치와, 상기 발진 신호에 따라 상기 제 1 전달 게이트와 상보적으로 동작되어 상기 제 1 래치에 래치된 신호를 전달하기 위한 제 2 전달 게이트와, 상기 제 2 전달 게이트를 통해 전달된 신호를 래치하여 상기 분주 신호를 출력하기 위한 제 2 래치를 포함한다.
상기 제 1 래치는 상기 발진 인에이블 신호에 따라 상기 제 1 전달 게이트를 통해 전달된 상기 분주 신호를 반전시켜 출력하기 위한 NAND 게이트와, 상기 NAND 게이트의 출력 신호를 반전시켜 상기 NAND 게이트에 재입력시키기 위한 인버터를 포함한다.
상기 펄스 발생 회로는 상기 주파수 분배 회로의 출력 신호를 반전 및 지연시키기 위한 다수의 인버터와, 상기 다수의 인버터의 출력 신호와 상기 주파수 분배 회로의 출력 신호를 입력하여 상기 프리차지 시간 조절 신호를 출력하기 위한 NOR 게이트를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 메모리 소자의 제어 회로를 구성을 설명하기 위한 구성도이다.
외부 칩셋(11)으로부터 쓰기 및 오토 프리차지(write with auto precharge), 읽기 및 오토 프리차지(read with auto precharge) 또는 오토 리프레쉬(auto refresh)등의 명령(Command)이 인가되면 DRAM의 중앙 제어 회로(12)는 이들 명령을 수행하기 위한 액티브 신호(RATV)를 로우 패스 제어 회로(13)로 인가하는 동시에 프리차지 시간 조절 회로(15)에 액티브 펄스(ratvzp)를 인가한다. 액티브 신호(RATV)를 입력한 로우 패스 제어 회로(13)는 해당 뱅크에 액티브 명령(Active)를 입력시키고, 뱅크(14)는 이를 입력하여 해당 블럭 및 셀을 선택하여 해당 동작을 수행한다. 한편, 프리차지 시간 조절 회로(15)는 발진 회로, 주파수 분배 회로 및 펄스 발생 회로로 구성되는데, 액티브 펄스(ratvzp)를 입력한 발진 회로는 발진 인에이블 신호(OSC_en)에 의해 인에이블되어 일정 주파수를 갖는 발진을 시작한다. 발진 회로로부터 출력되는 발진 신호(OSC_out)는 주파수 분배 회로로 입력되며, 주파수 분배 회로는 tRAS_min 설정값에 알맞는 값을 갖도록 분주하여 펄스 발생 회로로 입력시킨다. 주파수 분배 회로로부터 최종 분주된 신호를 입력한 펄스 발생 회로는 tRAS_min이 보장되었음을 알리는 프리차지 시간 조절 신호(tRASmin_out)를 중앙 제어 회로(12)와 발진 회로로 출력한다. 프리차지 시간 조절 신호(tRASmin_out)를 입력한 발진 회로에서 발진 인에이블 신호(OSC_en)가 디스에이블되면서 발진 회 로와 주파수 분배 회로는 디스에이블된다. 그리고, 중앙 제어 회로(13)는 프리차지 시간 조절 신호(tRASmin_out)를 오토 프리차지 동작에 관련된 신호와 조합하여 프리차지 신호(RPCG)를 로우 패스 제어 회로(13)에 입력시키고, 로우 패스 제어 회로(13)는 뱅크(14)에 프리차지 명령(Precharge)을 인가한다.
도 2는 본 발명에 따른 반도체 메모리 소자의 제어 회로를 구성하는 프리차지 시간 조절 회로의 구성도이다.
프리차지 시간 조절 회로는 발진 회로(21), 주파수 분배 회로(22) 및 펄스 발생 회로(23)으로 구성된다. 발진 회로(21)는 중앙 제어 회로(12)로부터 액티브 펄스(ratvzp), 테스트 모드 발진 신호(TM_OSC<0:2>), 파워 다운 신호(power_down)를 입력한다. 액티브 펄스(ratvzp)를 입력한 발진 회로(21)는 발진 인에이블 신호(OSC_en)를 생성하여 주파수 분배 회로(22)를 인에이블시키며, 테스트 모드 발진 신호(TM_OSC<0:2>) 및 파워 다운 신호(Power_down)에 따라 조절된 발진 신호(OSC_out)를 출력한다. 여기서, 테스트 모드 발진 신호(TM_OSC<0:2>)는 발진 회로(21)를 구성하는 주기 조절부에 입력되어 동작 상황에 따라 발진 회로의 주기를 조절한다. 또한, 파워 다운 신호(Power_down)는 DRAM이 파워 다운 모드로 진입했을 때 발진 회로(21)의 주기를 최대로 늘려 전력 소모를 줄이는데 사용된다. 발진 회로(21)로부터 출력된 발진 신호(OSC_out)는 일정한 주파수를 갖는 신호로서, 주파수 분배 회로(22)에 입력된다. 주파수 분배 회로(22)는 발진 신호(OSC_out)를 tRAS_min 설정값에 알맞는 값으로 분주한다. 본 발명의 실시 예로서는 2분주로 분 주하는 제 1 주파수 분배부(210)와 4분주로 분주하는 제 2 주파수 분배부(220)로 주파수 분배 회로(22)를 구성한다. tRAS_min 설정값에 맞게 두번 분주된 4분주 출력 신호(4xOSC_out)는 펄스 발생 회로(23)로 입력되고, 펄스 발생 회로(23)는 이를 이용하여 프리차지 시간 조절 신호(tRASmin_out)를 출력하는데, 이 프리차지 시간 조절 신호(tRASmin_out)는 중앙 제어 회로(12) 및 발진 회로(21)에 입력된다.
도 3은 도 2의 프리차지 시간 조절 회로를 구성하는 발진 회로(21)의 회로도이다.
제 1 NAND 게이트(31)는 액티브 펄스(ratvzp)와 제 2 NAND 게이트(32)의 출력 신호를 입력하고, 제 2 NAND 게이트(32)는 프리차지 시간 조절 신호(tRASmin_out)가 반전된 지연 바 신호(tRASmin_outz)와 제 1 NAND 게이트(31)의 출력 신호를 입력하는데, 제 1 및 제 2 NAND 게이트(31 및 32)는 플립플롭(33)을 구성한다. 플립플롭(33)의 출력 신호는 제 3 NAND 게이트(34)에 입력되는 동시에 발진 인에이블 신호(OSC_en)로서 주파수 분배 회로(22)로 출력된다. 제 3 NAND 게이트(34)는 플립플롭(33)의 출력 신호인 발진 인에이블 신호(OSC_en)와 제 2 인버터(37)의 출력 신호 즉, 발진 바 신호(OSC_outz)를 입력한다. 제 3 NAND 게이트(34)의 출력 신호는 제 1 인버터(35)에 의해 반전된 후 주기 조절부(36)에 입력된다. 주기 조절부(36)는 제 1 인버터(35)의 출력 신호와 테스트 모드 발진 신호(TM_OSC<0:2>) 및 파워 다운 신호(power_down)를 입력하여 동작 상황에 따라 발진 회로의 주기를 조절하고, DRAM이 파워 다운 모드로 진입했을 때 발진 회로의 주기를 최대로 늘려 전력 소모를 줄이는 등의 동작을 한다. 주기 조절부(36)의 출력 신호는 제 2 인버터(37)에 의해 반전되어 발진 바 신호(OSC_outz)로 제 3 NAND 게이트(34)에 입력되고, 제 3 인버터(38)에 의해 재반전되어 발진 신호(OSC_out)로 출력된다. 발진 신호(OSC_out)와 발진 바 신호(OSC_outz)는 주파수 분배 회로(22)에 입력된다.
상기와 같이 구성되는 발진 회로의 구동 방법을 설명하면 다음과 같다.
액티브 펄스(ratvzt)가 로우 상태로 인에이블되면 플립플롭(33)은 하이 상태의 발진 인에이블 신호(OSC_en)를 출력한다. 하이 상태의 발진 인에이블 신호(OSC_en)는 제 3 NAND 게이트(34)에 입력되어 로우 상태로 출력된 후 제 1 인버터(35)를 통해 하이 상태로 반전되어 주기 조절부(36)에 입력된다. 주기 조절부(36)는 제 1 인버터(35)의 출력 신호를 입력하여 테스트 모드 발진 신호(TM_OSC<0:2>)에 따라 출력을 조절하여 발진 주기를 조절하고, 파워 다운 신호(power_down)를 입력하여 DRAM이 파워 다운 모드로 진입했을 때 발진 주기를 최대로 늘려 전력 소모를 줄이는 등의 동작을 한다. 주기 조절부(36)의 출력 신호는 제 2 인버터(37)에 의해 반전되고 제 3 인버터(38)에 의해 재반전되어 발진 신호(OSC_out)로서 출력된다. 이때, 제 2 인버터(37)의 출력 신호인 발진 바 신호(OSC_outz)는 제 3 NAND 게이트(34)에 입력되고, 발진 바 신호(OSC_outz)와 발진 신호(OSC_out)는 주파수 분배 회로(22)에 입력된다. 한편, 발진 회로(21)는 최종적으로 분주된 후 펄스 발생 회로(23)로부터 출력되는 프리차지 시간 조절 신호(tRASmin_out)가 반전된 지연 바 신호(tRASmin_outz)를 플립플롭(33)의 제 2 NAND 게이트(32)에 입력하여 발진 인에이블 신호(OSC_en)를 로우 상태로 디스에이블시킨다. 이에 따라 발진 회로(21) 및 주파수 분배 회로(22)는 디스에이블된다.
도 4는 도 3의 발진 회로에 적용되는 주기 조절부의 회로도이다.
발진 회로에 적용되는 주기 조절부는 직렬로 접속되어 입력 신호(IN)을 지연시키는 다수의 지연 수단(41 내지 44)과 테스트 모드 발진 신호(TM_OSC<0:2>) 및 파워 다운 신호(Power_down)와 인버터(I41 내지 I44)에 의해 반전된 각각의 신호에 따라 구동되어 지연 경로를 결정하는 전달 게이트(T41 내지 T44)로 구성된다.
상기와 같이 구성되는 주기 조절부는 외부 동작 환경이나 공정, 전압 또는 온도 변화등에 의해 발진 주기가 변경될 수 있으므로 이를 튜닝하기 위해 테스트 모드 발진 신호(TM_OSC<0:2>)에 따라 지연 경로를 결정하고, DRAM이 파워 다운 모드에 진입할 경우 파워 소모를 최소화해야 하므로 파워 다운 신호(Power_down)에 따라 지연 경로를 결정하여 출력 신호(out)를 출력한다. 예를들어, 테스트 모드 발진 신호(TM_OSC<1>)만이 하이 상태로 인가되고, 나머지 신호들은 로우 상태로 인가되면, 하이 상태로 인가된 테스트 모드 발진 신호(TM_OSC<1>) 및 제 2 인버터(I42)에 의해 로우 상태로 반전된 신호에 제 2 전달 게이트(T42)가 턴온된다. 따라서, 입력 신호(IN)는 제 1 및 제 2 지연 수단(41 및 42)를 통해 지연되며, 이 지연 신호가 출력 신호(out)로서 출력된다.
한편, DRAM이 파워 다운 모드로 진입하여 파워 다운 신호(Power_down)가 하 이 상태로 인가되고, 나머지 테스트 모드 발진 신호(TM_OSC<0:2>)가 로우 상태로 인가되면 하이 상태로 인가된 파워 다운 신호(Power_down) 및 제 4 인버터(I44)에 의해 로우 상태로 반전된 신호에 제 4 전달 게이트(T44)가 턴온된다. 따라서, 입력 신호(IN)는 제 1 내지 제 4 지연 수단(41 내지 44)를 통해 지연되며, 이 지연 신호가 출력 신호(out)로서 출력됨으로써 발진 주기를 최대로 늘려 전력 소모를 줄이게 된다.
도 5는 본 발명에 따른 주파수 분배 회로도의 구성도로서, 주파수 분배 회로는 2분주, 4분주 또는 tRAS_min 설정값에 알맞는 값으로 분주하는데, 본 실시 예에서는 2분주로 분주하는 제 1 주파수 분배부(210)와 4분주로 분주하는 제 2 주파수 분배부(220)로 주파수 분배 회로를 구성한 경우를 설명하기로 한다.
2분주로 분주하는 제 1 주파수 분배부(210)의 구성을 설명하면, 제 1 전달 게이트(T51)는 발진 회로의 출력 신호인 발진 신호(OSC_out) 및 그 반전 신호(OSC_outz)에 따라 구동되어 제 1 주파수 분배부(210)의 출력 신호인 2분주 발진 바 신호(또는 제어 분주 신호)(2xOSC_outz)를 전달한다. 제 1 래치(52)는 발진 인에이블 신호(OSC_en)에 따라 제 1 전달 게이트(T51)를 통해 전달된 신호를 래치하는데, NAND 게이트(51)는 발진 인에이블 신호(OSC_en)에 따라 제 1 전달 게이트(T51)를 통해 전달된 신호를 반전시키고, 제 1 인버터(I51)는 NAND 게이트(51)의 출력 신호를 반전시켜 NAND 게이트(51)로 재입력시킨다. 제 2 전달 게이트(T52)는 발진 신호(OSC_out) 및 그 반전 신호(OSC_outz)에 따라 제 1 전달 게이트(T51)와 상보적으로 구동되어 제 1 래치(52)의 출력 신호를 전달한다. 제 2 및 제 3 인버터(I52 및 I53)로 구성된 제 2 래치(53)는 제 2 전달 게이트(T52)를 통해 전달된 신호를 래치한다. 제 4 인버터(I54)는 제 2 래치(53)의 출력 신호를 반전시켜 2분주 발진 바 신호(2xOSC_outz)를 출력하며, 이 신호는 제 1 전달 게이트(T51)를 통해 전달된다. 제 5 인버터(I55)는 2분주 발진 바 신호(2xOSC_outz)를 반전시켜 2분주 발진 신호(2xOSC_out)로서 출력한다.
4분주로 분주하는 제 2 주파수 분배부(220)의 구성을 설명하면, 제 1 전달 게이트(T61)는 제 1 주파수 분배부(210)로 출력되는 2분주 발진 신호(2xOSC_out) 및 그 반전 신호(2xOSC_outz)에 따라 구동되어 제 2 주파수 분배부(220)의 출력 신호인 4분주 발진 바 신호(또는 분주 신호)(4xOSC_outz)를 전달한다. 제 1 래치(62)는 발진 인에이블 신호(OSC_en)에 따라 제 1 전달 게이트(T61)를 통해 전달된 신호를 래치하는데, NAND 게이트(61)는 발진 인에이블 신호(OSC_en)에 따라 제 1 전달 게이트(T61)를 통해 전달된 신호를 반전시키고, 제 1 인버터(I61)는 NAND 게이트(61)의 출력 신호를 반전시켜 NAND 게이트(61)로 재입력시킨다. 제 2 전달 게이트(T62)는 2분주 발진 신호(2xOSC_out) 및 그 반전 신호(2xOSC_outz)에 따라 제 1 전달 게이트(T61)와 상보적으로 구동되어 제 1 래치(62)의 출력 신호를 전달한다. 제 2 및 제 3 인버터(I62 및 I63)로 구성된 제 2 래치(63)는 제 2 전달 게이트(T62)를 통해 전달된 신호를 래치한다. 제 4 인버터(I64)는 제 2 래치(63)의 출력 신호를 반전시켜 4분주 발진 바 신호(6xOSC_outz)를 출력하며, 이 신호는 제 1 전달 게이트(T61)를 통해 전달된다. 제 5 인버터(I65)는 4분주 발진 바 신호(4xOSC_outz)를 반전시켜 4분주 발진 신호(4xOSC_out)로서 출력한다. 4분주 발진 신호(4xOSC_out)는 펄스 발생 회로의 입력 신호로 이용된다.
상기와 같이 구성되는 본 발명에 따른 주파수 분배 회로는 발진 회로로부터의 발진 신호(OSC_out)의 주기를 2배, 4배로 증가시키며, 이렇게 분주된 신호를 펄스 발생 회로로 출력한다. 여기서, 주파수 분배 회로는 분주하고자 하는 범위에 맞게 주파수 분배부의 개수를 설정한다. 예를들어 주기를 4배 늘리고자 하면 두개의 주파수 분배부를 구성하면 된다.
제 1 주파수 분배부(210)의 구동 방법을 설명하면, 발진 신호(OSC_out)가 하이 상태로 인가되고, 그 반전 신호(OSC_outz)가 로우 상태로 인가되면 제 1 전달 게이트(T51)는 턴온되어 2분주 발진 바 신호(2xOSC_outz)를 전달한다. 발진 인에이블 신호(OSC_en)가 하이 상태로 인가되므로 NAND 게이트(51)와 제 1 인버터(I51)로 구성된 제 1 래치(52)는 제 1 전달 게이트(T51)를 통해 전달된 신호를 래치한다. 이후 발진 신호(OSC_out)가 로우 상태로 인가되고, 그 반전 신호(OSC_outz)가 하이 상태로 인가되면 제 2 전달 게이트(T52)는 턴온되어 제 1 래치(52)에 래치된 신호를 전달한다. 제 2 전달 게이트(T52)를 통해 전달된 신호는 제 2 및 제 3 인버터(I52 및 I53)로 구성된 제 2 래치(53)에 래치된다. 제 2 래치(53)에 래치된 신호는 제 4 인버터(I54)를 통해 반전되어 2분주 발진 바 신호(2xOSC_outz)로서 출력되고, 2분주 발진 바 신호(2xOSC_outz)는 제 5 인버터(I55)를 통해 반전되어 2분주 발진 신호(2xOSC_out)로서 출력된다. 2분주 발진 신호(2xOSC_out) 및 2분주 발 진 바 신호(2xOSC_out)는 4분주 주파수 분배부(220)로 입력된다.
제 2 주파수 분배부(220)의 구동 방법을 설명하면, 2분주 발진 신호(2xOSC_out)가 하이 상태로 인가되고, 그 반전 신호(2xOSC_outz)가 로우 상태로 인가되면 제 1 전달 게이트(T61)는 턴온되어 4분주 발진 바 신호(4xOSC_outz)를 전달한다. 발진 인에이블 신호(OSC_en)가 하이 상태로 인가되면 NAND 게이트(61)와 제 1 인버터(I61)로 구성된 제 1 래치(62)는 제 1 전달 게이트(T61)를 통해 전달된 신호를 래치한다. 이후 2분주 발진 신호(2xOSC_out)가 로우 상태로 인가되고, 그 반전 신호(2xOSC_outz)가 하이 상태로 인가되면 제 2 전달 게이트(T62)는 턴온되어 제 1 래치(62)에 래치된 신호를 전달한다. 제 2 전달 게이트(T62)를 통해 전달된 신호는 제 2 및 제 3 인버터(I62 및 I63)로 구성된 제 2 래치(63)에 래치된다. 제 2 래치(63)에 래치된 신호는 제 4 인버터(I64)를 통해 반전되어 4분주 발진 바 신호(4xOSC_outz)로서 출력되고, 4분주 발진 바 신호(4xOSC_outz)는 제 5 인버터(I45)를 통해 반전되어 4분주 발진 신호(4xOSC_out)로서 출력된다. 4분주 발진 신호(4xOSC_out)는 펄스 발생 회로에 입력된다.
도 6은 도 2의 펄스 발생 회로도이다.
다수의 인버터(I71 내지 I75)는 4분주로 분주된 주파수 분배 회로의 출력 신호(4xOSC_out)를 반전 및 지연시킨다. NOR 게이트(71)는 다수의 인버터(I71 내지 I75)를 통해 반전 및 지연된 신호와 주파수 분배 회로의 출력 신호(4xOSC_out)를 입력한다. NOR 게이트(71)의 출력 신호는 제 6 및 제 7 인버터(I76 및 I77)를 통해 프리차지 시간 조절 신호(tRASmin_out)로서 출력된다. 프리차지 시간 조절 신호(tRASmin_out)는 중앙 제어 회로에 입력되는 동시에 발진 회로에 입력되어 발진 회로를 디스에이블시킨다.
도 7은 본 발명에 따른 반도체 메모리 소자의 제어 회로의 구동 파형도로서, tRAS_min을 45㎱라고 가정하여 설명한다. 액티브 펄스(ratvzp)가 로우 상태로 인에이블되면 발진 회로(21)에서 발진 인에이블 신호(OSC_en)가 하이 상태로 발생되고, 이에 따라 발진 회로(21)와 주파수 분배 회로(22)가 인에이블된다. 발진 회로(21)의 발진 주기를 10㎱로 하면, 발진 신호(OSC_out)가 4회 토글(toggle)하고, 발진 신호(OSC_out)는 주파수 분배 회로(22)에 입력된다. 주파수 분배 회로(22)의 제 1 주파수 분배부(210)에 의해 분주되어 2분주 발진 신호(2xOSC_out)를 생성하고, 제 2 주파수 분배부(220)에 의해 한번 더 분주되어 4분주 발진 신호(4xOSC_out)를 생성한다. 이렇게 두번 분주하면 약 40㎱ 후 펄스 발생 회로(23)는 4분주 발진 신호(4xOSC_out)를 입력하여 tRAS_min을 보장했음을 알리는 프리차지 시간 조절 신호(tRASmin_out)를 발생시킨다. 프리차지 시간 조절 신호(tRASmin_out)는 중앙 제어 회로(12)에 입력되어 프리차지 신호를 생성하도록 하고, 발진 회로(21)에 입력되어 발진 인에이블 신호(OSC_en)를 로우 상태로 만들어 발진 회로(21) 및 주파수 분배 회로(22)를 디스에이블시킨다. 그런데, 5㎱ 정도 설정값보다 작은 지연 시간(40㎱) 후 프리차지 시간 조절 신호(tRASmin_out)가 생성되는 이유는 내부 신호 생성에 따른 지연 시간을 감안한 것이다. 예를들어 내부 신호 생성 시간 마진이 10㎱라면, 발진 회로의 주기를 9㎱로 설계하여 45㎱를 보장하면 된다.
상술한 바와 같이 본 발명에 의하면 발진 회로를 이용하여 DRAM의 AC 파라메터인 tRAS_min을 제어함으로써 레이아웃 면적 감소에 따른 셀 효율을 증가시키고, 공정, 전압, 온도 변화에 따른 기존의 인버터 딜레이 체인(inverter delay chain) 및 RC 딜레이의 변화에 의한 tRAS_min의 불안정성을 감소시켜 동작 특성을 안정화시킬 수 있다.

Claims (11)

  1. 외부 칩셋으로부터 동작 명령을 입력하여 그 동작 명령을 수행하기 위한 액티브 신호를 발생시키고, 일정 시간 후 프리차지 신호를 발생시키기 위한 중앙 제어 회로;
    상기 중앙 제어 회로의 상기 액티브 신호 또는 상기 프리차지 신호에 따라 뱅크를 제어하기 위한 로우 패스 제어 회로; 및
    상기 액티브 신호에 따라 인에이블되어 소정 주파수를 갖는 발진 신호를 출력하고, 상기 발진 신호를 액티브 동작 후 프리차지 동작을 수행하기 까지의 설정 시간에 따라 분주하여 프리차지 시간 조절 신호를 출력함으로써 상기 중앙 제어 회로의 상기 프리차지 신호의 발생을 제어하기 위한 프리차지 시간 조절 회로를 포함하며,
    상기 프리차지 시간 조절 회로는 상기 액티브 신호에 따라 발진 인에이블 신호를 생성하고, 다수의 테스트 모드 발진 신호 및 파워 다운 신호에 따라 조절된 발진 신호를 출력하기 위한 발진 회로;
    상기 발진 인에이블 신호에 따라 구동되어 상기 발진 신호를 상기 액티브 동작 후 프리차지 동작을 수행하기 까지의 설정 시간에 따라 조절하여 분주하고, 분주 신호를 출력하는 주파수 분배 회로; 및
    상기 분주 신호를 이용하여 프리차지 시간 조절 신호를 생성하기 위한 펄스 발생 회로를 포함하는 반도체 메모리 소자의 제어 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 발진 회로는 상기 액티브 신호 및 상기 프리차지 시간 조절 신호에 따라 상기 발진 인에이블 신호를 출력하기 위한 플립플롭;
    상기 발진 인에이블 신호에 따라 상기 발진 신호를 출력하기 위한 논리 수단; 및
    상기 다수의 테스트 모드 발진 신호 및 상기 파워 다운 신호에 따라 상기 논리 수단으로부터 입력되는 상기 발진 신호의 주기를 조절하기 위한 주기 조절부를 포함하는 반도체 메모리 소자의 제어 회로.
  4. 제 3 항에 있어서, 상기 논리 수단은 상기 발진 인에이블 신호에 따라 상기 발진 신호를 반전시키기 위한 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전시키기 위한 인버터를 포함하는 반도체 메모리 소자의 제어 회로.
  5. 제 3 항에 있어서, 상기 주기 조절부는 상기 발진 신호를 지연시키기 위한 다수의 지연 수단; 및
    상기 다수의 지연 수단의 출력 단자에 각각 접속되며, 상기 다수의 테스트 모드 발진 신호 및 상기 파워 다운 신호에 따라 구동되어 상기 발진 신호의 지연 경로를 설정하기 위한 다수의 스위칭 수단을 포함하는 반도체 메모리 소자의 제어 회로.
  6. 제 5 항에 있어서, 상기 다수의 스위칭 수단중 마지막 스위칭 수단은 상기 파워 다운 신호에 따라 구동되는 반도체 메모리 소자의 제어 회로.
  7. 제 5 항에 있어서, 상기 스위칭 수단은 상기 다수의 테스트 모드 발진 신호 및 상기 파워 다운 신호를 각각 반전시키기 위한 다수의 인버터; 및
    상기 다수의 테스트 모드 발진 신호 및 상기 파워 다운 신호와 상기 다수의 인버터의 출력 신호에 따라 각각 구동되는 다수의 전달 게이트를 포함하는 반도체 메모리 소자의 제어 회로.
  8. 제 1 항에 있어서, 상기 주파수 분배 회로는 상기 발진 인에이블 신호에 따라 구동하는 적어도 두개의 주파수 분배부를 포함하고, 상기 두개의 주파수 분배부 중 하나는 상기 발진 신호를 분주하여 제어 분주 신호를 생성하고, 다른 하나의 주파수 분배부는 상기 제어 분주 신호를 분주하여 상기 분주 신호를 생성하는 반도체 메모리 소자의 제어 회로.
  9. 제 8 항에 있어서, 상기 하나의 주파수 분배부는 상기 발진 신호에 따라 상기 분주 신호를 전달하기 위한 제 1 전달 게이트;
    상기 발진 인에이블 신호에 따라 상기 제 1 전달 게이트를 통해 전달된 상기 제어 분주 신호를 래치하기 위한 제 1 래치;
    상기 발진 신호에 따라 상기 제 1 전달 게이트와 상보적으로 동작되어 상기 제 1 래치에 래치된 신호를 전달하기 위한 제 2 전달 게이트; 및
    상기 제 2 전달 게이트를 통해 전달된 신호를 래치하여 상기 제어 분주 신호를 출력하기 위한 제 2 래치를 포함하며,
    상기 다른 하나의 주파수 분배부는 상기 제어 분주 신호에 따라 상기 분주 신호를 전달하기 위한 제 1 전달 게이트;
    상기 발진 인에이블 신호에 따라 상기 제 1 전달 게이트를 통해 전달된 상기 제어 분주 신호를 래치하기 위한 제 1 래치;
    상기 제어 분주 신호에 따라 상기 제 1 전달 게이트와 상보적으로 동작되어 상기 제 1 래치에 래치된 신호를 전달하기 위한 제 2 전달 게이트; 및
    상기 제 2 전달 게이트를 통해 전달된 신호를 래치하여 상기 분주 신호를 출력하기 위한 제 2 래치를 포함하는 반도체 메모리 소자의 제어 회로.
  10. 제 9 항에 있어서, 상기 제 1 래치는 상기 발진 인에이블 신호에 따라 상기 제 1 전달 게이트를 통해 전달된 상기 분주 신호를 반전시켜 출력하기 위한 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전시켜 상기 NAND 게이트에 재입력시키기 위한 인버터를 포함하는 반도체 메모리 소자의 제어 회로.
  11. 제 1 항에 있어서, 상기 펄스 발생 회로는 상기 주파수 분배 회로의 출력 신호를 반전 및 지연시키기 위한 다수의 인버터; 및
    상기 다수의 인버터의 출력 신호와 상기 주파수 분배 회로의 출력 신호를 입력하여 상기 프리차지 시간 조절 신호를 출력하기 위한 NOR 게이트를 포함하는 반도체 소자의 제어 회로.
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