KR100845140B1 - 로우 액티브 시간 제어회로, 이를 포함하는 반도체 메모리장치 및 로우 액티브 시간 제어방법 - Google Patents

로우 액티브 시간 제어회로, 이를 포함하는 반도체 메모리장치 및 로우 액티브 시간 제어방법 Download PDF

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Abstract

반도체 메모리 장치의 로우 액티브 시간 제어회로 및 로우 액티브 시간 제어방법이 개시된다. 로우 액티브 시간 제어회로는 마스터 신호 발생회로 및 로우 액티브 제어신호 발생회로를 포함한다. 마스터 신호 발생회로는 액티브 커맨드, 프리차지 커맨드 및 적어도 하나의 로우 액티브 제어신호에 응답하여 적어도 하나의 로우 액티브 마스터 신호를 발생시킨다. 로우 액티브 제어신호 발생회로는 로우 액티브 마스터 신호들에 응답하여 발진하는 펄스 신호를 발생시키고 펄스 신호의 주파수를 분주하여 로우 액티브 제어신호들을 발생시킨다. 따라서, 로우 액티브 시간 제어회로를 구비하는 반도체 메모리 장치는 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시킬 수 있으며 메모리 셀 어레이에 포함된 메모리 트랜지스터들을 보호할 수 있다.

Description

로우 액티브 시간 제어회로, 이를 포함하는 반도체 메모리 장치 및 로우 액티브 시간 제어방법{CIRCUIT AND METHOD OF CONTROLLING ROW ACTIVE TIME, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
도 1은 로우 액티브 제어신호의 최대 유지시간이 지나서 프리차지 커맨드가 발생한 경우 종래의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 로우 액티브 시간 제어회로를 나타내는 블록도이다.
도 3은 도 2에 도시된 로우 액티브 시간 제어회로에 있는 로우 액티브 제어신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 4는 도 2에 도시된 로우 액티브 시간 제어회로에 있는 로우 액티브 제어신호 발생회로의 다른 하나의 실시예를 나타내는 회로도이다.
도 5는 도 2에 도시된 로우 액티브 시간 제어회로의 동작을 나타내는 타이밍도이다.
도 6은 도 2의 로우 액티브 시간 제어회로에 의해 발생된 로우 액티브 마스터 신호에 의해 동작하는 반도체 메모리 장치를 나타내는 블록도이다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 로우 액티브 시간 제어회로를 나타내는 블록도이다.
도 8은 도 7에 도시된 로우 액티브 시간 제어회로에 있는 로우 액티브 제어신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 9는 도 7에 도시된 로우 액티브 시간 제어회로에 있는 로우 액티브 제어신호 발생회로의 다른 하나의 실시예를 나타내는 회로도이다.
도 10은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 로우 액티브 시간 제어회로를 나타내는 블록도이다.
도 11은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 로우 액티브 시간 제어회로를 나타내는 블록도이다.
도 12는 도 11에 도시된 로우 액티브 시간 제어회로에 있는 로우 액티브 제어신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 13은 도 11에 도시된 로우 액티브 시간 제어회로에 있는 로우 액티브 제어신호 발생회로의 다른 하나의 실시예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 300, 400, 500 : 로우 액티브 시간 제어회로
110, 310, 410, 510 : 커맨드 디코더
120, 320, 420, 520 : 마스터 신호 발생 회로
130, 330, 430, 530 : 로우 액티브 제어신호 발생회로
131, 331, 531 : 오실레이터
132, 133, 332, 333, 532, 533 : 분주기
134, 334, 534 : 리셋회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 로우 액티브 시간 제어회로 및 로우 액티브 시간 제어방법에 관한 것이다.
반도체 메모리 장치는 수신된 데이터를 메모리 셀에 저장하고, 메모리 셀에 저장된 데이터를 외부로 출력하는 기능을 수행한다. 반도체 메모리 장치를 구성하는 메모리 셀들 각각에 데이터를 기록하거나 메모리 셀들로부터 데이터를 독출하기 위해서 메모리 셀들에 연결된 워드라인들을 활성화시킨다. 워드라인들은 액티브 커맨드에 응답하여 인에이블 되고, 프리차지 커맨드에 응답하여 디스에이블 된다.
도 1은 로우 액티브 제어신호의 최대 유지시간이 지나서 프리차지 커맨드가 발생한 경우 종래의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다. 도 1을 참조하면, 액티브 커맨드(ACT)에 응답하여 로우 액티브 마스터 신호(PR_A)가 인에이블 되며, 프리차지 커맨드(PRE)에 응답하여 로우 액티브 마스터 신호(PR_A)가 디스에이블 된다. 워드라인들을 활성화시키는 워드라인 인에이블 신호(WLE)는 로우 액티브 마스터 신호(PR_A)에 응답하여 인에이블 되고 디스에이블 된다.
일반적으로, 워드라인이 활성화 되었을 때 메모리 셀들의 게이트에는 전원전압(VDD)보다 높은 전압 레벨을 가지는 부스트 전압(boosted voltage; VPP)이 인가된다. 반도체 메모리 장치의 집적도가 증가함에 따라, 반도체 메모리 장치를 구성하는 트랜지스터들의 사이즈는 점점 작아지고 있다. 따라서, 부스트 전압(VPP) 등 의 고 전압이 트랜지스터의 게이트에 오랫동안 인가되면 트랜지스터가 손상을 입게 되고 오동작을 할 수 있다.
반도체 메모리 장치가 정상동작을 하고 있을 때, 반도체 메모리 장치가 허용하는 로우 액티브 제어신호의 최대 유지시간(tRAS_MAX) 내에 프리차지 커맨드가 발생하고, 워드라인 인에이블 신호는 디스에이블 된다. 그러나, 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 메모리 셀 어레이를 구성하는 메모리 트랜지스터들이 과도한 스트레스를 받을 수 있다.
따라서, 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시키는 회로가 필요하다.
본 발명의 목적은 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시키는 로우 액티브 시간 제어회로를 제공하는 것이다.
본 발명의 다른 목적은 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시키는 로우 액티브 시간 제어방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 로우 액티브 시간 제어회로는 마스터 신호 발생회로 및 로우 액티브 제어신호 발생회로를 포함한다.
마스터 신호 발생회로는 액티브 커맨드, 프리차지 커맨드 및 적어도 하나의 로우 액티브 제어신호에 응답하여 적어도 하나의 로우 액티브 마스터 신호를 발생시킨다. 로우 액티브 제어신호 발생회로는 상기 로우 액티브 마스터 신호들 및 셀프 리프레쉬 주기 정보를 가지는 제 1 신호에 응답하여 발진하는 펄스 신호를 발생시키고 상기 펄스 신호의 주파수를 분주하여 상기 로우 액티브 제어신호들을 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 신호 발생회로는 상기 로우 액티브 제어신호에 응답하여 상기 로우 액티브 마스터 신호들을 디스에이블시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 로우 액티브 제어신호들은 상기 펄스 신호의 주기의 정수 배의 주기를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 로우 액티브 제어신호 발생회로는 오실레이터 및 적어도 하나의 분주기를 포함할 수 있다. 오실레이터는 상기 로우 액티브 마스터 신호들에 응답하여 발진하는 상기 펄스 신호를 발생시킨다. 분주기들 각각은 상기 펄스 신호 및 상기 로우 액티브 마스터 신호들 각각에 응답하여 상기 로우 액티브 제어신호들 각각을 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 분주기들 각각은 상기 펄스 신호의 주기의 2N(N은 자연수) 배의 주기를 가지는 펄스 신호들을 발생시키는 카운터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 로우 액티브 제어신호 발생회로는 상기 로우 액티브 마스터 신호들에 응답하여 상기 분주기들을 리셋시키는 리셋회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 로우 액티브 제어신호 발생회로는 셀프 리프레쉬 주기 정보를 가지는 제 1 신호에 기초하여 상기 펄스 신호를 발생시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 마스터 신호 발생회로는 상기 로우 액티브 마스터 신호들 각각의 최소 유지시간 정보를 가지는 유지시간 제어신호들에 응답하여 상기 로우 액티브 마스터 신호들 각각의 유지시간을 늘릴 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 로우 액티브 제어신호 발생회로는 상기 로우 액티브 마스터 신호들 각각의 최소 유지시간 정보를 가지는 유지시간 제어신호들에 응답하여 상기 로우 액티브 제어신호들이 인에이블되는 시점을 변화시킬 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 로우 액티브 시간 제어회로, 어드레스 버퍼, 디코더, 및 워드라인 드라이버를 포함한다.
로우 액티브 시간 제어회로는 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 늦게 발생될 때, 상기 프리차지 커맨드가 발생되기 전에 디스에이블되는 적어도 하나의 로우 액티브 마스터 신호를 발생시킨다. 어드레스 버퍼는 외부 어드레스 신호들을 버퍼링하고 상기 외부 어드레스 신호들에 대응하는 로우 어드레스 신호들을 발생시킨다. 디코더는 상기 로우 액티브 마스터 신호들에 응답하여 상기 로우 어드레스 신호들을 디코딩하고 워드라인 인에이블 신호와 워드라인 부스팅 신호를 발생시킨다. 워드라인 드라이버는 상기 워드라인 인에이블 신호와 워드라인 부스팅 신호에 응답하여 워드라인 제어신호들을 발생시킨다.
본 발명의 하나의 실시형태에 따른 로우 액티브 시간 제어방법은 액티브 커맨드, 프리차지 커맨드 및 적어도 하나의 로우 액티브 제어신호에 응답하여 적어도 하나의 로우 액티브 마스터 신호를 발생시키는 단계; 상기 로우 액티브 마스터 신호들 및 셀프 리프레쉬 주기 정보를 가지는 제 1 신호에 응답하여 발진하는 펄스 신호를 발생시키는 단계; 및 상기 펄스 신호의 주파수를 분주하여 상기 로우 액티브 제어신호들을 발생시키는 단계를 포함한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 로우 액티브 시간 제어회로를 나타내는 블록도이다.
도 2를 참조하면, 로우 액티브 시간 제어회로(100)는 커맨드 디코더(110), 마스터 신호 발생 회로(120) 및 로우 액티브 제어신호 발생회로(130)를 포함한다.
커맨드 디코더(110)는 커맨드(CMD)를 디코딩하여 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)를 발생시킨다. 커맨드(CMD)는 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 클럭 인에이블 신호(CKE)를 포함할 수 있다. 마스터 신호 발생 회로(120)는 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 제 1 로우 액티브 제어신호(PTRAS_A) 및 제 2 로우 액티브 제어신호(PTRAS_B)에 응답하여 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)를 발생시킨다. 로우 액티브 제어신호 발생회로(130)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 발진하는 펄스 신호를 발생시키고 상기 펄스 신호의 주파수를 분주하여 제 1 로우 액티브 제어신호(PTRAS_A) 및 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다.
도 3은 도 2에 도시된 로우 액티브 시간 제어회로에 있는 로우 액티브 제어신호 발생회로(130)의 하나의 실시예를 나타내는 회로도이다.
도 3을 참조하면, 로우 액티브 제어신호 발생회로(130a)는 오실레이터(131), 제 1 분주기(132) 및 제 2 분주기(133)를 포함한다.
오실레이터(131)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 발진하는 펄스 신호(POSC)를 발생시킨다. 제 1 분주기(132)는 상기 펄스 신호(POSC) 및 제 1 로우 액티브 마스터 신호(PR_A)에 응답하여 제 1 로우 액티브 제어신호(PTRAS_A)를 발생시킨다. 제 2 분주기(133)는 상기 펄스 신호(POSC) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다.
도 4는 도 2에 도시된 로우 액티브 시간 제어회로에 있는 로우 액티브 제어신호 발생회로(130)의 다른 하나의 실시예를 나타내는 회로도이다.
도 4를 참조하면, 로우 액티브 제어신호 발생회로(130b)는 오실레이터(131), 제 1 분주기(132), 제 2 분주기(133) 및 리셋회로(134)를 포함한다.
오실레이터(131)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 발진하는 펄스 신호(POSC)를 발생시킨다. 제 1 분주기(132)는 상기 펄스 신호, 제 1 로우 액티브 마스터 신호(PR_A) 및 제 1 리셋신호(CNTRSB_A)에 응답하여 제 1 로우 액티브 제어신호(PTRAS_A)를 발생시킨다. 제 2 분주기(133)는 상기 펄스 신호(POSC), 제 2 로우 액티브 마스터 신호(PR_B) 및 제 2 리셋신호(CNTRSB_B)에 응답하여 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다. 리셋회로(134)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 제 1 리셋신호(CNTRSB_A) 및 제 2 리셋신호(CNTRSB_B)를 발생시킨다.
도 4의 로우 액티브 제어신호 발생회로(130b)는 리셋회로(134)를 구비하므로, 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 제 1 분주기(132) 및 제 2 분주기(133)를 리셋시킬 수 있다.
도 5는 도 2에 도시된 로우 액티브 시간 제어회로의 동작을 나타내는 타이밍도이다.
도 5에서, ACT_A는 A 뱅크에 대한 액티브 커맨드를 나타내고, ACT_B는 B 뱅크에 대한 액티브 커맨드를 나타낸다. tRAS_A_max는 A 뱅크에 대한 로우 액티브 제어신호의 최대 유지시간을 나타내고, tRAS_B_max는 B 뱅크에 대한 로우 액티브 제어신호의 최대 유지시간을 나타낸다. POSC는 로우 액티브 제어신호 발생회로(130a)에 포함된 오실레이터(131)에서 발생되는 펄스 신호를 나타낸다. POSC_X2_A, POSC_X4_A 및 POSC_X8_A는 각각 POSC의 2 배, 4 배, 8배의 주기를 가지는 펄스 신호를 나타내며, A 뱅크를 위해 사용된다. POSC_X2_B, POSC_X4_B 및 POSC_X8_B는 각각 POSC의 2 배, 4 배, 8배의 주기를 가지는 펄스 신호를 나타내며, B 뱅크를 위해 사용된다.
이하, 도 2 내지 도 5를 참조하여 본 발명의 제 1 실시예에 따른 로우 액티브 시간 제어회로(100)의 동작을 설명한다.
도 2에서, 제 1 로우 액티브 마스터 신호(PR_A)는 A 뱅크의 로우 경로를 제어하는 신호이며, 제 2 로우 액티브 마스터 신호(PR_B)는 B 뱅크의 로우 경로를 제어하는 신호이다. 또한, 제 1 로우 액티브 제어신호(PTRAS_A)는 제 1 로우 액티브 마스터 신호(PR_A)를 제어하는 신호이며, 제 2 로우 액티브 제어신호(PTRAS_B)는 제 2 로우 액티브 마스터 신호(PR_B)를 제어하는 신호이다.
도 2에는 2 개의 뱅크를 가지는 반도체 메모리 장치의 로우 액티브 시간 제어회로가 도시되어 있으나, 본 발명은 임의의 개수의 뱅크를 가지는 반도체 메모리 장치의 로우 액티브 시간 제어회로에 적용할 수 있다.
로우 액티브 시간 제어회로(100)는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 로우 액티브 마스터 신호들(PR_A, PR_B)을 자동으로 디스에이블시킨다. 따라서, 로우 액티브 시간 제어회로(100)를 구비하는 반도체 메모리 장치는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시킬 수 있으며 메모리 셀 어레이에 포함된 메모리 트랜지스터들을 보호할 수 있다.
로우 액티브 제어신호 발생회로(130)는 A 뱅크를 위한 제 1 로우 액티브 마스터 신호(PR_A) 및 B 뱅크를 위한 제 2 로우 액티브 마스터 신호(PR_B)에 응답하 여 발진하는 펄스 신호를 발생시키고 상기 펄스 신호의 주파수를 분주하여 A 뱅크를 위한 제 1 로우 액티브 제어신호(PTRAS_A) 및 B 뱅크를 위한 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다.
분주기들(132, 133) 각각은 오실레이터(131)의 출력인 펄스 신호의 주기의 2N(N은 자연수) 배의 주기를 가지는 펄스 신호들을 발생시키는 카운터를 포함할 수 있다.
도 5를 참조하면, A 뱅크를 위한 액티브 커맨드(ACT_A)에 응답하여 제 1 로우 액티브 마스터 신호(PR_A)가 인에이블되고, B 뱅크를 위한 액티브 커맨드(ACT_B)에 응답하여 제 2 로우 액티브 마스터 신호(PR_B)가 인에이블된다. 제 1 로우 액티브 마스터 신호(PR_A)의 상승 에지(rising edge) 및 제 2 로우 액티브 마스터 신호(PR_B)의 상승 에지를 기준(1st_REF, 2nd_REF)으로 하여 펄스 신호(POSC)가 발생된다.
제 1 분주기(132)에 의해 POSC의 2 배, 4 배, 8배의 주기를 가지는 펄스 신호인 POSC_X2_A, POSC_X4_A 및 POSC_X8_A가 발생된다. POSC_X8_A에 응답하여 A 뱅크를 위한 제 1 로우 액티브 제어신호(PTRAS_A)가 발생되고, 제 1 로우 액티브 제어신호(PTRAS_A)의 상승 에지에 응답하여 제 1 로우 액티브 마스터 신호(PR_A)가 디스에이블된다. 제 2 분주기(133)에 의해 POSC의 2 배, 4 배, 8배의 주기를 가지는 펄스 신호인 POSC_X2_B, POSC_X4_B 및 POSC_X8_B가 발생된다. POSC_X8_B에 응답하여 B 뱅크를 위한 제 2 로우 액티브 제어신호(PTRAS_B)가 발생되고, 제 2 로우 액티브 제어신호(PTRAS_B)의 상승 에지에 응답하여 제 2 로우 액티브 마스터 신 호(PR_B)가 디스에이블된다.
따라서, 도 2에 도시된 로우 액티브 시간 제어회로(100)는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 로우 액티브 마스터 신호들(PR_A, PR_B)을 자동으로 디스에이블시켜 메모리 셀 어레이에 포함된 메모리 트랜지스터들을 보호할 수 있다.
도 6은 도 2의 로우 액티브 시간 제어회로에 의해 발생된 로우 액티브 마스터 신호들(PR_A, PR_B)에 의해 동작하는 반도체 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 반도체 메모리 장치(200)는 어드레스 버퍼(210), 디코더(220) 및 워드라인 드라이버(230)를 포함한다. 도 6에서, 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생될 때, 프리차지 커맨드(PRE)가 발생되기 전에 디스에이블되며, 도 2에 도시된 로우 액티브 시간 제어회로(100)에 의해 발생되는 신호들이다. 어드레스 버퍼(210)는 외부 어드레스 신호들(XRA)을 버퍼링하고 외부 어드레스 신호들(XRA)에 대응하는 로우 어드레스 신호들을 발생시킨다. 디코더(220)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 상기 로우 어드레스 신호들을 디코딩하고 워드라인 인에이블 신호(NWE_A, NWE_B)와 워드라인 부스팅 신호(PXI_A, PXI_B)를 발생시킨다. 워드라인 드라이버(230)는 워드라인 인에이블 신호(NWE_A, NWE_B)와 워드라인 부스팅 신호(PXI_A, PXI_B)에 응답하여 워드라인 제어신호들(WLi_A, WLi_B)을 발생시킨다.
디코더(220)는 프리 디코더(221) 및 메인 디코더(223)를 포함한다.
프리 디코더(221)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 상기 로우 어드레스 신호들을 디코딩하여 디코딩된 로우 어드레스 신호들(DRAij)을 발생시킨다. 메인 디코더(223)는 로우 어드레스 신호들(DRAij)을 디코딩하여 워드라인 인에이블 신호(NWE_A, NWE_B)와 워드라인 부스팅 신호(PXI_A, PXI_B)를 발생시킨다.
로우 액티브 마스터 신호들(PR_A, PR_B)은 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우 자동으로 디스에이블되므로, 워드라인 인에이블 신호(NWE_A, NWE_B)를 자동으로 디스에이블시킬 수 있으며 메모리 셀 어레이에 포함된 메모리 트랜지스터들을 보호할 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 로우 액티브 시간 제어회로(300)를 나타내는 블록도이다.
도 7을 참조하면, 로우 액티브 시간 제어회로(300)는 커맨드 디코더(310), 마스터 신호 발생 회로(320) 및 로우 액티브 제어신호 발생회로(330)를 포함한다.
커맨드 디코더(310)는 커맨드(CMD)를 디코딩하여 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)를 발생시킨다. 커맨드(CMD)는 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 클럭 인에이블 신호(CKE)를 포함할 수 있다. 마스터 신호 발생 회로(320)는 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 제 1 로우 액티브 제어신호(PTRAS_A) 및 제 2 로우 액티브 제어신호(PTRAS_B)에 응답하여 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)를 발생시킨다. 로우 액티브 제어신호 발생회로(330)는 제 1 로우 액티브 마스터 신호(PR_A), 제 2 로우 액티브 마스터 신호(PR_B) 및 셀프 리프레쉬 주기 정보를 가지는 제 1 신호(PSRF)에 응답하여 발진하는 펄스 신호를 발생시키고 상기 펄스 신호의 주파수를 분주하여 제 1 로우 액티브 제어신호(PTRAS_A) 및 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다.
도 7에 도시된 로우 액티브 시간 제어회로(300)는 로우 액티브 제어신호 발생회로(330)에 포함된 오실레이터의 발진 주파수를 셀프 리프레쉬 주기 정보를 가지는 제 1 신호(PSRF)에 응답하여 결정된다.
도 8은 도 7에 도시된 로우 액티브 시간 제어회로(300)에 있는 로우 액티브 제어신호 발생회로(330)의 하나의 실시예를 나타내는 회로도이다.
도 8을 참조하면, 로우 액티브 제어신호 발생회로(330a)는 오실레이터(331), 제 1 분주기(332) 및 제 2 분주기(333)를 포함한다.
오실레이터(331)는 제 1 로우 액티브 마스터 신호(PR_A), 제 2 로우 액티브 마스터 신호(PR_B) 및 셀프 리프레쉬 정보를 가지는 제 1 신호(PSRF)에 응답하여 발진하는 펄스 신호를 발생시킨다. 제 1 분주기(332)는 상기 펄스 신호 및 제 1 로우 액티브 마스터 신호(PR_A)에 응답하여 제 1 로우 액티브 제어신호(PTRAS_A)를 발생시킨다. 제 2 분주기(333)는 상기 펄스 신호 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다.
분주기들(332, 333) 각각은 오실레이터(331)의 출력인 펄스 신호의 주기의 2N(N은 자연수) 배의 주기를 가지는 펄스 신호들을 발생시키는 카운터를 포함할 수 있다.
도 9는 도 7에 도시된 로우 액티브 시간 제어회로(300)에 있는 로우 액티브 제어신호 발생회로(330)의 다른 하나의 실시예를 나타내는 회로도이다.
도 9를 참조하면, 로우 액티브 제어신호 발생회로(330b)는 오실레이터(331), 제 1 분주기(332), 제 2 분주기(333) 및 리셋회로(334)를 포함한다.
오실레이터(331)는 제 1 로우 액티브 마스터 신호(PR_A), 제 2 로우 액티브 마스터 신호(PR_B) 및 셀프 리프레쉬 주기 정보를 가지는 제 1 신호(PSRF)에 응답하여 발진하는 펄스 신호를 발생시킨다. 제 1 분주기(332)는 상기 펄스 신호, 제 1 로우 액티브 마스터 신호(PR_A) 및 제 1 리셋신호(CNTRSB_A)에 응답하여 제 1 로우 액티브 제어신호(PTRAS_A)를 발생시킨다. 제 2 분주기(333)는 상기 펄스 신호, 제 2 로우 액티브 마스터 신호(PR_B) 및 제 2 리셋신호(CNTRSB_B)에 응답하여 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다. 리셋회로(334)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 제 1 리셋신호(CNTRSB_A) 및 제 2 리셋신호(CNTRSB_B)를 발생시킨다.
도 10은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 로우 액티브 시간 제어회로(400)를 나타내는 블록도이다.
도 10을 참조하면, 로우 액티브 시간 제어회로(400)는 커맨드 디코더(410), 마스터 신호 발생 회로(420) 및 로우 액티브 제어신호 발생회로(430)를 포함한다.
커맨드 디코더(410)는 커맨드(CMD)를 디코딩하여 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)를 발생시킨다. 커맨드(CMD)는 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 클럭 인에이블 신호(CKE)를 포함할 수 있다. 마스터 신호 발생 회로(420)는 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 제 1 로우 액티브 제어신호(PTRAS_A), 제 2 로우 액티브 제어신호(PTRAS_B), A 뱅크에 대한 최소 유지시간 정보를 가지는 제 2 신호(PTRAS_MIN_A) 및 B 뱅크에 대한 최소 유지시간 정보를 가지는 제 3 신호(PTRAS_MIN_B)에 응답하여 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)를 발생시킨다. 로우 액티브 제어신호 발생회로(430)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 발진하는 펄스 신호를 발생시키고 상기 펄스 신호의 주파수를 분주하여 제 1 로우 액티브 제어신호(PTRAS_A) 및 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다.
도 10에 도시된 로우 액티브 시간 제어회로(400)는 마스터 신호 발생 회로(420)를 구비한다. 마스터 신호 발생 회로(420)는 A 뱅크에 대한 최소 유지시간 정보를 가지는 제 2 신호(PTRAS_MIN_A) 및 B 뱅크에 대한 최소 유지시간 정보를 가지는 제 3 신호(PTRAS_MIN_B)에 응답하여 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)의 유지시간을 늘릴 수 있다. 따라서, 로우 액티브 시간 제어회로(400)를 구비한 반도체 메모리 장치는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 로우 액티브 마스터 신호들(PR_A, PR_B)을 자동으로 디스에이블시킨다. 그러므로, 로우 액티브 시간 제어회로(400)를 구비하는 반도체 메모리 장치는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시킬 수 있으며 메모리 셀 어레이에 포함된 메모리 트랜지스터들을 보호할 수 있다. 또한, 로우 액티브 시간 제어회로(400)를 구비한 반도체 메모리 장치는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 빨리 발생되는 경우 액티브 마스터 신호들(PR_A, PR_B)의 유지시간을 늘릴 수 있으므로, 워드라인들이 활성화되는 데 충분한 시간을 확보할 수 있다.
도 11은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 로우 액티브 시간 제어회로를 나타내는 블록도이다.
도 11을 참조하면, 로우 액티브 시간 제어회로(500)는 커맨드 디코더(510), 마스터 신호 발생 회로(520) 및 로우 액티브 제어신호 발생회로(530)를 포함한다.
커맨드 디코더(510)는 커맨드(CMD)를 디코딩하여 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)를 발생시킨다. 커맨드(CMD)는 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 클럭 인에이블 신호(CKE)를 포함할 수 있다. 마스터 신호 발생 회로(520)는 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 제 1 로우 액티브 제어신호(PTRAS_A) 및 제 2 로우 액티브 제어신호(PTRAS_B)에 응답하여 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)를 발생시킨다. 로우 액티브 제어신호 발생회로(530)는 제 1 로우 액티브 마스터 신호(PR_A), 제 2 로우 액티브 마스터 신호(PR_B), A 뱅크에 대한 최소 유지시간 정보를 가지는 제 2 신호(PTRAS_MIN_A) 및 B 뱅크에 대한 최소 유지시간 정보를 가지는 제 3 신호(PTRAS_MIN_B)에 응답하여 발진하는 펄스 신호를 발생시키고 상기 펄스 신호의 주파수를 분주하여 제 1 로우 액티브 제어신호(PTRAS_A) 및 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다.
도 11에 도시된 로우 액티브 시간 제어회로(500)는 로우 액티브 제어신호 발생회로(530)를 구비한다. 로우 액티브 제어신호 발생회로(530)는 A 뱅크에 대한 최소 유지시간 정보를 가지는 제 2 신호(PTRAS_MIN_A) 및 B 뱅크에 대한 최소 유지시간 정보를 가지는 제 3 신호(PTRAS_MIN_B)에 응답하여 제 1 로우 액티브 제어신호(PTRAS_A) 및 제 2 로우 액티브 제어신호(PTRAS_B)이 인에이블 되는 시점을 변화시킬 수 있다. 따라서, 로우 액티브 시간 제어회로(500)를 구비한 반도체 메모리 장치는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 로우 액티브 마스터 신호들(PR_A, PR_B)을 자동으로 디스에이블시킨다. 그러므로, 로우 액티브 시간 제어회로(500)를 구비하는 반도체 메모리 장치는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시킬 수 있으며 메모리 셀 어레이에 포함된 메모리 트랜지스터들을 보호할 수 있다. 또한, 로우 액티브 시간 제어회로(500)를 구비한 반도체 메모리 장치는 액티브 커맨드(ACT)가 발생한 후 프리차지 커맨드(PRE)가 비정상적으로 빨리 발생되는 경우 액티브 마스터 신호들(PR_A, PR_B)의 유지시간을 늘릴 수 있으므로, 워드라인들이 활성화되는 데 충분한 시간을 확보할 수 있다.
도 12는 도 11에 도시된 로우 액티브 시간 제어회로(500)에 있는 로우 액티 브 제어신호 발생회로(530)의 하나의 실시예를 나타내는 회로도이다.
도 12를 참조하면, 로우 액티브 제어신호 발생회로(530a)는 오실레이터(531), 제 1 분주기(532) 및 제 2 분주기(533)를 포함한다.
오실레이터(531)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 발진하는 펄스 신호를 발생시킨다. 제 1 분주기(532)는 상기 펄스 신호, 제 1 로우 액티브 마스터 신호(PR_A) 및 A 뱅크에 대한 최소 유지시간 정보를 가지는 제 2 신호(PTRAS_MIN_A)에 응답하여 제 1 로우 액티브 제어신호(PTRAS_A)를 발생시킨다. 제 2 분주기(533)는 상기 펄스 신호, 제 2 로우 액티브 마스터 신호(PR_B) 및 B 뱅크에 대한 최소 유지시간 정보를 가지는 제 3 신호(PTRAS_MIN_B)에 응답하여 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다.
분주기들(532, 533) 각각은 오실레이터(531)의 출력인 펄스 신호의 주기의 2N(N은 자연수) 배의 주기를 가지는 펄스 신호들을 발생시키는 카운터를 포함할 수 있다.
도 13은 도 11에 도시된 로우 액티브 시간 제어회로(500)에 있는 로우 액티브 제어신호 발생회로(530)의 다른 하나의 실시예를 나타내는 회로도이다.
도 13을 참조하면, 로우 액티브 제어신호 발생회로(530b)는 오실레이터(531), 제 1 분주기(532), 제 2 분주기(533) 및 리셋회로(534)를 포함한다.
오실레이터(531)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 발진하는 펄스 신호를 발생시킨다. 제 1 분주기(532)는 상기 펄스 신호, 제 1 로우 액티브 마스터 신호(PR_A), 제 1 리셋신호(CNTRSB_A) 및 A 뱅크에 대한 최소 유지시간 정보를 가지는 제 2 신호(PTRAS_MIN_A)에 응답하여 제 1 로우 액티브 제어신호(PTRAS_A)를 발생시킨다. 제 2 분주기(533)는 상기 펄스 신호, 제 2 로우 액티브 마스터 신호(PR_B), 제 2 리셋신호(CNTRSB_B) 및 B 뱅크에 대한 최소 유지시간 정보를 가지는 제 3 신호(PTRAS_MIN_B)에 응답하여 제 2 로우 액티브 제어신호(PTRAS_B)를 발생시킨다. 리셋회로(534)는 제 1 로우 액티브 마스터 신호(PR_A) 및 제 2 로우 액티브 마스터 신호(PR_B)에 응답하여 제 1 리셋신호(CNTRSB_A) 및 제 2 리셋신호(CNTRSB_B)를 발생시킨다.
상술한 바와 같이, 본 발명에 따른 로우 액티브 시간 제어회로는 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 늦게 발생되는 경우, 로우 액티브 마스터 신호를 자동으로 디스에이블시킨다. 따라서, 본 발명에 따른 로우 액티브 시간 제어회로를 구비하는 반도체 메모리 장치는 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 늦게 발생되는 경우, 워드라인 인에이블 신호를 자동으로 디스에이블시킬 수 있으며 메모리 셀 어레이에 포함된 메모리 트랜지스터들을 보호할 수 있다. 또한, 본 발명에 따른 로우 액티브 시간 제어회로를 구비하는 반도체 메모리 장치는 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 빨리 발생되는 경우 액티브 마스터 신호들의 유지시간을 늘릴 수 있으므로, 워드라인들이 활성화되는 데 충분한 시간을 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

  1. 액티브 커맨드, 프리차지 커맨드 및 적어도 하나의 로우 액티브 제어신호에 응답하여 적어도 하나의 로우 액티브 마스터 신호를 발생시키는 마스터 신호 발생회로; 및
    상기 로우 액티브 마스터 신호들 및 셀프 리프레쉬 주기 정보를 가지는 제 1 신호에 응답하여 발진하는 펄스 신호를 발생시키고 상기 펄스 신호의 주파수를 분주하여 상기 로우 액티브 제어신호들을 발생시키는 로우 액티브 제어신호 발생회로를 포함하는 로우 액티브 시간 제어회로.
  2. 제 1 항에 있어서, 상기 마스터 신호 발생회로는
    상기 로우 액티브 제어신호에 응답하여 상기 로우 액티브 마스터 신호들을 디스에이블시키는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  3. 제 1 항에 있어서,
    상기 로우 액티브 제어신호들은 상기 펄스 신호의 주기의 정수 배의 주기를 가지는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들 및 상기 제 1 신호에 응답하여 발진하는 상기 펄스 신호를 발생시키는 오실레이터; 및
    상기 펄스 신호 및 상기 로우 액티브 마스터 신호들 각각에 응답하여 상기 로우 액티브 제어신호들 각각을 발생시키는 적어도 하나의 분주기를 포함하는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  9. 제 8 항에 있어서, 상기 분주기들 각각은
    상기 펄스 신호의 주기의 2N(N은 자연수) 배의 주기를 가지는 펄스 신호들을 발생시키는 카운터를 포함하는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  10. 제 8 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들에 응답하여 상기 분주기들을 리셋시키는 리셋회로를 더 포함하는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  11. 제 1 항에 있어서, 상기 마스터 신호 발생회로는
    상기 로우 액티브 마스터 신호들 각각의 최소 유지시간 정보를 가지는 유지시간 제어신호들에 응답하여 상기 로우 액티브 마스터 신호들 각각의 유지시간을 늘리는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  12. 제 1 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들 각각의 최소 유지시간 정보를 가지는 유지시간 제어신호들에 응답하여 상기 로우 액티브 제어신호들이 인에이블되는 시점을 변화시키는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  13. 제 12 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신들호 및 상기 제 1 신호에 응답하여 발진하는 상기 펄스 신호를 발생시키는 오실레이터; 및
    상기 펄스 신호, 상기 각각의 유지시간 제어신호 및 상기 각각의 로우 액티브 마스터 신호에 응답하여 상기 로우 액티브 제어신호들 각각을 발생시키는 적어도 하나의 분주기를 포함하는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  14. 제 13 항에 있어서, 상기 분주기들 각각은
    상기 펄스 신호의 주기의 2N(N은 자연수) 배의 주기를 가지는 펄스 신호들을 발생시키는 카운터를 포함하는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  15. 제 13 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들에 응답하여 상기 분주기들을 리셋시키는 리셋회로를 더 포함하는 것을 특징으로 하는 로우 액티브 시간 제어회로.
  16. 액티브 커맨드가 발생한 후 프리차지 커맨드가 비정상적으로 늦게 발생될 때, 상기 프리차지 커맨드가 발생되기 전에 디스에이블되는 적어도 하나의 로우 액티브 마스터 신호를 발생시키는 로우 액티브 시간 제어회로;
    외부 어드레스 신호들을 버퍼링하고 상기 외부 어드레스 신호들에 대응하는 로우 어드레스 신호들을 발생시키는 어드레스 버퍼;
    상기 로우 액티브 마스터 신호들에 응답하여 상기 로우 어드레스 신호들을 디코딩하고 워드라인 인에이블 신호와 워드라인 부스팅 신호를 발생시키는 디코더; 및
    상기 워드라인 인에이블 신호와 워드라인 부스팅 신호에 응답하여 워드라인 제어신호들을 발생시키는 워드라인 드라이버를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 로우 액티브 시간 제어회로는
    액티브 커맨드, 프리차지 커맨드 및 적어도 하나의 로우 액티브 제어신호에 응답하여 적어도 하나의 로우 액티브 마스터 신호를 발생시키는 마스터 신호 발생회로; 및
    상기 로우 액티브 마스터 신호들에 응답하여 발진하는 펄스 신호를 발생시키고 상기 펄스 신호의 주파수를 분주하여 상기 로우 액티브 제어신호들을 발생시키는 로우 액티브 제어신호 발생회로를 포함하는 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 로우 액티브 제어신호들은 상기 펄스 신호의 주기의 정수 배의 주기를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들에 응답하여 발진하는 상기 펄스 신호를 발생시키는 오실레이터; 및
    상기 펄스 신호 및 상기 로우 액티브 마스터 신호들 각각에 응답하여 상기 로우 액티브 제어신호들 각각을 발생시키는 적어도 하나의 분주기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들에 응답하여 상기 분주기들을 리셋시키는 리셋회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 17 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    셀프 리프레쉬 주기 정보를 가지는 제 1 신호에 기초하여 상기 펄스 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들에 응답하여 발진하는 상기 펄스 신호를 발생시키는 오실레이터; 및
    상기 펄스 신호 및 상기 로우 액티브 마스터 신호들 각각에 응답하여 상기 로우 액티브 제어신호들 각각을 발생시키는 적어도 하나의 분주기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 22 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들에 응답하여 상기 분주기들을 리셋시키는 리셋회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 17항에 있어서, 상기 마스터 신호 발생회로는
    상기 로우 액티브 마스터 신호들 각각의 최소 유지시간 정보를 가지는 유지시간 제어신호들에 응답하여 상기 로우 액티브 마스터 신호들 각각의 유지시간을 늘리는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 17항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들 각각의 최소 유지시간 정보를 가지는 유지시간 제어신호들에 응답하여 상기 로우 액티브 제어신호들이 인에이블되는 시점을 변화시키는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서, 상기 로우 액티브 제어신호 발생회로는
    상기 로우 액티브 마스터 신호들에 응답하여 발진하는 상기 펄스 신호를 발생시키는 오실레이터; 및
    상기 펄스 신호, 상기 각각의 유지시간 제어신호 및 상기 각각의 로우 액티브 마스터 신호에 응답하여 상기 로우 액티브 제어신호들 각각을 발생시키는 적어 도 하나의 분주기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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