KR100529038B1 - 반도체 메모리 소자 - Google Patents

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KR100529038B1 KR10-2003-0027875A KR20030027875A KR100529038B1 KR 100529038 B1 KR100529038 B1 KR 100529038B1 KR 20030027875 A KR20030027875 A KR 20030027875A KR 100529038 B1 KR100529038 B1 KR 100529038B1
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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 로우 프리차지 동작 제어에 관한 것이다. 본 발명은 오토 리프레시 동작시 로우 액티브 시간(tRAS) 마진을 확보할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 로우 프리차지 관련 신호 생성 경로를 오토 리프레시 커맨드에 의한 로우 프리차지 경로와 오토 프리차지 커맨드에 의한 로우 프리차지 경로로 나누었으며, 이에 따라 두 경로에 의한 로우 프리차지 개시 시간이 달라지도록 하였다. 구체적으로, 오토 리프레시 커맨드 인가시 오토 프리차지 커맨드 인가시에 비해 일정 시간 만큼 더 늦게 로우 액티브 신호를 비활성화시키게 된다. 따라서, 본 발명에 따르면, 오토 리프레시 동작시 로우 액티브 시간(tRAS) 마진을 더 확보할 수 있다.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 로우 프리차지 동작 제어에 관한 것이다.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이를 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
리프레시 모드에는 노말 동작 중에 /RAS 및 /CAS 커맨드를 주기적으로 띄워 내부적으로 어드레스를 생성하여 리프레시를 수행하는 오토 리프레시 모드와 노말 동작을 하지 않을 때 클럭인에이블 신호(cke)를 인에이블 시키고 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하는 것이 종래의 리프레시 방식이다.
DRAM의 동작에서 오토 프리차지 커맨드나 오토 리프레시 커맨드가 인가 되었을 때, 로우 액티브 및 프리차지 동작이 스펙에 정해진 시간 내에 완료되어야 한다. 이러한 로우 액티브 시간(tRAS)은 회로 내부 딜레이에 의해서 결정되며, 지연 신호를 피드백 받아 일정한 지연 시간 이후에 로우 액티브 신호를 비활성화시킨다. 이후 로우 액티브 신호가 비활성화 상태를 유지하는 구간이 로우 프리차지 시간(tRP)으로 정해진다.
도 1은 종래기술에 따른 로우 액티브 시간(tRAS) 보장회로의 블럭 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 로우 액티브 시간(tRAS) 보장회로는, 오토 리프레시 커맨드 신호(Aref) 또는 오토 프리차지 커맨드 신호(Apcg)와 로우 프리차지 신호(rpcz)에 응답하여 로우 액티브 신호(ras)를 생성하기 위한 RAS 신호 발생부(10)와, 로우 액티브 신호(ras)에 응답하여 로우 프리차지 신호(rpcz)를 생성하기 위한 프리차지 구간 신호 발생부(12)를 구비한다.
도 2는 상기 도 1의 회로의 타이밍 다이어그램이다.
도 2를 참조하면, 외부로부터 오토 리프레시 커맨드 또는 오토 프리차지 커맨드가 인가되어 오토 리프레시 커맨드 신호(Aref) 또는 오토 프리차지 커맨드 신호(Apcg)가 활성화되면, RAS 신호 발생부(10)는 로우 액티브 신호(ras)를 활성화시킨다.
그리고, 프리차지 구간 신호 발생부(12)에서는 로우 액티브 신호(ras)의 활성화 시점으로부터 일정 시간동안 지연된 시점에서 로우 프리차지 신호(rpcz)를 활성화시킨다.
한편, 로우 프리차지 신호(rpcz)는 RAS 신호 발생부(10)로 피드백되어 로우 액티브 신호(ras)를 비활성화시키게 된다.
이처럼 종래에는 오토 리프레시 커맨드와 오토 프리차지 커맨드에 대하여 같은 파형의 동작 상태를 나타낸다.
그런데, 오토 리프레시 동작은 DRAM의 모든 뱅크(예컨대, 4 뱅크)가 동시에 동작하는 모드이므로, 하나의 뱅크만 동작시키는 오토 프리차지 동작에 비해 많은 전력이 소모된다. 이처럼 많은 전력이 소모된다는 것은 곧 오토 리프레시 동작에서는 오토 프리차지 동작에 비해 비트라인 감지 증폭기를 통해서 셀에 저장된 데이터를 읽어 내는데 오랜 시간이 걸린다는 것을 의미한다.
따라서, 오토 리프레시 동작시 로우 액티브 시간(tRAS)이 오토 프리차지 동작 보다 길어야 하므로, 스펙에서도 오토 리프레시 동작시 RAS 사이클 시간(tRFC)을 오토 프리차지 동작시 RAS 사이클 시간(tRC) 보다 길게 규정해 놓았다(예컨대, DDR333 스펙에서는 tRFC를 70ns, tRC를 60ns로 규정함).
그런데, 종래에는 오토 리프레시 동작과 오토 프리차지 동작을 수반한 리드(read with auto precharge) 동작시 로우를 활성화/비활성화 시키는 신호를 동일하게 사용하기 때문에 두 동작이 동일한 로우 액티브 시간(tRAS)을 갖게 된다. 이 경우, 상대적으로 긴 시간이 필요한 오토 리프레시 동작시 로우 액티브 시간(tRAS) 마진이 부족하여 DRAM 동작 특성을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 오토 리프레시 동작시 로우 액티브 시간(tRAS) 마진을 확보할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 오토 리프레시 커맨드 신호/오토 프리차지 커맨드 신호 및 피드백된 로우 프리차지 신호에 응답하여 로우 액티브 신호를 생성하기 위한 로우 액티브 신호 발생 수단과, 상기 로우 액티브 신호에 응답하여 상기 로우 프리차지 신호를 생성하되, 오토 리프레시 동작시 오토 프리차지 동작시에 비해 일정 시간만큼 지연된 상기 로우 프리차지 신호를 제공하는 로우 프리차지 구간 신호 발생 수단을 구비하는 반도체 메모리 소자가 제공된다.
바람직하게, 상기 로우 프리차지 구간 신호 발생 수단은, 상기 로우 액티브 신호 및 오토 프리차지 펄스에 응답하여 상기 오토 프리차지 신호를 생성하기 위한 제1 경로; 상기 로우 액티브 신호 및 오토 리프레시 펄스에 응답하여 상기 오토 프리차지 신호에 비해 일정 시간만큼 지연된 상기 오토 리프레시 프리차지 신호를 생성하기 위한 제2 경로; 및 상기 오토 프리차지 신호 및 상기 오토 리프레시 프리차지 신호를 선택적으로 상기 로우 프리차지 신호로서 제공하기 위한 선택부를 구비한다.
바람직하게, 상기 제2 경로는 상기 제1 경로에 비해 상기 오토 리프레시 프리차지 신호의 지연 시간만큼의 지연 시간을 제공하기 위한 추가 지연부를 구비한다.
또한, 본 발명의 다른 측면에 따르면, 오토 리프레시 커맨드 신호 또는 오토 프리차지 커맨드 신호와 피드백된 오토 리프레시 프리차지 신호 또는 오토 프리차지 신호에 응답하여 로우 액티브 신호를 생성하기 위한 로우 액티브 신호 발생 수단; 상기 로우 액티브 신호 및 오토 프리차지 펄스에 응답하여 상기 오토 프리차지 신호를 생성하기 위한 오토 프리차지 구간 신호 발생 수단; 및 상기 로우 액티브 신호 및 리프레시 펄스에 응답하여 상기 오토 프리차지 신호에 비해 일정 시간만큼 지연된 상기 오토 리프레시 프리차지 신호를 생성하기 위한 오토 리프레시 프리차지 구간 신호 발생 수단을 구비하는 반도체 메모리 소자가 제공된다.
바람직하게, 상기 오토 프리차지 구간 신호 발생 수단은, 상기 로우 액티브 신호를 입력으로 하며, 기본 지연부를 구비하는 제1 신호 발생부; 파워업 신호에 응답하여 상기 제1 신호 발생부의 출력에 대한 초기화를 수행하기 위한 제1 초기화부; 및 상기 오토 프리차지 펄스에 응답하여 상기 제1 초기화부의 출력을 인에이블 시키기 위한 제1 인에이블부를 구비하는 반도체 메모리 소자가 제공된다.
바람직하게, 상기 오토 리프레시 프리차지 구간 신호 발생 수단은, 상기 로우 액티브 신호를 입력으로 하며, 상기 기본 지연부 및 그의 출력을 추가로 지연시키기 위한 추가 지연부를 구비하는 제2 신호 발생부; 상기 파워업 신호에 응답하여 상기 제2 신호 발생부의 출력에 대한 초기화를 수행하기 위한 제2 초기화부; 및 상기 리프레시 펄스에 응답하여 상기 제2 초기화부의 출력을 인에이블 시키기 위한 제2 인에이블부를 구비한다.
즉, 본 발명은 로우 프리차지 관련 신호 생성 경로를 오토 리프레시 커맨드에 의한 로우 프리차지 경로와 오토 프리차지 커맨드에 의한 로우 프리차지 경로로 나누었으며, 이에 따라 두 경로에 의한 로우 프리차지 개시 시간이 달라지도록 하였다. 구체적으로, 오토 리프레시 커맨드 인가시 오토 프리차지 커맨드 인가시에 비해 일정 시간 만큼 더 늦게 로우 액티브 신호를 비활성화시키게 된다. 따라서, 본 발명에 따르면, 오토 리프레시 동작시 로우 액티브 시간(tRAS) 마진을 더 확보할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 로우 액티브 시간(tRAS) 보장회로의 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예에 따른 로우 액티브 시간(tRAS) 보장회로는, 오토 리프레시 커맨드 신호(Aref) 또는 오토 프리차지 커맨드 신호(Apcg)와 피드백된 오토 리프레시 프리차지 신호(rpcz) 또는 오토 프리차지 신호(apcgz)에 응답하여 로우 액티브 신호(ras)를 생성하기 위한 RAS 신호 발생부(20)와, 로우 액티브 신호(ras) 및 리프레시 펄스(refpz)에 응답하여 오토 리프레시 프리차지 신호(rpcz)를 생성하기 위한 오토 리프레시 프리차지 구간 신호 발생부(32)와, 로우 액티브 신호(ras) 및 오토 프리차지 펄스(apcgpz)에 응답하여 오토 프리차지 신호(apcgz)를 생성하기 위한 오토 프리차지 구간 신호 발생부(36)를 구비한다.
즉, 본 실시예에서는 로우 프리차지 관련 신호 생성 경로를 오토 리프레시 커맨드에 의한 로우 프리차지 경로와 오토 프리차지 커맨드에 의한 로우 프리차지 경로로 나누었으며, 이에 따라 두 경로에 의한 로우 프리차지 개시 시간이 달라지도록 하였다.
도 4는 상기 도 3의 오토 리프레시 프리차지 구간 신호 발생부(32) 및 오토 프리차지 구간 신호 발생부(36)를 예시한 회로 구성도이다.
도 4를 참조하면, 우선 오토 프리차지 구간 신호 발생부(36)는 로우 액티브 신호(ras)를 입력으로 하는 기본 지연부(42)와, 기본 지연부(42)의 출력 및 로우 액티브 신호(ras)를 입력으로 하는 낸드 게이트(NAND4)와, 파워업 신호(pwrup) 및 낸드 게이트(NAND4)의 출력을 입력으로 하는 낸드 게이트(NAND5)와, 낸드 게이트(NAND5)의 출력을 입력으로 하는 인버터(I9)와, 인버터(I9)의 출력을 입력으로 하는 인버터(I10)와, 인버터(I10)의 출력(apcras) 및 오토 프리차지 펄스(apcgpz)를 입력으로 하여 오토 프리차지 신호(apcgz)를 출력하기 위한 낸드 게이트(NAND6)를 구비한다. 여기서, 기본 지연부(42)와 낸드 게이트(NAND4)는 일반적인 신호 발생기의 형태를 나타내며, 낸드 게이트(NAND5) 및 부속 인버터(I9, I10)는 파워업 신호(pwrup)를 이용하여 초기화를 수행하기 위한 것이며, 낸드 게이트(NAND6)는 오토 프리차지 동작시에만 경로를 인에이블 시키기 위한 것이다.
기본 지연부(42)는 짝수 개의 인버터(I1∼I4)를 구비하는 인버터 체인의 형태이며, 추가 지연부(40)는 짝수 개의 인버터(I5, I6)와 미세 지연 조정을 위한 캐패시터(C1, C2)를 구비한다. 물론 기본 지연부(42) 및 추가 지연부(40)는 도면과 다르게 구현할 수 있다.
한편, 오토 리프레시 프리차지 구간 신호 발생부(32)는 로우 액티브 신호(ras)를 입력으로 하는 기본 지연부(42)와, 기본 지연부(42)의 출력을 일정 시간 동안 추가로 지연시키기 위한 추가 지연부(40)와, 추가 지연부(40)의 출력 및 로우 액티브 신호(ras)를 입력으로 하는 낸드 게이트(NAND1)와, 낸드 게이트(NAND1)의 출력 및 파워업 신호(pwrup)를 입력으로 하는 낸드 게이트(NAND2)와, 낸드 게이트(NAND2)의 출력을 입력으로 하는 인버터(I7)와, 인버터(I7)의 출력을 입력으로 하는 인버터(I8)와, 인버터(I8)의 출력(rpc2) 및 리프레시 펄스(refpz)를 입력으로 하여 오토 리프레시 프리차지 신호(rpcz)를 출력하기 위한 낸드 게이트(NAND3)를 구비한다. 여기서, 기본 지연부(42) 및 추가 지연부(40)와 낸드 게이트(NAND1)는 일반적인 신호 발생기의 형태를 나타내며, 낸드 게이트(NAND2) 및 부속 인버터(I7, I8)는 파워업 신호(pwrup)를 이용하여 초기화를 수행하기 위한 것이며, 낸드 게이트(NAND3)는 오토 리프레시 동작시에만 경로를 선택적으로 인에이블 시키기 위한 것이다.
한편, 도시된 회로는 오토 리프레시 프리차지 신호(rpcz) 및 오토 프리차지 신호(apcgz)를 입력으로 하는 낸드 게이트(NAND7)와, 그의 출력을 입력으로 하여 로우 프리차지 신호(aprefpcg)를 출력하기 위한 인버터(I11)를 더 구비한다. 회로의 위쪽 경로가 오토 리프레시 프리차지 구간 신호 발생부(32)에 해당하며, 회로의 아래쪽 경로가 오토 프리차지 구간 신호 발생부(36)에 해당하며, 낸드 게이트(NAND7) 및 인버터(I11)는 두 경로 중 하나를 선택하여 하나의 로우 프리차지 신호(aprefpcg)를 RAS 신호 발생부(20)로 피드백시키는 경우를 나타내고 있다. 한편, 도시된 회로는 오토 리프레시 프리차지 구간 신호 발생부(32)와 오토 프리차지 구간 신호 발생부(36)에서 공통으로 필요한 기본 지연부(42)를 공유하는 경우를 예시하고 있으나, 경우에 따라 기본 지연부(42)를 별도로 구성할 수 있다.
도 5는 상기 도 3 및 도 4의 회로의 타이밍 다이어그램이다.
도 5를 참조하면, 우선 외부로부터 오토 프리차지 커맨드가 인가된 경우, 반도체 메모리 내부에서 오토 프리차지 커맨드 신호(Apcg)가 활성화되고, RAS 신호 발생부(20)는 이에 응답하여 로우 액티브 신호(ras)를 활성화시킨다.
이어서, 오토 프리차지 구간 신호 발생부(36)는 로우 액티브 신호(ras)의 활성화 시점으로부터 일정 시간동안 지연된 시점에서 오토 리프레시 프리차지 신호(rpcz)를 활성화시킨다. 여기서, 오토 프리차지 펄스(apcgpz)는 활성화 상태이므로 이러한 오토 프리차지 신호(apcgz) 생성 과정 및 타이밍은 종래기술과 동일하다고 볼 수 있다.
계속하여, 오토 프리차지 구간 신호 발생부(36)는 로우 프리차지 신호(aprefpcg)로서 오토 프리차지 신호(apcgz)를 출력하고, RAS 신호 발생부(20)는 오토 프리차지 신호(apcgz)를 피드백 받아 로우 액티브 신호(ras)를 비활성화 시키게 된다(점선으로 표시됨).
한편, 외부로부터 오토 리프레시 커맨드가 인가된 경우, 반도체 메모리 내부에서 오토 리프레시 커맨드 신호(Aref)가 활성화되고, RAS 신호 발생부(20)는 이에 응답하여 로우 액티브 신호(ras)를 활성화시킨다.
이어서, 오토 리프레시 프리차지 구간 신호 발생부(32)는 로우 액티브 신호(ras)의 활성화 시점으로부터 일정 시간동안 지연된 시점에서 오토 리프레시 프리차지 신호(rpcz)를 활성화시킨다. 여기서, 리프레시 펄스(refpz)는 활성화되어 있고, 오토 리프레시 프리차지 신호(rpcz)는 오토 프리차지 신호(apcgz)에 비해 추가 지연부(40)의 지연 시간(A) 만큼 더 지연된 타이밍을 나타낸다.
계속하여, 오토 리프레시 프리차지 구간 신호 발생부(32)는 로우 프리차지 신호(aprefpcg)로서 오토 리프레시 프리차지 신호(rpcz)를 출력하고, RAS 신호 발생부(20)는 오토 프리차지 신호(apcgz)를 피드백 받아 로우 액티브 신호(ras)를 비활성화 시키게 된다(실선으로 표시됨).
결국, RAS 신호 발생부(20)는 오토 리프레시 커맨드 인가시 오토 프리차지 커맨드 인가시에 비해 일정 시간(B) 만큼 더 늦게 로우 액티브 신호를 비활성화 시키게 된다. 따라서, 본 실시예에 따르면 오토 리프레시 동작시 'B' 시간 만큼의 로우 액티브 시간(tRAS) 마진을 더 확보할 수 있다.
더욱 명확히 하자면, 도 4의 회로에 따르면, 로우 프리차지 신호(apregpcg)가 오토 리프레시 동작시와 오토 프리차지 동작시 활성화되는 시점이 달라져 로우 액티브 시간(tRAS)의 비활성화 시점을 제어할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 추가 지연부(40)를 신호 발생기에 배치하는 경우를 일례로 들어 설명하였으나, 추가 지연부(40)는 오토 리프레시 프리차지 구간 신호 발생 경로의 어디에 배치되더라도 본 발명은 적용된다.
전술한 본 발명은 오토 리프레시 동작시 로우 액티브 시간(tRAS) 마진을 확보할 수 있으며, 이로 인하여 DRAM의 동작 특성 개선을 기대할 수 있다.
도 1은 종래기술에 따른 로우 액티브 시간(tRAS) 보장회로의 블럭 다이어그램.
도 2는 상기 도 1의 회로의 타이밍 다이어그램.
도 3은 본 발명의 일 실시예에 따른 로우 액티브 시간(tRAS) 보장회로의 블럭 다이어그램.
도 4는 상기 도 3의 오토 리프레시 프리차지 구간 신호 발생부 및 오토 프리차지 구간 신호 발생부를 예시한 회로 구성도.
도 5는 상기 도 3 및 도 4의 회로의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
30 : RAS 신호 발생부
32 : 오토 리프레시 프리차지 구간 신호 발생부
36 : 오토 프리차지 구간 신호 발생부

Claims (6)

  1. 오토 리프레시 커맨드 신호/오토 프리차지 커맨드 신호 및 피드백된 로우 프리차지 신호에 응답하여 로우 액티브 신호를 생성하기 위한 로우 액티브 신호 발생 수단과,
    상기 로우 액티브 신호에 응답하여 상기 로우 프리차지 신호를 생성하되, 오토 리프레시 동작시 오토 프리차지 동작시에 비해 일정 시간만큼 지연된 상기 로우 프리차지 신호를 제공하는 로우 프리차지 구간 신호 발생 수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 로우 프리차지 구간 신호 발생 수단은,
    상기 로우 액티브 신호 및 오토 프리차지 펄스에 응답하여 상기 오토 프리차지 신호를 생성하기 위한 제1 경로;
    상기 로우 액티브 신호 및 오토 리프레시 펄스에 응답하여 상기 오토 프리차지 신호에 비해 일정 시간만큼 지연된 상기 오토 리프레시 프리차지 신호를 생성하기 위한 제2 경로; 및
    상기 오토 프리차지 신호 및 상기 오토 리프레시 프리차지 신호를 선택적으로 상기 로우 프리차지 신호로서 제공하기 위한 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제2 경로는 상기 제1 경로에 비해 상기 오토 리프레시 프리차지 신호의 지연 시간만큼의 지연 시간을 제공하기 위한 추가 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 오토 리프레시 커맨드 신호 또는 오토 프리차지 커맨드 신호와 피드백된 오토 리프레시 프리차지 신호 또는 오토 프리차지 신호에 응답하여 로우 액티브 신호를 생성하기 위한 로우 액티브 신호 발생 수단;
    상기 로우 액티브 신호 및 오토 프리차지 펄스에 응답하여 상기 오토 프리차지 신호를 생성하기 위한 오토 프리차지 구간 신호 발생 수단; 및
    상기 로우 액티브 신호 및 리프레시 펄스에 응답하여 상기 오토 프리차지 신호에 비해 일정 시간만큼 지연된 상기 오토 리프레시 프리차지 신호를 생성하기 위한 오토 리프레시 프리차지 구간 신호 발생 수단
    을 구비하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 오토 프리차지 구간 신호 발생 수단은,
    상기 로우 액티브 신호를 입력으로 하며, 기본 지연부를 구비하는 제1 신호 발생부;
    파워업 신호에 응답하여 상기 제1 신호 발생부의 출력에 대한 초기화를 수행하기 위한 제1 초기화부; 및
    상기 오토 프리차지 펄스에 응답하여 상기 제1 초기화부의 출력을 인에이블 시키기 위한 제1 인에이블부를 구비하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 오토 리프레시 프리차지 구간 신호 발생 수단은,
    상기 로우 액티브 신호를 입력으로 하며, 상기 기본 지연부 및 그의 출력을 추가로 지연시키기 위한 추가 지연부를 구비하는 제2 신호 발생부;
    상기 파워업 신호에 응답하여 상기 제2 신호 발생부의 출력에 대한 초기화를 수행하기 위한 제2 초기화부; 및
    상기 리프레시 펄스에 응답하여 상기 제2 초기화부의 출력을 인에이블 시키기 위한 제2 인에이블부를 구비하는 반도체 메모리 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650730B1 (ko) 2004-12-28 2006-11-27 주식회사 하이닉스반도체 메모리 장치의 프리차지 타이밍 제어 방법 및 그 장치
KR100586555B1 (ko) * 2005-01-17 2006-06-08 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
JP4941644B2 (ja) * 2005-09-28 2012-05-30 ハイニックス セミコンダクター インク 半導体メモリ装置
KR100706830B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 액티브 구간 제어장치 및 방법
KR100845140B1 (ko) 2007-01-11 2008-07-09 삼성전자주식회사 로우 액티브 시간 제어회로, 이를 포함하는 반도체 메모리장치 및 로우 액티브 시간 제어방법
KR100847315B1 (ko) * 2007-02-28 2008-07-21 삼성전자주식회사 셀프 리프레쉬 제어 회로, 이를 포함하는 반도체 메모리장치 및 셀프 리프레쉬 제어 방법
KR100911199B1 (ko) * 2008-01-07 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 제어 회로
EP2440285B1 (en) * 2009-06-10 2021-08-04 Medtronic, Inc. Tissue oxygenation monitoring in heart failure
KR20160133073A (ko) * 2015-05-11 2016-11-22 에스케이하이닉스 주식회사 초기화 동작을 수행하는 반도체장치 및 반도체시스템

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980040799A (ko) 1996-11-29 1998-08-17 김광호 반도체 메모리 장치의 자동 프리차아지 신호 발생회로
KR100305021B1 (ko) 1998-07-15 2001-10-19 박종섭 라스 액세스 시간 제어 회로
US6219747B1 (en) * 1999-01-06 2001-04-17 Dvdo Inc Methods and apparatus for variable length SDRAM transfers
KR100324821B1 (ko) * 1999-06-29 2002-02-28 박종섭 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치

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