KR20090000873A - 로우 액티브 시간 제어회로 - Google Patents

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KR20090000873A
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Abstract

본 발명은 액티브 신호 및 오토프리차지 신호에 응답하여 인에이블 구간폭이 조절되는 인에이블 신호를 생성하는 로우 액티브 시간 제어회로에 있어서, 테스트모드에서 상기 오토프리차지 신호를 디스에이블 시키는 오토프리차지 신호 생성부; 및 상기 테스트모드에서 제어신호에 응답하여 디스에이블되는 인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하는 로우 액티브 시간 제어회로를 제공한다.
로우 액티브 시간, 오토 리프레시

Description

로우 액티브 시간 제어회로{Row Active Time Control Circuit}
도 1은 본 발명에 의한 일 실시예에 따른 로우 액티브 시간 제어회로의 구성을 도시한 것이다.
도 2는 도 1에 도시된 오토프리차지 신호 생성부의 회로도이다.
도 3은 도 1에 도시된 뱅크엑세스 신호 생성부의 회로도이다.
도 4 및 도 5는 도 1의 로우 액티브 시간 제어회로의 동작을 설명하기 위해 도시한 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 액티브 동작 후의 프리차지 동작을 내부 지연회로가 아닌 외부 입력신호에 의해 비동기적으로 동작하게 하는 로우 액티브 시간 제어회로에 관한 것이다.
일반적으로 디램(DRAM)의 메모리셀은 셀 트랜지스터와 셀 커패시터로 구성된 다. 셀 커패시터는 고립된 형태로 데이터를 저장하는데, 저장된 데이터는 시간이 흐름에 따라 외부로 흘러나가 누설전류를 발생시키고, 커패시터에 저장된 데이터는 소멸된다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀 커패시터에 저장된 데이터를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 과정을 리프레시(Refresh)라 한다. 리프레시 동작은 셀 커패시터에 저장된 데이터가 완전히 소멸되기 전에 수행되어야 한다.
리프레시 모드에는 노말 동작 중에 특정 조합의 커맨드 신호를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않을 때, 파워다운 모드(Powerdown Mode)에서 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하게 된다.
예컨대, DRAM의 동작에서 오토 리프레시 커맨드가 인가 되었을 때, 로우 액티브 및 프리차지 동작이 스펙에 정해진 시간 내에 완료되어야 한다. 워드라인이 활성화되어 있는 구간인 로우 액티브 시간(tRAS)은 회로 내부의 딜레이에 의해서 결정되며, 일정한 지연 시간 이후에 로우 액티브 신호를 비활성화시킨다. 로우 액티브 신호가 비활성화 상태를 유지하는 구간이 로우 프리차지 시간(tRP)으로 정해진다.
따라서, 디램(DRAM) 메모리셀의 오토 리프레쉬 동작은 로우 액티브 동작과 프리차지 동작으로 나뉘게 된다. 디램(DRAM) 메모리셀의 리프레쉬 특성을 파악하기 위해서는 프리차지 동작이 비동기(asynchronous)적으로 이루어져야 하지만 종래 기술에서는 이러한 문제를 해결하기 위한 방법이 없다. 따라서, 오토 리프레시 동작을 통한 메모리셀의 전하 저장능력을 평가하기 어려운 문제점이 있다. 또한, 반도체 메모리의 디스터브(disturb) 테스트의 테스트 시간이 상당히 오래 걸리는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 액티브 동작 후의 프리차지 동작을 내부 지연회로가 아닌 외부 명령에 의해 비동기적으로 동작하게 하는 로우 액티브 시간 제어회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 액티브 신호 및 오토프리차지 신호에 응답하여 인에이블 구간폭이 조절되는 인에이블 신호를 생성하는 로우 액티브 시간 제어회로에 있어서, 테스트모드에서 상기 오토프리차지 신호를 디스에이블 시키는 오토프리차지 신호 생성부; 및 상기 테스트모드에서 제어신호에 응답하여 디스에이블되는 인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하는 로우 액티브 시간 제어회로를 제공한다.
본 발명에서, 상기 오토프리차지 신호 생성부는 상기 오토프리차지 신호의 인에이블 구간을 결정하기 위한 타이밍신호를 생성하는 인에이블 구간 제어부; 및 상기 타이밍신호 및 테스트모드 신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는 논리소자를 포함한다.
본 발명에서, 상기 논리소자는 부정 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 인에이블 신호 생성부는 상기 테스트모드 신호에 응답하여 상기 제어신호를 입력받는 입력부; 상기 오토프리차지 신호와 상기 입력부의 출력신호를 입력받아 논리연산을 수행하는 제1 논리부; 액티브 동작 시 인에이블되는 액티브 신호와 상기 제1 논리부의 출력신호를 입력받아 래치하는 래치부; 상기 래치부의 출력신호를 소정 구간 지연시키는 지연부; 및 상기 래치부의 출력신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는 제2 논리부를 포함한다.
본 발명에서, 상기 입력부는 상기 테스트모드 신호의 반전신호와 상기 제어신호를 입력받아 부정 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제1 논리부는 부정 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제2 논리부는 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제어신호는 클럭 인에이블 신호인 것이 바람직하다.
본 발명에서, 상기 인에이블 신호는 뱅크엑세스 신호인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일 실시예에 따른 로우 액티브 시간 제어회로의 구성을 도시한 것이고, 도 2는 도 1에 도시된 오토프리차지 신호 생성부의 회로도이며, 도 3은 도 1에 도시된 뱅크엑세스 신호 생성부의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 로우 액티브 시간 제어회로는 테스트모드 신호(TESTMODE)에 응답하여 디스에이블된 오토프리차지 신호(APCG)를 생성하는 오토프리차지 신호 생성부(100) 및 테스트모드 신호(TESTMODE)에 의한 테스트모드에서 클럭인에이블 신호(CKE)에 따라 디스에이블되는 뱅크엑세스 신호(BA)를 생성하는 뱅크엑세스 신호 생성부(200)로 구성된다.
도2에 도시된 바와 같이, 오토프리차지 신호 생성부(100)는 오토프리차지 신호(APCG)의 인에이블 구간을 결정하기 위한 타이밍신호(TIM_SIG)를 생성하는 인에이블 구간 제어부(10) 및 타이밍신호(TIM_SIG) 및 테스트모드 신호(TESTMODE)를 입력받아 부정논리합 연산을 수행하여 오토프리차지 신호(APCG)를 생성하는 노어게이트(NR10)로 구성된다.
인에이블 구간 제어부(10)는 뱅크인에이블 후 소정 구간 경과후 인에이블되는 제어신호(TRASMIN)와 노드 A의 신호를 입력받아 논리곱 연산을 수행하는 제1 논리부(11)와, 제1 논리부(11)의 출력신호를 소정구간 지연시키는 인버터체인으로 형 성된 제1 지연부(12)와, 제1 지연부(12)의 출력신호와 페리전압(VPERI)을 입력받아 래치하는 제1 래치부(14)와, 제1 논리부(11)의 출력신호와 제1 지연부(12)의 출력신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND16)로 구성된다.
도 3에 도시된 바와 같이, 뱅크엑세스 신호 생성부(200)는 테스트모드 신호(TESTMODE)와 클럭인에이블 신호(CKE)의 반전신호를 입력받아 부정논리합 연산을 수행하는 제2 논리부(20)와, 오토프리차지 신호(APCG)와 제2 논리부(20)의 출력신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR22)와, 액티브 동작 시 인에이블 되는 액티브 신호(FACT)의 반전신호와 노어게이트(NR22)의 출력신호를 입력받아 래치하는 제2 래치부(24)와, 제2 래치부(24)의 출력신호를 소정구간 지연시키는 인버터체인으로 형성된 제2 지연부(26)와, 제2 래치부(24)의 출력신호와 제2 지연부(26)의 출력신호를 입력받아 논리합 연산을 수행하여 뱅크엑세스 신호(BA)를 생성하는 제3 논리부(28)로 구성된다. 클럭인에이블 신호(CKE)는 테스트 모드에서 뱅크엑세스 신호(BA)를 디스에이블시키며 실시예에 따라서는 외부에서 패드를 통해 입력되는 펄스신호를 대신 사용할 수 있다.
이와 같이 구성된 로우 액티브 시간 제어회로의 동작을 도 4 및 도 5에 도시된 타이밍도를 참고하여 살펴보면 다음과 같다.
테스트모드가 수행되지 않는 상태, 즉 테스트모드 신호(TESTMODE)가 로우레벨일 때 오토 리프레쉬 동작은 다음과 같이 진행된다.
오토 리프레시 커맨드(AREF)가 인가 되었을 때 로우 액티브 및 프리차지 동 작이 순차진행된다. 즉, 하이레벨로 인에이블된 액티브 신호(FACT)에 의해 뱅크엑세스 신호(BA)가 하이레벨로 인에이블되어 로우 액티브 동작이 수행되고, 제어신호(TRASMIN)에 의해 생성된 하이레벨의 오토프리차지 신호(APCG)에 의해 뱅크엑세스 신호(BA)가 로우레벨로 천이되어 프리차지 동작이 수행된다.
한편, 테스트모드 상태, 즉 테스트모드 신호(TESTMODE)가 하이레벨일 때 오토 리프레쉬 동작은 다음과 같이 진행된다.
우선, 오토 리프레시 커맨드(AREF)가 인가되고, 하이레벨로 인에이블된 액티브 신호(FACT)에 의해 뱅크엑세스 신호(BA)가 하이레벨로 인에이블되어 로우 액티브 동작이 수행된다.
다음으로, 프리차지 동작이 수행되는데, 프리차지 동작은 오토프리차지 신호(APCG)에 영향을 받지않고, 클럭인에이블 신호(CKE)에 따라 수행된다. 즉, 도 2를 참고하면 노어게이트(NR10)는 하이레벨의 테스트모드 신호(TESTMODE)를 입력받아 제어신호(TRASMIN)에 관계없이 로우레벨을 유지하는 오토프리차지 신호(APCG)를 생성한다. 로우레벨의 오토프리차지 신호(APCG)는 도 3에 도시된 노어게이트(NR22)를 인버터로 동작시키므로 노어게이트(NR22)를 인버터로 동작시킨다. 테스트모드에서 하이레벨의 클럭인에이블 신호(CKE)가 입력되면 뱅크엑세스 신호(BA)는 로우레벨로 천이되어 프리차지 동작이 수행된다.
이상 설명한 바와 같이, 본 실시예의 로우 액티브 시간 제어회로는 클럭인에이블 신호(CKE)에 따라 오토 리프레시 동작에서 로우 액티브 시간을 자유롭게 조절할 수 있다. 따라서, 클럭인에이블 신호(CKE)에 의해 비동기적으로 최적의 로우 액 티브 시간을 검증할 수 있고, 메모리 셀의 리프레시 특성을 명확히 평가할 수 있다.
또한, 긴 동작주기(tCK)로 진행되는 리프레시 디스터브 테스트 등의 웨이퍼 테스트에서 클럭인에이블 신호(CKE)에 의해 로우 액티브 시간을 줄임으로써, 테스트 시간을 줄일 수 있다. 여기서, 리프레시 디스터브 테스트 방법을 좀 더 구체적으로 살펴보면 다음과 같다. 우선, 반도체 메모리 반도체 메모리 셀 어레이의 첫 번째 워드라인을 활성화하고 리프레쉬 시간(tREF)동안 칼럼 어드레스의 비트라인을 순차적으로 변경하여 공용 센스 증폭기들을 증폭한다. 그리고 두번째 워드라인을 활성화하고 칼럼 어드레스를 순차적으로 변경하여 공용 센스 증폭기들을 증폭한다. 이런 방식으로 순차적으로 마지막 워드라인까지 활성화하여 칼럼 어드레스를 순차적으로 변경하여 공용 센스 증폭기들을 증폭한 다음 그리고 나서 반도체 메모리 셀 어레이의 모든 셀들을 리드(read)하여 처음에 기록된 셀의 데이터가 그대로 유지되고 있는지를 테스트한다. 이와 같이 진행되는 리프레시 디스터브 테스트에 본 실시예의 로우 액티브 시간 제어회로를 적용하면 로우 액티브 시간을 조절하여 테스트의 동작주기를 줄일 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따른 로우 액티브 시간 제어회로는 액티브 동작 후의 프리차지 동작을 내부 지연회로가 아닌 외부 명령에 의해 비동기적으로 동작하게 할 수 있는 효과가 있다.
또한, 긴 동작주기(tCK)로 진행되는 리프레시 디스터브 테스트 등의 웨이퍼 테스트에서 클럭인에이블 신호(CKE)에 의해 로우 액티브 시간을 줄여 테스트 시간을 줄일 수 있는 효과도 있다.

Claims (9)

  1. 액티브 신호 및 오토프리차지 신호에 응답하여 인에이블 구간폭이 조절되는 인에이블 신호를 생성하는 로우 액티브 시간 제어회로에 있어서,
    테스트모드에서 상기 오토프리차지 신호를 디스에이블 시키는 오토프리차지 신호 생성부; 및
    상기 테스트모드에서 제어신호에 응답하여 디스에이블되는 인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하는 로우 액티브 시간 제어회로.
  2. 제 1항에 있어서, 상기 오토프리차지 신호 생성부는
    상기 오토프리차지 신호의 인에이블 구간을 결정하기 위한 타이밍신호를 생성하는 인에이블 구간 제어부; 및
    상기 타이밍신호 및 테스트모드 신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는 논리소자를 포함하는 로우 액티브 시간 제어회로.
  3. 제 2항에 있어서, 상기 논리소자는 부정 논리합 연산을 수행하는 로우 액티브 시간 제어회로.
  4. 제 2항에 있어서, 상기 인에이블 신호 생성부는
    상기 테스트모드 신호에 응답하여 상기 제어신호를 입력받는 입력부;
    상기 오토프리차지 신호와 상기 입력부의 출력신호를 입력받아 논리연산을 수행하는 제1 논리부;
    액티브 동작 시 인에이블되는 액티브 신호와 상기 제1 논리부의 출력신호를 입력받아 래치하는 래치부;
    상기 래치부의 출력신호를 소정 구간 지연시키는 지연부; 및
    상기 래치부의 출력신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는 제2 논리부를 포함하는 로우 액티브 시간 제어회로.
  5. 제 4항에 있어서, 상기 입력부는 상기 테스트모드 신호의 반전신호와 상기 제어신호를 입력받아 부정 논리합 연산을 수행하는 로우 액티브 시간 제어회로.
  6. 제 5항에 있어서, 상기 제1 논리부는 부정 논리합 연산을 수행하는 로우 액티브 시간 제어회로.
  7. 제 6항에 있어서, 상기 제2 논리부는 논리합 연산을 수행하는 로우 액티브 시간 제어회로.
  8. 제 1항에 있어서, 상기 제어신호는 클럭 인에이블 신호인 로우 액티브 시간 제어회로.
  9. 제 1항에 있어서, 상기 인에이블 신호는 뱅크엑세스 신호인 로우 액티브 시간 제어회로.
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