KR20140060684A - 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로 - Google Patents

반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로 Download PDF

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KR20140060684A
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박문필
이정환
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Abstract

본 발명에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로는 병렬 테스트 모드 동작 시의 특성을 개선하여 병렬 테스트의 신뢰성을 확보하기 위한 것으로, 병렬 테스트 모드를 감지하여 제어신호를 생성하기 위한 제어신호 생성부; 비트라인 센스앰프 인에이블 신호 및 상기 제어신호에 응답하여, 상기 비트라인 센스앰프 인에이블 신호를 펄스 폭이 제어되는 오버 드라이브 펄스로 출력하기 위한 오버드라이브 지연부; 및 컬럼 선택 펄스 및 상기 제어신호에 응답하여, 상기 컬럼 선택 펄스을 인에이블 타이밍이 제어되는 컬럼 선택 지연 펄스로 출력하기 위한 컬럼 선택 펄스 지연부를 포함한다.

Description

반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로{Circuit for generating overdrive pulse and column selecting pulse of a semiconductor memory apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 컬럼 선택 펄스 및 오버 드라이브 펄스 생성 기술에 관한 것이다.
일반적으로 DDR/2/3/4 SDRAM(Double Data Rate Synchronous/2/3/4 DRAM)과 같은 반도체 메모리 장치의 공정 기술이 급속도로 발전함에 따라 반도체 메모리 장치를 구성하는 내부 회로의 집적도는 나날이 증가하고 있다. 이러한 높은 집적도로 인하여 반도체 메모리 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)을 구비할 수 있게 되었으며, 메모리 셀의 증가는 보다 많은 데이터를 저장할 수 있는 기반을 마련해 주었다. 하지만, 메모리 셀들의 증가는 이를 테스트하는데 소모되는 시간 역시 늘렸다. 테스트를 수행하는데 소모되는 시간은 제품의 비용(cost)을 결정하는 요소로 작용하기 때문에, 이를 단축하기 위한 여러 가지 방안들이 제시되고 있다.
이러한 방안들 중 하나가 병렬 테스트(parallel test)이다. 병렬 테스트(parallel test)란 다수의 메모리 셀에 원하는 데이터를 저장한 이후 저장된 데이터를 출력하여 테스트하는 방법으로, 테스트 수행자는 출력되는 데이터를 근거로 다수의 메모리 셀의 정상-불량을 판단할 수 있다. 병렬 테스트(parallel test)는 다수의 셀에 같은 데이터를 쓰기를 한 후 읽기 시에 배타적 논리합(exclusive or)소자를 사용하여, 다수의 셀에서 같은 데이터가 읽혀지면 우량 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 불량 처리함으로써 테스트 시간을 줄인다.
도 1은 노말 모드 및 8K 병렬 테스트 모드에서 각각 워드 라인이 동작하는 상황을 비교한 도면이다.
도 1을 참조하면, 도 1의 그림(a)는 노말 동작에서 1개의 워드라인이 동작하는 것을 나타내며, 도 1의 그림(b)는 8K 병렬 테스트 모드 동작에서 16개의 워드 라인이 동시에 동작하는 것을 나타낸다. 결국, 8K 병렬 테스트 동작은 노말 모드 동작에 비하여 16배의 센스 앰프가 동작한다. 따라서, 노말(normal) 모드 동작에 비하여 병렬 테스트 모드 동작에 소모되는 전류는 최소 10배 이상 되며, 비트 라인 디벨롭(bit line develop)에 관여하는 드라이버(driver)의 구동 능력이 감소하고, 비트 라인(bit line) 센싱 슬로프(sensing slope)가 나빠지는 현상이 발생한다.
한편, 도 2a는 일반적인 반도체 메모리 장치의 메모리 셀 구동회로를 나타내는 구성도이다.
도 2a를 참조하면, 일반적인 반도체 메모리 장치는 비트라인쌍(BLT, BLB)과 워드라인(WL)이 행렬 형태로 형성되고, 상기 비트라인쌍(BLT, BLB)과 워드라인(WL)에 연결된 트랜지스터와 커패시터로 이루어진 셀(Cell)들이 형성된 셀 코어(30), 상기 비트라인쌍(BLT, BLB) 및 입출력 신호라인쌍(IOT, IOB)의 데이터를 센싱 및 증폭하기 위한 비트라인 센스앰프(BLSA)(40), 상기 비트라인 센스앰프(BLSA)(40)를 구동하기 위한 비트라인 센스앰프 드라이버(20), 상기 비트라인쌍(BLT, BLB)과 상기 입출력 신호라인쌍(IOT, IOB)을 연결시키기 위한 스위칭 트랜지스터(M1, M2), 반도체 메모리 장치 외부에서 데이터 입출력 버스(IO)를 통해 전송된 데이터를 입출력 신호라인쌍(IOT, IOB)을 통해 비트라인 센스앰프(BLSA)(40)로 전송하기 위한 라이트 드라이버(WDRV)(50) 및 셀 코어(30)로부터 상기 비트라인 센스앰프(BLSA)(20)를 통해 출력된 데이터를 데이터 입출력 버스(IO)로 전송하기 위한 아이오 센스앰프(IOSA)(60) 등을 구비하고 있다.
이와 같이 구성된 반도체 메모리 장치는 반도체 메모리 장치 외부에서 입력된 데이터를 셀 코어(30)에 기록하거나 상기 셀 코어(30)에 기록된 데이터를 읽어내기 위해서는 컬럼 선택 펄스(YS)를 활성화시켜 스위칭 트랜지스터(M1, M2)를 턴-온 시키는 동작이 필연적으로 이루어져야 한다.
또한, 비트라인쌍(BLT, BLB)의 전위를 증폭하여, 입출력 신호라인쌍(IOT, IOB)으로 전달하여야 하는데, 이와 같은 기능은 비트라인 센스앰프(BLSA)(40)가 수행한다. 외부에서 액티브 명령이 인가되어 워드라인(WL)이 활성화되면 비트라인쌍(BLT, BLB) 사이에 차지 쉐어링(Charge sharing)이 일어나고, 비트라인 센스앰프 인에이블 신호(SAP)가 인에이블되고, 비트 라인 센스앰프 인에이블 신호(SAP)를 입력받는 지연부(10)는 일정한 펄스 폭을 갖는 오버드라이브 펄스(OVD)를 생성하여, 비트 라인 센스앰프가 동작한다.
이 때, 비트라인 센스앰프(BLSA)(40)는 비트라인쌍(BLT, BLB)의 전위가 빠르게 목표전압 레벨로 증폭될 수 있도록, 초기 일정 펄스 구간동안 고전압인 외부 전압(VDD)을 이용하는 오버드라이브 동작이 수행하게 된다. 즉, 센스앰프 인에이블 신호(SAP)가 외부에서 가해지면 지연부(10)를 통하여 일정 펄스 폭을 가지는 오버드라이브 신호(OVD)가 출력되는데, 오버드라이브 펄스(OVD)는 제 1 NMOS트랜지스터(N1)을 턴-온시킨다. 턴-온된 제 1 NMOS트랜지스터(N1)를 통해 외부전압(VDD)이 일정 펄스 폭 기간 동안 고전압인 외부 전압(VDD)을 비트라인 센스앰프(BLSA)(40)의 제 1 전원단자(RTO)에 제공하여 오버드라이브 동작이 수행되게 한다. 일정 펄스 폭 기간 경과 후, 오버드라이브 펄스(OVD)가 디스에이블되면 제 1 제어신호(SAP1)가 인에이블되어 제 2 NMOS트랜지스터(N2)를 턴-온시켜, 코어전압(VCORE)을 비트라인 센스앰프(BLSA)(40)의 제 1 전원단자(RTO)에 제공한다. 따라서, 비트라인쌍(BLT, BLB)은 코어전압(VCORE) 레벨을 유지하게 된다. 제 2 제어신호(SAN)는 오버드라이브 펄스(OVD)가 인에이블 될 때 하이로 인에이블 된다. 제 2 제어신호(SAN)는 제 3 NMOS트랜지스터(N3)을 턴-온시켜, 비트라인 센스앰프(BLSA)(40)의 제 2 전원단자(SZ)에 접지 전압(VSS)을 공급하고, 비트라인쌍(BLT, BLB)을 접지전압(VSS) 레벨로 하강시킨다.
그 후, 프리차지 명령이 인가되면, 비트라인 이퀄라이징 신호(BLEQ)가 하이로 인에이블되면, 턴-온되는 제 4 내지 6 NMOS트랜지스터(N4, N5, N6)를 통해 비트라인 센스앰프(BLSA)(40)의 제 1, 2 전원단자(RTO, DZ)가 연결되고, 비트라인쌍(BLT, BLB)의 전압을 프리차지 전압(1/2 코어전압) 레벨이 된다.
도 2b는 일반적인 노말 동작 및 병렬 테스트 동작에서 각각 비트 라인 센싱 슬로프를 나타내는 도면이다.
도 2b를 참조하면, 일반적인 종래 기술에서 오버드라이브 펄스(OVD)의 펄스 폭 및 컬럼 선택 펄스(YS)의 인에이블 타이밍이 고정되어 있는데, 많은 전력을 소모하는 병렬 테스트 모드 동작에서 그 펄스 폭이나 인에이블 타이밍이 일정하면, 비트라인 센스 앰프(BLSA)의 센싱 슬롭(sensing slope)이 나빠지며, 그에 따라 비트 라인쌍(BL, BLB) 사이에 델타 마진(delta margin)이 줄어들어 IO센스앰프(IO sense amp)가 비정상 동작하거나, 비트 라인 바운싱(bit line bouncing)에 의해 데이터가 서로 뒤집히는 에러(flipping error)가 발생 할 수 있다 또한, IO스트로브신호(IOSTBP)에 따른 IO센스앰프(IO sense amp)의 출력으로 인하여 신호라인쌍(IOT, IOB)의 전위 레벨이 불안정해 질 수 있다.
또한, 이러한 비정상적인 동작과 에러는 실제 노말 모드 동작에서는 발생하지 않은 불량이지만, 병렬 테스트 모드 동작에서만 발생하기 때문에, 병렬 테스트의 결과가 실제 노말 동작 모드에서의 불량을 반영하지 못하므로, 병렬 테스트의 신뢰성(data correlation)을 떨어뜨리려 결국 수율 저하로 이어진다.
본 발명은 반도체 메모리 장치에서 병렬 테스트 시에 센싱 슬로프(sensing slope)를 개선하여 병렬 테스트의 신뢰성(data correlation)을 확보할 수 있도록, 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로를 제공함에 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로는 병렬 테스트 모드를 감지하여 제어신호를 생성하기 위한 제어신호 생성부; 비트라인 센스앰프 인에이블 신호 및 제어신호에 응답하여, 비트라인 센스앰프 인에이블 신호를 펄스 폭이 제어되는 오버 드라이브 펄스로 출력하기 위한 오버드라이브 지연부; 및 컬럼 선택 펄스 및 제어신호에 응답하여, 상기 컬럼 선택 펄스을 인에이블 타이밍이 제어되는 컬럼 선택 지연 펄스로 출력하기 위한 컬럼 선택 펄스 지연부를 포함한다.
본 발명은 반도체 메모리 장치에서 병렬 테스트 모드 동작 시 오버 드라이브 펄스의 폭을 늘이거나, 컬럼 선택 신호의 타이밍을 지연시켜, 비트라인 센싱 앰프의 센싱 슬로프를 개선함으로써, 병렬 테스트의 신뢰성(data correlation)을 높이고 수율 저하를 방지할 수 있다.
도 1은 노말 모드 및 8K 병렬 테스트 모드에서 각각 워드 라인이 동작하는 상황을 비교한 도면
도 2a는 일반적인 반도체 메모리 장치의 메모리 셀 구동회로를 나타내는 구성도
도 2b는 일반적인 노말 동작 및 병렬 테스트 동작에서 각각 비트 라인 센싱 슬로프를 나타내는 도면
도 3 은 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로를 도시한 블록구성도
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로에서 제어신호생성부(100)의 회로도
도 5a는 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로에서 오버 드라이브 펄스 지연부의 회로도
도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로에서 컬럼 선택 펄스 지연부의 회로도
도 6는 노멀 모드 및 병렬 테스트 모드 동작에서 본 발명에 따른 오버 드라이브 펄스의 파형도
도 7는 노멀 모드 및 병렬 테스트 모드 동작에서 본 발명에 따른 컬럼 선택 펄스의 파형도
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로를 도시한 블록구성도이다.
일반적으로 병렬 테스트 모드는 뱅크 당 1개의 워드라인(총 8개의 워드라인)이 동작하는 제 1 병렬 테스트 모드 및 뱅크당 2개의 워드라인(총 16개의 워드라인)이 동작하는 제 2 병렬 테스트 모드를 가질 수 있다. 따라서, 제 2 병렬 테스트 모드가 제 1 병렬 테스트 모드보다 더욱 많은 전류를 소비하므로, 비트 라인 센싱 슬로프(sensing slope)가 더 악화될 것이다.
본 실시예는 제 1 병렬 테스트 모드에서는 오버 드라이브 펄스 폭을 증가시키는 수단을 우선 사용하고, 제 2 병렬 테스트 모드에서는 오버 드라이브 펄스 폭의 증가와 더불어 컬럼 선택 펄스의 타이밍을 지연시키는 수단을 추가하도록 구성하였다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로는 제어신호생성부(100), 오버드라이브 펄스 지연부(200), 및 컬럼 선택 펄스 지연부(300)를 포함한다.
제어신호생성부(100)은 제 1, 2 제어신호생성부를 구비하는데, 제 1 제어신호생성부(110)는 병렬 테스트 모드를 감지하고 그에 따라 제 1 제어신호(EN_1)를 활성화하고, 제 2 제어신호생성부(120)은 병렬 테스트 모드를 감지하고 그에 따라 제 2 제어신호(EN_2)를 활성화한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로에서 제어신호생성부(100)의 구체적인 회로도이다.
도 4의 그림(a)는 제어신호 생성부(100)의 제 1 제어신호 생성부(110)를 나타내고, 도 4의 그림(b)는 제어신호 생성부(100)의 제 2 제어신호 생성부(120)를 나타낸다.
도 4의 그림(a)를 참조하면, 제 1 제어신호 생성부(110)는 오버 드라이브 테스트 신호(TM_ODI), 제 1 병렬 테스트 모드 신호(TPARA), 및 제 2 병렬 테스트 모드 신호(TPARA_8K)에 응답하여 제 1 제어신호를 생성한다. 제 1 제어신호 생성부(110)는 오버 드라이브 테스트 신호(TM_ODI), 제 1 병렬 테스트 모드 신호(TPARA), 및 제 2 병렬 테스트 모드 신호(TPARA_8K)를 입력받는 NOR논리게이트(NOR) 및 NOR논리게이트(NOR)의 출력을 반전하여 제 1 제어신호(EN_1)로 출력하는 인버터(INV)을 구비한다.
그 동작을 살펴보면, 오버드라이브 테스트 신호(TM_ODI), 제 1 병렬 테스트 모드 신호(TPARA), 및 제 2 병렬 테스트 모드 신호(TPARA_8K) 중 어느 하나라도 논리 하이 레벨로 활성화되면, 제 1 제어신호(EN_1)를 논리 하이 레벨로 활성화하여 출력한다. 즉, 오버드라이브 테스트 모드(오버 드라이브 펄스의 폭을 증가시키는 테스트) 동작를 하거나, 제 1 및 2 병렬 테스트 모드 동작 중에서 어느 하나의 모드 동작을 하면, 제 1 제어신호(EN_1)가 활성화된다.
도 4의 그림(b)를 참조하면, 제 2 제어신호 생성부(120)은 컬럼 선택 테스트 신호(TM_YS) 및 제 2 병렬 테스트 모드 신호(TPARA_8K)에 응답하여 제 2 제어신호(EN_2)를 생성한다. 제 2 제어신호 생성부(120)는 컬럼 선택 테스트 신호(TM_YS) 및 제 2 병렬 테스트 모드 신호(TPARA_8K)를 입력받는 NOR논리게이트(NOR) 및 NOR논리게이트(NOR)의 출력을 반전하여 제 2 제어신호(EN_2)로 출력하는 인버터(INV)를 구비한다.
그 동작을 살펴보면, 컬럼 선택 테스트 신호(TM_YS) 및 제 2 병렬 테스트 모드 신호(TPARA_8K) 중 어느 하나라도 논리 하이 레벨로 활성화되면, 제 2 제어신호를 논리 하이 레벨로 활성화하여 출력한다. 즉, 컬럼 선택 테스트(컬럼 선택 펄스의 타이밍을 지연시키는 테스트) 모드 동작를 하거나, 제 2 병렬 테스트 모드 동작 중에서 어느 하나의 모드 동작을 하면, 제 2 제어신호(EN_2)가 활성화된다.
다시 도 3을 참조하면, 오버드라이브 펄스 지연부(200)는 노말 모드 동작 또는 오버 드라이브 펄스의 폭을 증가시키는 테스트 모드 동작 및 제 1, 2 병렬 테스트 모드 동작에서 오버 드라이브 펄스의 폭을 제어하여 출력한다.
즉, 오버드라이브 펄스 지연부(200)는 비트라인 센스앰프 인에이블 신호(SAP) 및 제 1 제어신호(EN_1)에 응답하여 비트라인 센스앰프 인에이블 신호(SAP)의 펄스 폭을 제어하여 오버 드라이브 펄스(OVD_D)로 출력한다. 노말 모드 동작에서 제 1 제어신호(EN_1)이 비활성화되는 경우에는 상대적으로 좁은 펄스 폭을 갖는 오버 드라이브 펄스(OVD_D)를 출력한다. 한편, 오버 드라이브 테스트 모드 동작 및 제 1, 2 병렬 테스트 모드 동작의 제 1 제어신호(EN_1)이 활성화되는 경우에는 상대적으로 넓은 펄스 폭을 갖는 오버 드라이브 펄스(OVD_D)를 출력한다.
도 5a는 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로에서 오버 드라이브 펄스 지연부(도3, 200)의 회로도이다.
도 5a를 참조하면, 오버드라이브 펄스 지연부(200)는 제 1 펄스폭제어부(210) 및 제 2 펄스폭제어부(220)을 구비하는데, 제 1 펄스폭제어부 (210)는 노말 모드 동작에서의 오버 드라이브 펄스의 폭을 제어하고, 제 2 펄스폭제어부 (220)는 오버 드라이브 펄스의 폭을 증가시키는 테스트 모드 동작 또는 제 1, 2 병렬 테스트 모드 동작에서의 오버 드라이브 펄스의 폭을 제어한다.
제 1 펄스폭제어부(210)는 센스앰프 인에이블 신호(SAP)를 지연시키는 제 1 딜레이(211), 제 1 딜레이(211)의 출력을 반전시키는 제 1 인버터(INV1), 제 1 제어신호(EN_1)를 반전시키는 제 2 인버터(INV2), 센스앰프 인에이블 신호(SAP)와 제 1, 2 인버터(INV1, INV2)의 출력을 입력 받는 제 1 낸드 게이트(NAND1), 및 제 1 낸드 게이트(NAND1)의 출력을 반전시켜 오버 드라이브 펄스(OVD_D)를 출력하는 제 3 인버터(INV3)을 구비할 수 있다.
제 2 펄스폭제어부(220)는 센스앰프 인에이블 신호(SAP)를 지연시키는 제 2 딜레이(221), 제 2 딜레이(221)의 출력을 반전시키는 제 4 인버터(INV4), 센스앰프 인에이블 신호(SAP)와 제 1 제어신호(EN_1) 그리고 제 4 인버터(INV4)의 출력을 입력 받는 제 2 낸드 게이트(NAND2), 및 제 2 낸드 게이트(NAND2)의 출력을 반전시켜 오버 드라이브 펄스(OVD_D)를 출력하는 제 5 인버터(INV5)를 구비할 수 있다.
오버드라이브 펄스 지연부(200)의 전체적인 동작을 살펴보면, 전류 소모가 상대적으로 작은 노말 모드 동작에서 제 1 제어신호가 논리 로우 레벨로 비활성화된 경우에는 제 1 펄스폭제어부(210)의 제 1 딜레이(211)의 지연값에 따라 오버 드라이브 펄스(OVD_D)의 폭을 제어하여 출력한다. 한편, 전류 소모가 상대적으로 큰 오버 드라이브 펄스 테스트 모드 동작 또는 제 1, 2 병렬 테스트 모드 동작에서 제 1 제어신호가 논리 하이 레벨로 활성화된 경우에는 제 2 펄스폭제어부(220)의 제 2 딜레이(221)의 지연값(제 2 딜레이(221)은 제 1 딜레이(211)다 더 긴 지연시간을 가진다)에 따라 오버 드라이브 펄스(OVD_D)의 폭을 노말 모드 동작에 비하여 증가시키도록 제어하여 출력한다.
결국, 제 2 펄스폭제어부(220)의 동작을 통해서, 상대적으로 오버 드라이브 펄스(OVD_D)의 폭이 증가되어 출력되므로, 외부 전압(VDD)에 의한 오버드라이브 동작 수행시간이 늘어나고, 이에 따라 비트라인 센싱 슬로프(sensing slope)이 커져 특성이 개선된다.
다시 도 3을 참조하면, 컬럼 선택 펄스 지연부(300)는 노말 모드 동작 또는 컬럼 선택 펄스의 타이밍을 지연시키는 테스트 모드 동작 및 제 2 병렬 테스트 모드 동작에서 컬럼 선택 펄스의 타이밍을 제어하여 출력한다.
즉, 컬럼 선택 펄스 지연부(300)는 컬럼 선택 펄스(YS) 및 제 2 제어신호(EN_2)에 응답하여 컬럼 선택 펄스(YS)의 타이밍을 제어하여 컬럼 선택 지연 펄스(YS_D)를 출력한다. 노말 모드 동작에서 제 2 제어신호(EN_2)가 비활성화되는 경우보다, 컬럼 선택 펄스 테스트 모드 동작 및 제 2 병렬 테스트 모드 동작에서 제 2 제어신호(EN_2)가 활성화된 경우에 컬럼 선택 펄스(YS)의 인에이블 타이밍을 지연시켜 컬럼 선택 지연 펄스(YS_D)를 출력한다. 이러한 지연된 컬럼 선택 신호(YS_D)는 비트라인쌍(BL, BLB)의 전위차가 충분히 확보되었을 때 비트라인쌍(BLT, BLB)과 상기 입출력 신호라인(IOT, IOB)을 연결시키기 위한 스위칭 트랜지스터(M1, M2)를 턴-온시킨다.
도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로에서 컬럼 선택 펄스 지연부(도3, 300)의 회로도이다.
도 5b를 참조하면, 컬럼 선택 펄스 지연부(300)는 제 1 타이밍지연제어부(310) 및 제 2 타이밍지연제어부(320)을 구비하는데, 제 1 타이밍지연제어부(310)는 노말 모드 동작에서의 컬럼 선택 펄스의 타이밍을 제어하고, 제 2 타이밍지연제어부(320)는 컬럼 선택 펄스 테스트 모드 동작 또는 제 2 병렬 테스트 모드 동작에서의 컬럼 선택 펄스의 타이밍을 제어한다.
제 1 타이밍지연제어부(310)는 제 2 제어신호(EN_2)를 반전시키는 제 1 인버터(INV1), 제 1 인버터(INV1)의 출력과 컬럼 선택 펄스(YS)를 입력받는 제 1 낸드 게이트(NAND1), 및 제 1 낸드 게이트(NAND1)의 출력을 반전시켜 컬럼 선택 지연 펄스(YS_D)를 출력하는 제 2 인버터(INV2)를 구비할 수 있다.
제 2 타이밍지연제어부(320)는 컬럼 선택 펄스(YS)와 제 2 제어신호(EN_2)를 입력받는 제 2 낸드 게이트(NAND2), 제 2 낸드 게이트(NAND2)의 출력을 반전시키는 제 3 인버터(INV3), 및 제 3 인버터(INV3)의 출력 신호를 지연시켜 컬럼 선택 지연 신호(YS_D)를 출력하는 제 3 딜레이(321)를 구비할 수 있다.
컬럼 선택 펄스 지연부(300)의 전체적인 동작을 살펴보면, 전류 소모가 상대적으로 작은 노말 모드 동작에서 제 2 제어신호(EN2)가 논리 로우 레벨로 비활성화된 경우에는 제 1 타이밍지연제어부(310)은 인에이블 타이밍의 지연이 거의 없는 컬럼 선택 지연 펄스(YS_D)를 출력한다. 한편, 전류 소모가 상대적으로 큰 컬럼 선택 펄스 테스트 모드 동작 또는 제 2 병렬 테스트 모드 동작에서 제 2 제어신호(EN2)가 논리 하이 레벨로 활성화된 경우에는 제 2 타이밍지연제어부(320)의 제 3 딜레이(321)의 지연값에 따라 컬럼 선택 지연 펄스(YS_D)는 컬럼 선택 펄스(YS)보다 상대적으로 인에이블 타이밍이 지연되도록 제어하여 출력한다.
결국, 제 2 타이밍지연제어부(320)의 동작을 통해서, 컬럼 선택 지연 펄스(YS_D)가 컬럼 선택 펄스(YS)보다 상대적으로 인에이블 타이밍이 지연되어 출력되므로, 지연된 컬럼 선택 지연 펄스(YS_D)는 비트라인쌍(BL, BLB)의 전위차가 충분히 확보되었을 되므로, 이에 따라 비트라인 센싱 슬로프(sensing slope)이 커져 특성이 개선된다.
도 6는 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로의 노멀 모드 및 병렬 테스트 모드 동작에서 오버 드라이브 펄스의 파형도이다.
도 6의 그림(a)는 오버드라이브 펄스(OVD_D)의 폭이 증가되지 않았을 경우의 파형도이고, 도 6의 그림(b)는 오버 드라이브 펄스(OVD_D)의 폭이 증가된 경우의 파형도이다.
여기에서, 점선으로 나타나는 슬로프(slope)는 노멀 모드 동작 시 비트라인쌍(BLT, BLB)의 전위 변화를 나타내는 곡선이고, 실선으로 나타나는 슬로프(slope)는 병렬 테스트 모드 동작 시의 비트라인쌍(BLT, BLB)의 전위 변화를 나타내는 곡선이다.
도 6을 참조하여, 본 발명의 실시예에 따른 오버드라이브 펄스(OVD_D)와 비트라인쌍(BLT, BLB)의 전위 변화를 살펴보면, 도 6의 그림 (a)와 같이 병렬 테스트 모드 동작 시 오버드라이브 펄스(OVD_D)의 펄스 폭을 키우지 않으면, 외부 전압(VDD)에 의한 오버드라이브 동작이 빨리 종료(T1)되고, 이후부터는 낮은 내부 전압에 의해 비트라인 센스 앰프가 구동하게 된다. 따라서, 오버드라이브 동작이 종료되는 시점(T1) 이후에는 센싱 슬로프(sensing slope)이 악화(T1 시점을 전후하여, 센싱 슬로프가 S1에서 S2로 작아짐)된다.
이와 달리, 도 6의 그림 (b)와 같이 병렬 테스트 모드 동작 시 오버 드라이브 펄스(OVD_D)의 펄스 폭을 늘이게(오버드라이브 신호의 펄스 폭을 T1에서 T2로 증가시킴)되면, 외부 전압(VDD)이 T2 시점까지 계속 공급되어 센싱 슬로프(sensing slope)가 S1으로 T2시점까지 유지된다. 따라서, 센싱 슬로프의 저하없이 비트라인 센스 앰프가 작동할 수 있다.
도 7는 본 발명의 실시예에 따른 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로의 노멀 모드 및 병렬 테스트 모드 동작에서 컬럼 선택 펄스의 파형도이다.
여기에서, 점선으로 나타나는 슬로프(slope)는 노멀 모드 동작 시 비트라인쌍(BLT, BLB)의 전위 변화를 나타내는 곡선이고, 실선으로 나타나는 슬로프(slope)는 병렬 테스트 모드 동작 시의 비트라인쌍(BLT, BLB)의 전위 변화를 나타내는 곡선이다.
도 7을 참조하여, 본 발명의 실시예에 따른 컬럼 선택 펄스, 컬럼 선택 지연 펄스(YS, YS_D), 및 비트라인쌍(BL, BLB)의 전위 변화를 살펴보면, 우선 인에이블 타이밍의 지연이 없는 컬럼 선택 펄스(YS)의 경우(인에이블 타이밍이 T3시점인 경우)에 노멀 모드 동작 시에는 비트라인쌍(BL, BLB)의 전위가 충분히 확보되어 별 문제가 일어나지 않지만, 병렬 테스트 모드 동작 시에는 비트라인쌍(BL, BLB)의 전위가 충분히 확보되지 않은 시점(T3)에 컬럼 선택 펄스(YS)가 인에이블되어, 비트라인 센스 앰프의 센스 마진을 충분히 확보하기 어렵다.
이와 달리, 인에이블 타이밍의 지연이 있는 컬럼 선택 지연 펄스(YS_D)의 경우(인에이블 타이밍이 T4시점인 경우)에 병렬 테스트 모드 동작 시에도 비트라인쌍(BL, BLB)의 전위가 충분히 확보된 상태에서 컬럼 선택 지연 펄스(YS_D)가 인에이블되어, 비트라인 센스 앰프의 센스 마진을 충분히 확보할 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로는 병렬 테스트 모드 동작 시 오버 드라이브 펄스의 폭을 늘이거나, 컬럼 선택 펄스의 인에이블 타이밍을 지연시켜, 비트라인 센싱 앰프의 센싱 슬로프를 개선함으로써, 병렬 테스트의 신뢰성(data correlation)을 높이고 수율 저하를 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 제어신호 생성부
200: 오버 드라이브 펄스 지연부
300: 컬럼 선택 펄스 지연부

Claims (6)

  1. 병렬 테스트 모드를 감지하여 제어신호를 생성하기 위한 제어신호 생성부;
    비트라인 센스앰프 인에이블 신호 및 상기 제어신호에 응답하여, 상기 비트라인 센스앰프 인에이블 신호를 펄스 폭이 제어되는 오버 드라이브 펄스로 출력하기 위한 오버드라이브 지연부; 및
    컬럼 선택 펄스 및 상기 제어신호에 응답하여, 상기 컬럼 선택 펄스을 인에이블 타이밍이 제어되는 컬럼 선택 지연 펄스로 출력하기 위한 컬럼 선택 펄스 지연부
    를 포함하는 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
  2. 제 1 항에 있어서,
    상기 오버드라이브 지연부는
    상기 제어신호가 활성화되면 상기 제어신호가 비활성화된 경우보다 펄스 폭이 증가된 상기 오버드라이브 펄스를 출력하는 것
    을 특징으로 하는 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
  3. 제 1 항에 있어서,
    상기 컬럼 선택 지연부는
    상기 제어신호가 활성화되면 상기 제어신호가 비활성화된 경우보다 인에이블 타이밍이 지연된 상기 컬럼 선택 지연 신호를 출력하는 것
    을 특징으로 하는 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
  4. 제 1 항에 있어서,
    상기 오버 드라이브 펄스는 비트라인 센스앰프로 입력되는 것
    을 특징으로 하는 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
  5. 제 1 항에 있어서,
    상기 컬럼 선택 지연 펄스는
    비트라인 쌍과 입출력 신호라인을 연결시키기 위한 스위칭 트랜지스터의 게이트로 입력되는 것
    을 특징으로 하는 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
  6. 병렬 테스트 모드를 감지하여 제 1 제어신호를 생성하기 위한 제 1 제어신호 생성부;
    8K 병렬 테스트 모드를 감지하여 제 2 제어신호를 생성하기 위한 제 2 제어신호 생성부;
    비트라인 센스앰프 인에이블 신호 및 상기 제 1 제어신호에 응답하여, 상기 비트라인 센스앰프 인에이블 신호를 펄스 폭이 제어되는 오버 드라이브 펄스로 출력하기 위한 오버드라이브 지연부; 및
    컬럼 선택 펄스 및 상기 제 2 제어신호에 응답하여, 상기 컬럼 선택 펄스을 인에이블 타이밍이 제어되는 컬럼 선택 지연 펄스로 출력하기 위한 컬럼 선택 펄스 지연부
    를 포함하는 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
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