KR100780613B1 - 반도체 메모리 소자 및 그 구동방법 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 감지증폭기 제어에 관한 것이다. 본 발명은 라이트 드라이버의 크기를 증가시키지 않으면서 라이트 동작 속도를 개선할 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다. 메모리 셀에 저장된 데이터와 반대 극성의 데이터를 라이트하는 경우, 비트라인 감지증폭기의 래치값을 뒤집는 것이 가장 큰 로드로 작용하게 된다. 본 발명에서는 라이트 동작시 비트라인 감지증폭기를 일시적으로 디스에이블 시켜 라이트 동작이 보다 빠르게 이루어질 수 있도록 하였다. 한편, 라이트 동작시 비트라인 감지증폭기의 디스에이블 구간을 정의하기 위하여 컬럼 선택신호가 이용될 수 있으며, 바람직하게는 컬럼 선택신호가 활성화되기 직전에 비트라인 감지증폭기가 디스에이블 된다면 전류 소모 저감 및 라이트 동작 시간 감소 측면에서 최대의 효율을 얻을 수 있게 된다.
비트라인 감지증폭기, 라이트 리커버리 시간, 감지증폭기 인에이블 신호, 반대 극성 데이터, 라이트 컬럼 액세스 구간 정보신호

Description

반도체 메모리 소자 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도 1은 SDRAM의 간략화된 블럭 다이어그램.
도 2는 도 1의 비트라인 감지증폭기 어레이(19)와 감지증폭기 제어부(17)의 회로 구성을 나타낸 도면.
도 3은 도 3은 종래기술에 따른 SDRAM의 동작 타이밍 다이어그램.
도 4는 본 발명의 일 실시예에 따른 SDRAM의 블럭 다이어그램.
도 5는 도 4의 라이트 감지증폭기 인에이블 제어부의 로직 구현예를 나타낸 도면.
도 6은 도 5의 딜레이의 회로 구현예를 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 SDRAM의 동작 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
12: 로우 제어 회로
13: 컬럼 제어 회로
14: 라이트 감지증폭기 인에이블 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 감지증폭기 제어에 관한 것이다.
DRAM(Dynamic Random Access Memory)을 비롯한 반도체 메모리 소자의 고집적화와 더불어 동작 속도의 고속화가 진행되고 있다. 반도체 메모리 소자의 동작 속도가 빨라지면 동작 마진을 확보하기가 어려워진다.
DRAM과 같은 반도체 메모리 소자는 정 비트라인과 부 비트라인의 차동 비트라인 쌍을 두고, 비트라인 감지증폭기를 사용하여 셀 데이터를 읽어낸다. 로우 어드레스에 의해서 선택된 워드라인이 활성화되면 그 워드라인에 연결된 다수 개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
도 1은 SDRAM의 간략화된 블럭 다이어그램이다.
도 1을 참조하면, 외부로부터 입력되는 클럭(CLK), 커맨드(/CS, /RAS, /CAS, /WE), 어드레스(A<0:i>)를 버퍼링하고, 커맨드(/CS, /RAS, /CAS, /WE)를 디코딩하여 리프레시 커맨드 신호(REF), 액티브 커맨드 신호(ACT), 프리차지 커맨드 신호(PRE) 등의 로우 커맨드 신호와, 리스 커맨드 신호(RD), 라이트 커맨드 신호(WT)와 같은 컬럼 커맨드 신호를 생성하기 위한 입력 버퍼 및 커맨드 디코더(11)와, 로 우 커맨드 신호 및 어드레스 신호(A<0:i>)에 응답하여 로우 프리디코딩 신호(RA<0:k>)와 감지증폭기 인에이블 신호(SAEN<0:j>)를 생성하기 위한 로우 제어 회로(12)와, 컬럼 커맨드 신호 및 어드레스 신호(A<0:i>)에 응답하여 컬럼 프리디코딩 신호(CA<0:l>)를 생성하기 위한 컬럼 제어 회로(13)가 구비된다.
또한, 뱅크 내에는 다수의 메모리 셀 어레이(MS0, MS1, …, MSj)(18)와 다수의 비트라인 감지증폭기(BLSA) 어레이(19)가 교대로 배치되며, 컬럼 프리디코딩 신호(CA<0:l>)를 입력받아 특정 컬럼에 대응하는 컬럼 선택신호(YS)를 활성화시키기 위한 컬럼 디코더(16)와, 로우 프리디코딩 신호(RA<0:k>)와 감지증폭기 인에이블 신호(SAEN<0:j>)를 입력받아 워드라인(WL0, WL1, …, WLk)을 선택하기 위한 로우 디코더(15)와, 감지증폭기 인에이블 신호(SAEN<0:j>)에 응답하여 비트라인 감지증폭기 어레이(19)를 제어하기 위한 감지증폭기 제어부(SAC)(17)가 구비된다.
여기서, 비트라인 감지증폭기 어레이(19) 각각은 그 상/하부에 배치된 메모리 셀 어레이(18)에 공유되기 때문에, 그에 대응하는 감지증폭기 인에이블 신호(SAEN<0:j>)는 물론 인접 비트라인 감지증폭기 어레이(19)에 대응하는 감지증폭기 인에이블 신호(SAEN<0:j>)에도 제어 받는다.
한편, 도 2는 도 1의 비트라인 감지증폭기 어레이(19)와 감지증폭기 제어부(17)의 회로 구성을 나타낸 도면이다.
비트라인 감지증폭기 어레이(19)는 상위 비트라인 분리부(23), 감지증폭기(24), 비트라인 이퀄라이즈/프리차지부(25), 하위 비트라인 분리부(26)를 구비하며, 감지증폭기 제어부(17)는 감지증폭기 전원라인 구동부(22)와 구동 제어신호 생 성부(21)를 구비한다.
여기서, 비트라인 감지증폭기(24)는 풀업 전원라인(RTO 라인)에 접속된 두 개의 풀업 PMOS 트랜지스터와, 풀다운 전원라인(통상, SB 라인이라 함)에 접속된 두 개의 풀다운 NMOS 트랜지스터가 크로스 접속된 래치 구조를 가지며, 감지증폭기 인에이블 신호(SAENm)가 활성화되어 SB 라인 및 RTO 라인이 예정된 전압 레벨로 구동되면 비트라인 쌍(BLn, /BLn) - 전하공유 상태로 미세한 전압차를 가짐 - 의 전압차를 감지하여, 하나는 접지전압(VSS) 레벨로 하나는 코어전압(VCORE) 레벨로 증폭한다.
또한, 상위 비트라인 분리부(23)는 상위 비트라인 분리신호(SHL)에 응답하여 상위 메모리 셀 어레이(m-1)의 비트라인 쌍(BLn, /BLn)과 감지증폭기(24)를 분리/연결하기 위한 2개의 NMOS 트랜지스터로 구성되며, 하위 비트라인 분리부(26)는 하위 비트라인 분리신호(SHR)에 응답하여 하위 메모리 셀 어레이(m)의 비트라인 쌍(BLn, /BLn)과 감지증폭기(24)를 분리/연결하기 위한 2개의 NMOS 트랜지스터로 구성된다.
그리고, 비트라인 이퀄라이즈/프리차지부(25)는 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 쌍(BLn, /BLn)을 비트라인 프리차지 전압(VBLP)으로 이퀄라이즈 및 프리차지하기 위한 3개의 NMOS 트랜지스터로 구성된다.
한편, 감지증폭기 전원라인 구동부(22)는 RTO 라인 구동 제어신호(SAP)에 응답하여 RTO 라인을 코어전압(VCORE)으로 구동하기 위한 NMOS 트랜지스터와, SB 라인 구동 제어신호(SAN)에 응답하여 SB 라인을 접지전압(VSS)으로 구동하기 위한 NMOS 트랜지스터로 구성된다.
또한, 구동 제어부(21)는 액티브 커맨드 신호(ACT) 및 프리차지 커맨드 신호(PRE)를 받아서 생성된 감지증폭기 인에이블 신호(SAENm)를 지연시켜 RTO 라인 구동 제어신호(SAP) 및 SB 라인 구동 제어신호(SAN)를 생성하기 위한 다수의 인버터를 구비한다.
도 3은 종래기술에 따른 SDRAM의 동작 타이밍 다이어그램이다.
도 3을 참조하면, 액티브 커맨드(ACT)가 인가되어 로우 프리디코딩 신호(RA<0:k>)에 대응하는 메모리 셀 어레이의 워드라인(WL)이 인에이블 되면 셀 캐패시터와 비트라인(BLn, /BLn) 사이에 전하 공유가 일어나 비트라인쌍(BLn, /BLn) 간에 미세한 전압차가 유기된다.
한편, 액티브 커맨드(ACT) 인가 시점으로부터 일정 딜레이 이후 감지증폭기 인에이블 신호(SAEN<n>)가 활성화되면 RTO 라인 구동 제어신호(SAP)와 SB 라인 구동 제어신호(SAN)가 활성화되어 감지증폭기 전원라인 구동부(22)의 두 NMOS 트랜지스터가 RTO 라인 및 SB 라인을 코어전압(VCORE) 및 접지전압(VSS)으로 구동하게 된다. 예컨대, 메모리 셀에 데이터 '1'이 저장된 경우, 정 비트라인(BLn)은 데이터 '1'에 대응하는 코어전압(VCORE) 레벨로, 부 비트라인(/BLn)은 데이터 '0'에 대응하는 접지전압(VSS) 레벨로 증폭된다.
이후, 리드 커맨드(RD)가 인가되면, 컬럼 프리디코딩 신호(CA<0:l>)에 대응하는 컬럼 선택신호(YS)가 활성화되어 비트라인(BLn, /BLn)에 실린 데이터가 데이터 버스를 통해 코어영역 외부로 출력된다.
또한, 라이트 커맨드(WT)가 인가되면, 역시 컬럼 프리디코딩 신호(CA<0:l>)에 대응하는 컬럼 선택신호(YS)가 활성화되어 데이터 버스에 실린 데이터를 비트라인(BLn, /BLn)에 기입하게 된다.
이후, 비트라인(BLn, /BLn)에 실린 데이터를 메모리 셀에 재기입하는 과정을 거치고, 프리차지 커맨드(PRE)가 인가되면 워드라인(WL)을 비활성화시키고, 감지증폭기 인에이블 신호(SAEN<n>) 역시 비활성화시켜 킴으로써 감지증폭기(24)를 디스에이블 시킨 후, 비트라인(BLn, /BLn)을 비트라인 프리차지 전압(VBLP) 레벨로 이퀄라이즈/프리차지 시키게 된다.
그런데, 라이트 동작을 수행할 때, 메모리 셀에 저장된 데이터와 반대 극성의 데이터를 라이트하는 경우에는 감지증폭기(24)에 래치된 데이터를 뒤집어서 구동해야 하기 때문에 메모리 셀에 저장된 데이터와 동일 극성의 데이터를 라이트하는 경우에 비해 많은 시간이 소요될 수밖에 없어 라이트 리커버리 시간(tWR) 특성이 열악해진다.
한편, 라이트 드라이버를 매우 크게 설계하면 라이트 동작 속도를 개선할 수 있다. 라이트 동작을 수행할 때 메모리 셀에 저장된 데이터와 반대 데이터를 라이트하기 위해서는 라이트 드라이버는 매우 긴 데이터 버스를 구동해야 함은 물론, 감지증폭기(24)에 래치된 데이터를 뒤집어서 비트라인(BLn, /BLn)을 구동해야 하기 때문에 기본적으로 전류 소모가 많을 수밖에 없다. 여기에 라이트 동작 속도 개선을 위해 라이트 드라이버의 크기를 증가시킨다면 전류 소모는 기하 급수적으로 증가하게 된다. 한편, DRAM이 SDRAM, DDR1, DDR2, DDR3로 발전해 나가면서 라이트 되는 메모리 셀의 수가 계속 2배씩 증가하고 있어 전류 소모는 더욱더 늘어날 수밖에 없다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이트 드라이버의 크기를 증가시키지 않으면서 라이트 동작 속도를 개선할 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 제1 측면에 따르면, 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단과, 상기 비트라인 감지증폭 수단을 제어하기 위한 제어 수단을 구비하며, 라이트 동작 구간에서 상기 비트라인 감지증폭 수단을 예정된 구간 동안 일시적으로 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 제2 측면에 따르면, 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단; 상기 비트라인 감지증폭 수단의 전원라인을 구동하기 위한 전원라인 구동 수단; 감지증폭 인에이블 신호에 응답하여 상기 전원라인 구동 수단을 제어하기 위한 구동 제어 수단; 및 액티브 커맨드 신호 및 프리차지 커맨드 신호에 의해 정의되는 구간에서 활성화되되, 라이트 동작 구간에서 예정된 구간 동안 일시적으로 비활성화되는 상기 감지증폭 인에이블 신호를 생 성하기 위한 감지증폭 인에이블 신호 생성 수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 제3 측면에 따르면, 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단; 액티브 커맨드 신호 및 프리차지 커맨드 신호에 응답하여 제1 감지증폭 인에이블 신호를 생성하기 위한 로우 제어 수단; 리드 커맨드 신호 및 라이트 커맨드 신호에 응답하여 라이트 컬럼 액세스 구간 정보신호를 생성하기 위한 컬럼 제어 수단; 상기 제1 감지증폭 인에이블 신호 및 상기 라이트 컬럼 액세스 구간 정보신호에 응답하여 제2 감지증폭 인에이블 신호 - 라이트 동작 구간에서 예정된 구간 동안 일시적으로 비활성화됨 - 를 생성하기 위한 라이트 감지증폭 인에이블 제어 수단; 상기 비트라인 감지증폭 수단의 전원라인을 구동하기 위한 전원라인 구동 수단; 및 상기 제2 감지증폭 인에이블 신호에 응답하여 상기 전원라인 구동 수단을 제어하기 위한 구동 제어 수단을 구비하는 반도체 메모리 소자가 제공된다.
여기서, 상기 라이트 컬럼 액세스 구간 정보신호는 상기 라이트 커맨드에 대응하는 컬럼 선택신호가 활성화되는 시점 이전에 활성화되는 것이 바람직하다..
한편, 상기 라이트 감지증폭 인에이블 제어 수단은, 상기 라이트 컬럼 액세스 구간 정보신호의 활성화 에지에서 예정된 펄스폭으로 활성화되는 펄스를 생성하기 위한 펄스 생성부와, 상기 펄스 생성부로부터 출력되는 펄스와 상기 제1 감지증폭기 인에이블 신호를 조합하여 상기 제2 감지증폭기 인에이블 신호를 생성하기 위한 신호 조합부로 구현할 수 있다.
또한, 본 발명의 제4 측면에 따르면, 액티브 커맨드 신호 및 프리차지 커맨드 신호에 응답하여 제1 감지증폭 인에이블 신호를 생성하는 단계; 리드 커맨드 신호 및 라이트 커맨드 신호에 응답하여 라이트 컬럼 액세스 구간 정보신호를 생성하는 단계; 상기 제1 감지증폭 인에이블 신호 및 상기 라이트 컬럼 액세스 구간 정보신호에 응답하여 제2 감지증폭 인에이블 신호 - 라이트 동작 구간에서 예정된 구간 동안 일시적으로 비활성화됨 - 를 생성하는 단계; 및 상기 제2 감지증폭 인에이블 신호에 응답하여 비트라인 쌍에 실린 데이터를 감지 및 증폭하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
여기서, 상기 라이트 컬럼 액세스 구간 정보신호는 상기 라이트 커맨드에 대응하는 컬럼 선택신호가 활성화되는 시점 이전에 활성화되는 것이 바람직하다.
또한, 본 발명의 제5 측면에 따르면, 액티브 커맨드 신호에 응답하여 비트라인 감지증폭기를 인에이블 시키는 단계; 라이트 커맨드 신호에 응답하여 라이트 동작 구간에서 예정된 구간 동안 일시적으로 상기 비트라인 감지증폭기를 디스에이블 시키는 단계; 상기 예정된 구간 이후에 다시 상기 비트라인 감지증폭기를 인에이블 시키는 단계; 및 프리차지 커맨드 신호에 응답하여 상기 비트라인 감지증폭기를 디스에이블 시키는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
한편, 라이트 동작 구간에서 상기 비트라인 감지증폭기는 라이트 커맨드에 대응하는 컬럼 선택신호가 활성화되는 시점 이전에 디스에이블 되는 것이 바람직하다.
메모리 셀에 저장된 데이터와 반대 극성의 데이터를 라이트하는 경우, 비트 라인 감지증폭기의 래치값을 뒤집는 것이 가장 큰 로드로 작용하게 된다. 본 발명에서는 라이트 동작시 비트라인 감지증폭기를 일시적으로 디스에이블 시켜 라이트 동작이 보다 빠르게 이루어질 수 있도록 하였다. 한편, 라이트 동작시 비트라인 감지증폭기의 디스에이블 구간을 정의하기 위하여 컬럼 선택신호가 이용될 수 있으며, 바람직하게는 컬럼 선택신호가 활성화되기 직전에 비트라인 감지증폭기가 디스에이블 된다면 전류 소모 저감 및 라이트 동작 시간 감소 측면에서 최대의 효율을 얻을 수 있게 된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 SDRAM의 블럭 다이어그램이다.
도 4를 참조하면, 본 실시예에 따른 SDRAM은, 외부로부터 입력되는 클럭(CLK), 커맨드(/CS, /RAS, /CAS, /WE), 어드레스(A<0:i>)를 버퍼링하고, 커맨드(/CS, /RAS, /CAS, /WE)를 디코딩하여 리프레시 커맨드 신호(REF), 액티브 커맨드 신호(ACT), 프리차지 커맨드 신호(PRE) 등의 로우 커맨드 신호와, 리드 커맨드 신호(RD), 라이트 커맨드 신호(WT)와 같은 컬럼 커맨드 신호를 생성하기 위한 입력 버퍼 및 커맨드 디코더(11)와, 로우 커맨드 신호 및 어드레스 신호(A<0:i>)에 응답하여 로우 프리디코딩 신호(RA<0:k>)와 제1 감지증폭기 인에이블 신호(SAEN<0:j>)를 생성하기 위한 로우 제어 회로(12)와, 컬럼 커맨드 신호 및 어드레스 신 호(A<0:i>)에 응답하여 컬럼 프리디코딩 신호(CA<0:l>) 및 라이트 프리 컬럼 선택신호(YSW)를 생성하기 위한 컬럼 제어 회로(13)와, 제1 감지증폭기 인에이블 신호(SAEN<0:j>) 및 라이트 프리 컬럼 선택신호(YSW)에 응답하여 제2 감지증폭기 인에이블 신호(SAENW<0:j>)를 생성하기 위한 라이트 감지증폭기 인에이블 제어부(14)를 구비한다.
또한, 뱅크 내에는 다수의 메모리 셀 어레이(MS0, MS1, …, MSj)(18)와 다수의 비트라인 감지증폭기(BLSA) 어레이(19)가 교대로 배치되며, 컬럼 프리디코딩 신호(CA<0:l>)를 입력받아 특정 컬럼에 대응하는 컬럼 선택신호(YS)를 활성화시키기 위한 컬럼 디코더(16)와, 로우 프리디코딩 신호(RA<0:k>)와 감지증폭기 인에이블 신호(SAEN<0:j>)를 입력받아 워드라인(WL0, WL1, …, WLk)을 선택하기 위한 로우 디코더(15)와, 제2 감지증폭기 인에이블 신호(SAEN<0:j>)에 응답하여 비트라인 감지증폭기 어레이(19)를 제어하기 위한 감지증폭기 제어부(SAC)(17)가 구비된다.
비트라인 감지증폭기 어레이(19) 각각은 그 상/하부에 배치된 메모리 셀 어레이(18)에 공유되기 때문에, 그에 대응하는 제2 감지증폭기 인에이블 신호(SAENW<0:j>)는 물론 인접 비트라인 감지증폭기 어레이(19)에 대응하는 제2 감지증폭기 인에이블 신호(SAENW<0:j>)에도 제어 받는다.
여기서, 라이트 프리 컬럼 선택신호(YSW)는 라이트 커맨드 신호(WT)에 의해 생성되는 컬럼 선택신호(YS) 보다 위상이 빠른 신호로서, 라이트 동작시 감지증폭기(24)가 디스에이블 되는 시점을 정의하게 된다. 통상적으로, 컬럼 선택신호(YS)는 리드 커맨드 신호(RD) 또는 라이트 커맨드 신호(WT)의 활성화 시점으로부터 일 정 지연시간 이후에 예정된 펄스폭으로 활성화되는데, 컬럼 제어 회로(13)에서 이 컬럼 선택신호(YS)의 위상을 다소 앞당겨 라이트 프리 컬럼 선택신호(YSW)로 출력하는 데는 별 어려움이 없다.
도 5는 도 4의 라이트 감지증폭기 인에이블 제어부(14)의 로직 구현예를 나타낸 도면이다.
도 5를 참조하면, 라이트 감지증폭기 인에이블 제어부(14)는, 라이트 프리 컬럼 선택신호(YSW)의 라이징 에지에서 예정된 펄스폭으로 활성화되는 펄스를 생성하기 위한 펄스 생성부(50)와, 펄스 생성부(50)로부터 출력되는 펄스와 제1 감지증폭기 인에이블 신호(SAEN<0:j>)를 조합하여 제2 감지증폭기 인에이블 신호(SAENW<0:j>)를 생성하기 위한 신호 조합부(55)를 구비한다.
여기서, 펄스 생성부(50)는, 라이트 프리 컬럼 선택신호(YSW)를 지연시키기 위한 딜레이(52)와, 딜레이(52)의 출력신호를 입력으로 하는 인버터(INV11)와, 라이트 프리 컬럼 선택신호(YSW) 및 인버터(INV11)의 출력신호를 입력으로 하는 낸드 게이트(NAND11)와, 낸드 게이트(NAND11)의 출력신호를 입력으로 하는 인버터(INV12)와, 인버터(INV12)의 출력신호를 입력으로 하는 인버터(INV13)를 구비한다.
또한, 신호 조합부(55)는 펄스 생성부(50)의 출력신호 및 제1 감지증폭기 인에이블 신호(SAEN<0:j>)를 입력으로 하는 낸드 게이트(NAND12)와, 낸드 게이트(NAND12)의 출력신호를 입력으로 하여 제2 감지증폭기 인에이블 신호(SAENW<0:j>)를 출력하기 위한 인버터(INV14)를 구비한다.
도 6은 도 5의 딜레이(52)의 회로 구현예를 나타낸 도면이다.
도 6을 참조하면, 딜레이(52)는 인버터 체인 - 짝수개의 인버터로 구성됨 - 과, 각 인버터의 출력단에 접속된 저항 및 캐패시터 - 전원전압(VDD)과 접속된 PMOS 트랜지스터와 접지전압(VSS)에 접속된 NMOS 트랜지스터로 구현됨 - 를 구비한다. 딜레이(52)의 지연량은 리드 동작시 원하는 제2 감지증폭기 인에이블 신호(SAENW<0:j>)의 디스에이블 구간에 따라 메탈 옵션을 이용하여 설정할 수 있다
도 7은 본 발명의 일 실시예에 따른 SDRAM의 동작 타이밍 다이어그램이다.
도 7을 참조하면, 액티브 커맨드(ACT)가 인가되어 로우 프리디코딩 신호(RA<0:k>)에 대응하는 메모리 셀 어레이의 워드라인(WL)이 인에이블 되면 셀 캐패시터와 비트라인(BLn, /BLn) 사이에 전하 공유가 일어나 비트라인쌍(BLn, /BLn) 간에 미세한 전압차가 유기된다.
한편, 액티브 커맨드(ACT) 인가 시점으로부터 일정 딜레이 이후 감지증폭기 인에이블 신호(SAEN<n>)가 활성화되면 RTO 라인 구동 제어신호(SAP)와 SB 라인 구동 제어신호(SAN)가 활성화되어 감지증폭기 전원라인 구동부(22)의 두 NMOS 트랜지스터가 RTO 라인 및 SB 라인을 코어전압(VCORE) 및 접지전압(VSS)으로 구동하게 된다.
이후, 리드 커맨드(RD)가 인가되면, 컬럼 프리디코딩 신호(CA<0:l>)에 대응하는 컬럼 선택신호(YS)가 활성화되어 비트라인(BLn, /BLn)에 실린 데이터가 데이터 버스를 통해 코어영역 외부로 출력된다. 이때, 라이트 프리 컬럼 선택신호(YSW)는 라이트 커맨드(WT) 인가시에만 활성화되는 신호이기 때문에 리드 동작시에는 활 성화되지 않으며, 이때의 동작은 종래기술과 다르지 않다.
또한, 라이트 커맨드(WT)가 인가되면, 역시 컬럼 프리디코딩 신호(CA<0:l>)에 대응하는 컬럼 선택신호(YS)가 활성화되어 데이터 버스에 실린 데이터를 비트라인(BLn, /BLn)에 기입하게 된다. 이때, 라이트 프리 컬럼 선택신호(YSW)가 컬럼 선택신호(YS) 보다 D3만큼 앞서 활성화되고, 라이트 프리 컬럼 선택신호(YSW)의 활성화 시점으로부터 라이트 감지증폭기 인에이블 제어부(14)의 딜레이(52)의 지연시간(D1)에 대응하는 구간 동안 제2 감지증폭기 인에이블 신호(SAENW<0:j>)가 비활성화된다.
이후, 제2 감지증폭기 인에이블 신호(SAENW<0:j>)가 다시 활성화되어 비트라인(BLn, /BLn)에 실린 데이터를 메모리 셀에 재기입하는 과정을 거치고, 프리차지 커맨드(PRE)가 인가되면 워드라인(WL)을 비활성화시키고, 감지증폭기 인에이블 신호(SAENm) 역시 비활성화시켜 킴으로써 감지증폭기(24)를 디스에이블 시킨 후, 비트라인(BLn, /BLn)을 비트라인 프리차지 전압(VBLP) 레벨로 이퀄라이즈/프리차지 시키게 된다.
상기와 같이 본 실시예에 따르면, 라이트 동작시 감지증폭기(24)가 일시적으로 디스에이블 된 상태에서 라이트 드라이버가 데이터를 비트라인(BLn, /BLn)으로 구동하기 때문에 메모리 셀에 저장된 데이터와 반대 극성의 데이터를 라이트하는 경우에 종래에 비해 D2만큼 빠르게 감지증폭기(24)에 래치된 데이터를 뒤집을 수 있다. 따라서, 그만큼 라이트 동작 속도가 빨라지며, 이는 라이트 리커버리 시간(tWR) 특성이 개선됨을 의미한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 라이트 컬럼 액세스 구간 정보신호로서 라이트 커맨드 신호(WT)에 의해 생성되는 컬럼 선택신호(YS) 보다 위상이 빠른 라이트 프리 컬럼 선택신호(YSW)를 사용하여 라이트 동작시 일시적으로 감지증폭기를 디스에이블 시키는 경우를 일례로 들어 설명하였으나, 경우에 따라서는 라이트 커맨드 신호(WT)에 의해 생성되는 컬럼 선택신호(YS)를 라이트 컬럼 액세스 구간 정보신호로서 직접 사용하거나 그보다 위상이 느린 신호를 사용할 수 있다. 물론, 이 경우에는 실시예에 비해 동작 시간 측면에서 효율이 다소 떨어지겠지만 종래기술에 비해 유리할 것임은 의심할 여지가 없다.
또한, 전술한 실시예에서는 노말 드라이빙 구조를 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 오버 드라이빙 구조를 적용하는 경우에도 적용된다.
또한, 전술한 실시예에서 라이트 감지증폭기 인에이블 제어부의 로직 구현예는 가능한 수많은 구현예 중 일부에 지나지 않으며, 사용되는 신호의 종류 및 그 액티브 극성에 따라 다른 로직으로의 변경이 불가피하다.
또한, 전술한 실시예에서는 SDRAM을 일례로 들어 설명하였으나, 본 발명은 노말 DRAM, DDR, DDR2, DDR3와 같이 비트라인 감지증폭기를 구비하는 모든 반도체 메모리 소자에 적용될 수 있다.
전술한 본 발명은 라이트 동작 시간을 줄이고 라이트 리커버리 시간(tWR) 특성을 개선하는 효과가 있다. 한편, 본 발명을 적용하면 라이트 드라이버의 크기를 크게 설계할 필요가 없기 때문에 전류 소모의 증가를 억제할 수 있다.

Claims (12)

  1. 삭제
  2. 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단;
    상기 비트라인 감지증폭 수단의 전원라인을 구동하기 위한 전원라인 구동 수단;
    감지증폭 인에이블 신호에 응답하여 상기 전원라인 구동 수단을 제어하기 위한 구동 제어 수단; 및
    액티브 커맨드 신호 및 프리차지 커맨드 신호에 의해 정의되는 구간에서 활성화되되, 라이트 동작 구간에서 예정된 구간 동안 일시적으로 비활성화되는 상기 감지증폭 인에이블 신호를 생성하기 위한 감지증폭 인에이블 신호 생성 수단
    을 구비하는 반도체 메모리 소자.
  3. 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단;
    액티브 커맨드 신호 및 프리차지 커맨드 신호에 응답하여 제1 감지증폭 인에이블 신호를 생성하기 위한 로우 제어 수단;
    리드 커맨드 신호 및 라이트 커맨드 신호에 응답하여 라이트 컬럼 액세스 구간 정보신호를 생성하기 위한 컬럼 제어 수단;
    상기 제1 감지증폭 인에이블 신호 및 상기 라이트 컬럼 액세스 구간 정보신호에 응답하여 제2 감지증폭 인에이블 신호 - 라이트 동작 구간에서 예정된 구간 동안 일시적으로 비활성화됨 - 를 생성하기 위한 라이트 감지증폭 인에이블 제어 수단;
    상기 비트라인 감지증폭 수단의 전원라인을 구동하기 위한 전원라인 구동 수단; 및
    상기 제2 감지증폭 인에이블 신호에 응답하여 상기 전원라인 구동 수단을 제어하기 위한 구동 제어 수단
    을 구비하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 라이트 컬럼 액세스 구간 정보신호는 상기 라이트 커맨드에 대응하는 컬럼 선택신호가 활성화되는 시점 이전에 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 라이트 감지증폭 인에이블 제어 수단은,
    상기 라이트 컬럼 액세스 구간 정보신호의 활성화 에지에서 예정된 펄스폭으로 활성화되는 펄스를 생성하기 위한 펄스 생성부와,
    상기 펄스 생성부로부터 출력되는 펄스와 상기 제1 감지증폭기 인에이블 신호를 조합하여 상기 제2 감지증폭기 인에이블 신호를 생성하기 위한 신호 조합부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 펄스 생성부는,
    상기 라이트 컬럼 액세스 구간 정보신호를 지연시키기 위한 딜레이;
    상기 딜레이의 출력신호를 입력으로 하는 제1 인버터;
    상기 라이트 컬럼 액세스 구간 정보신호와 상기 제1 인버터의 출력신호를 입력으로 하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제2 인버터; 및
    상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 신호 조합부는,
    상기 제3 인버터의 출력신호 및 상기 제1 감지증폭기 인에이블 신호를 입력으로 하는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력신호를 입력으로 하여 상기 제2 감지증폭기 인에이블 신호를 출력하기 위한 제4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 딜레이는 라이트 동작 구간에서 상기 제2 감지증폭 인에이블 신호가 일시적으로 비활성화되는 예정된 구간에 해당하는 만큼의 지연시간을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  9. 액티브 커맨드 신호 및 프리차지 커맨드 신호에 응답하여 제1 감지증폭 인에 이블 신호를 생성하는 단계;
    리드 커맨드 신호 및 라이트 커맨드 신호에 응답하여 라이트 컬럼 액세스 구간 정보신호를 생성하는 단계;
    상기 제1 감지증폭 인에이블 신호 및 상기 라이트 컬럼 액세스 구간 정보신호에 응답하여 제2 감지증폭 인에이블 신호 - 라이트 동작 구간에서 예정된 구간 동안 일시적으로 비활성화됨 - 를 생성하는 단계; 및
    상기 제2 감지증폭 인에이블 신호에 응답하여 비트라인 쌍에 실린 데이터를 감지 및 증폭하는 단계
    를 포함하는 반도체 메모리 소자의 구동방법.
  10. 제9항에 있어서,
    상기 라이트 컬럼 액세스 구간 정보신호는 상기 라이트 커맨드에 대응하는 컬럼 선택신호가 활성화되는 시점 이전에 활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
  11. 액티브 커맨드 신호에 응답하여 비트라인 감지증폭기를 인에이블 시키는 단계;
    라이트 커맨드 신호에 응답하여 라이트 동작 구간에서 예정된 구간 동안 일 시적으로 상기 비트라인 감지증폭기를 디스에이블 시키는 단계;
    상기 예정된 구간 이후에 다시 상기 비트라인 감지증폭기를 인에이블 시키는 단계; 및
    프리차지 커맨드 신호에 응답하여 상기 비트라인 감지증폭기를 디스에이블 시키는 단계
    를 포함하는 반도체 메모리 소자의 구동방법.
  12. 제11항에 있어서,
    라이트 동작 구간에서 상기 비트라인 감지증폭기는 라이트 커맨드에 대응하는 컬럼 선택신호가 활성화되는 시점 이전에 디스에이블 되는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
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