KR20120120759A - 반도체 집적회로 및 그의 구동방법 - Google Patents

반도체 집적회로 및 그의 구동방법 Download PDF

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KR20120120759A
KR20120120759A KR1020110038515A KR20110038515A KR20120120759A KR 20120120759 A KR20120120759 A KR 20120120759A KR 1020110038515 A KR1020110038515 A KR 1020110038515A KR 20110038515 A KR20110038515 A KR 20110038515A KR 20120120759 A KR20120120759 A KR 20120120759A
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Abstract

라이트 특성이 개선된 반도체 집적회로에 관한 것으로, 액티브 동작시 활성화되는 제1 및 제2 인에이블신호와, 제1 구간 동안 활성화되는 액티브 커맨드 계열의 선택신호와, 제1 구간 내에서 적어도 하나 이상의 제2 구간 동안 활성화되는 제한신호에 응답하여 제1 구간 동안 제한적으로 활성화되는 제1 및 제2 구동신호를 생성하기 위한 구동신호 생성부; 제1 및 제2 구동신호에 응답하여 제한적으로 구동되는 비트라인 감지증폭부(Bit Line Sense Amplifier : BLSA); 및 모드구분신호와 컬럼 스트로브 신호에 응답하여 상기 제한신호를 생성하기 위한 제한신호 생성부를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로 및 그의 구동방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 감지증폭기를 제어하기 위한 제어회로 및 그의 구동방법에 관한 것이다.
본 명세서에서는 반도체 메모리 장치를 예로 들어 설명한다.
도 1에는 라이트 경로를 설명하기 위한 회로도가 도시되어 있다.
도 1을 참조하면, 글로벌 입출력 라인 쌍(GIO, /GIO)을 통해 전송된 데이터를 로컬 입출력 라인 쌍(LIO, /LIO)으로 전달하기 위한 라이트 구동부(10)와, 입출력 라인 연결신호(IOSW)에 응답하여 로컬 입출력 라인 쌍(LIO, /LIO)과 세그먼트 입출력 라인 쌍(SIO, /SIO)을 선택적으로 연결하기 위한 제1 스위칭부(20)와, 컬럼 선택신호(YI<0>)에 응답하여 세그먼트 입출력 라인 쌍(SIO, /SIO)과 비트라인 쌍(BL, /BL)을 선택적으로 연결하기 위한 제2 스위칭부(30)와, 제1 및 제2 구동신호(SAN, SAP)에 응답하여 비트라인 쌍(BL, /BL)에 실린 데이터를 증폭하기 위한 비트라인 감지증폭부(Bit Line Sense Amplifier : BLSA)(40)와, 워드라인(SWL)이 인에이블됨에 따라 비트라인 쌍(BL, /BL)에 실린 데이터가 저장되는 메모리 셀(50)이 구비된다.
한편, 도 2에는 도 1의 비트라인 감지증폭부(40)에 인가되는 제1 및 제2 구동신호(SAN, SAP)를 생성하기 위한 회로도가 도시되어 있다.
도 2를 참조하면, 상부 매트 선택신호(UP_MAT_SEL)와 하부 매트 선택신호(ORG_MAT_SEL)에 응답하여 선택신호(SEL)를 생성하기 위한 선택신호 생성부(60)와, 선택신호(SEL)와 제1 및 제2 인에이블신호(SAN_EN, SAP_EN)에 응답하여 제1 및 제2 구동신호(SAN, SAP)를 생성하기 위한 구동신호 생성부(70)가 구비된다.
여기서, 선택신호 생성부(60)는 상부 매트 선택신호(UP_MAT_SEL) 또는 하부 매트 선택신호(ORG_MAT_SEL)가 활성화될 때 선택신호(SEL)를 활성화한다. 예컨대, 선택신호 생성부(60)는 상부 매트 선택신호(UP_MAT_SEL) 또는 하부 매트 선택신호(ORG_MAT_SEL)가 논리 로우 레벨일 때 논리 하이 레벨의 선택신호(SEL)를 출력한다.
그리고, 구동신호 생성부(70)는 제1 및 제2 인에이블신호(SAN_EN, SAP_EN)가 활성화된 상태에서 선택신호(SEL)가 활성화될 때 제1 및 제2 구동신호를 활성화한다. 예컨대, 구동신호 생성부(70)는 제1 및 제2 인에이블신호(SAN_EN, SAP_EN)가 논리 하이 레벨이고 선택신호(SEL)가 논리 하이 레벨일 때 논리 하이 레벨의 제1 및 제2 구동신호(SAN, SAP)를 출력한다.
이하, 상기와 같이 구성되는 반도체 메모리 장치의 라이트 경로의 동작을 설명한다.
도 3에는 도 1에 도시된 라이트 경로의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 3을 참조하면, 일단 액티브 커맨드(ACT)가 인가됨에 따라 입출력 라인 연결신호(IOSW)가 논리 하이 레벨로 활성화된다. 그러면, 제1 스위칭부(20)가 턴온되면서 로컬 입출력 라인 쌍(LIO, /LIO)과 세그먼트 입출력 라인 쌍(SIO, /SIO)이 연결된다. 그리고, 대응하는 워드라인(SWL)이 인에이블되면서 메모리 셀(50)에 저장된 시드 데이터(Seed Data)가 메모리 셀(50)의 커패시터(C)와 비트라인 쌍(BL, /BL)의 커패시터 - 현재 비트라인 감지증폭부(40)가 구동되지 않기 때문에 플로팅 상태임 - 간에 차지 쉐어링(Charge Sharing) 된다.
그런 다음, 제1 및 제2 인에이블신호(SAN_EN, SAP_EN)가 활성화된 상태에서 비트라인 감지증폭부(40)를 공유하는 상부 매트 또는 하부 매트가 선택되면, 제1 및 제2 구동신호(SAN, SAP)가 논리 하이 레벨로 활성화되면서 비트라인 감지증폭부(40)가 비트라인 쌍(BL, /BL)에 실린 데이터를 증폭한다.
이러한 상태에서, 라이트 커맨드(WT)가 인가되면, 라이트 구동부(10)에 의해 로컬 입출력 라인 쌍(LIO, /LIO)에 라이트될 데이터가 실리게 되고, 로컬 입출력 라인 쌍(LIO, /LIO)에 실린 데이터는 세그먼트 입출력 라인 쌍(SIO, /SIO)에도 실리게 된다. 이는 이미 제1 스위칭부(20)가 턴온된 상태이기 때문이다.
이후 컬럼 선택신호(YI<0>)가 논리 하이 레벨로 활성화되면, 제2 스위칭부(30)가 턴온되면서 세그먼트 입출력 라인 쌍(SIO, /SIO)에 실린 데이터가 비트라인 쌍(BL, /BL)에 실리게 되고, 최종적으로 메모리 셀(50)에 실리게 된다.
그러나, 종래기술에 따른 반도체 메모리 장치의 라이트 경로에는 다음과 같은 문제점이 있다.
라이트 동작시에는 액티브 커맨드(ACT)가 인가됨에 의해 비트라인 감지증폭부(40)가 구동되면서 비트라인 쌍(BL, /BL)에 차지 쉐어링(Charge Sharing)된 시드 데이터가 증폭되며, 그 비트라인 쌍(BL, /BL)은 증폭된 전위를 유지하게 된다. 이러한 상태에서, 라이트될 데이터가 비트라인 쌍(BL, /BL)으로 실리게 되는데, 이때 시드 데이터와 라이트될 데이터가 반대의 위상을 가지는 경우에는 라이트 구동부(10)가 비트라인 감지증폭부(40)와의 파이팅(fighting)을 통해 비트라인 쌍(BL, /BL)에 실린 시드 데이터를 라이트될 데이터로 뒤집어야 한다. 그런데, 비트라인 감지증폭부(40)는 래치(latch) 동작에 의해 비트라인 쌍(BL, /BL)을 시드 데이터에 대응하는 전위로 강력하게 구동하고 있는 상태이기 때문에, 라이트 구동부(10)는 컬럼 선택신호(YI<0>)가 활성화된 구간 동안 비트라인 쌍(BL, /BL)을 라이트될 데이터에 대응하는 전위로 뒤집기가 어렵게 된다. 이러한 경우, 메모리 셀(50)에는 라이트될 데이터가 안정적으로 저장되지 못하게 되어 이후의 리드 동작시 잘못된 데이터가 리드되는 문제점이 있다.
본 발명은 라이트 동작시 비트라인 감지증폭부(BLSA)의 동작을 제한하기 위한 반도체 집적회로 및 그의 구동방법를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 예정된 제1 구간 동안 활성화되는 제1 신호와 상기 제1 구간 내에서 적어도 하나 이상의 제2 구간 동안 활성화되는 제2 신호에 응답하여 상기 제1 구간 동안 제한적으로 활성화되는 제3 신호를 생성하기 위한 제1 신호생성부; 상기 제3 신호에 응답하여 제한적으로 구동하는 내부회로; 및 모드구분신호와 스트로브 신호에 응답하여 상기 제2 신호를 생성하기 위한 제2 신호생성부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 액티브 동작시 활성화되는 제1 및 제2 인에이블신호와, 제1 구간 동안 활성화되는 액티브 커맨드 계열의 선택신호와, 제1 구간 내에서 적어도 하나 이상의 제2 구간 동안 활성화되는 제한신호에 응답하여 제1 구간 동안 제한적으로 활성화되는 제1 및 제2 구동신호를 생성하기 위한 구동신호 생성부; 제1 및 제2 구동신호에 응답하여 제한적으로 구동되는 비트라인 감지증폭부(Bit Line Sense Amplifier : BLSA); 및 모드구분신호와 컬럼 스트로브 신호에 응답하여 제한신호를 생성하기 위한 제한신호 생성부를 포함한다. 여기서, 컬럼 스트로브 신호는 버스트 길이(burst length)에 대응하여 활성화되는 신호이다.
본 발명의 또 다른 측면에 따르면, 본 발명은 라이트 모드로 진입하는 단계; 라이트 모드 진입시 비트라인 감지증폭부(Bit Line Sense Amplifier : BLSA)의 동작을 정지시키는 단계; 비트라인 감지증폭부(BLSA)의 동작이 정지된 상태에서 비트라인 쌍에 데이터를 싣는 단계; 및 비트라인 쌍에 실린 데이터가 메모리 셀에 라이트되는 단계를 포함하며, 비트라인 감지증폭부(BLSA)의 동작을 정지시키는 단계는 버스트 길이(burst length)에 대응하여 활성화되는 컬럼 선택 구간 동안 이루어지는 것을 특징으로 한다.
본 발명은 라이트 동작시 라이트 구동부와 비트라인 감지증폭부 간의 파이팅(fighting)을 제거함으로써, 메모리 셀에 데이터를 저장시 빠른 시간 내에 안정적으로 저장할 수 있으므로, 반도체 집적회로의 동작 신뢰도가 향상된다. 따라서, 반도체 집적회로의 수율 향상에 따른 생산량 증대 및 고속 동작 특성을 가지는 효과가 있다. 특히, 본 발명은 임의의 메모리 셀에 이미 저장된 이전 데이터와 현재 저장될 저장 데이터가 서로 반대 위상을 가질 때 더욱 탁월한 효과를 가지게 된다.
도 1은 일반적인 반도체 메모리 장치의 라이트 경로를 보인 회로도.
도 2는 도 1의 비트라인 감지증폭부를 제어하기 위한 제어회로의 회로도.
도 3은 종래기술에 따른 반도체 메모리 장치의 라이트 경로의 동작을 설명하기 위한 타이밍도.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도.
도 5는 도 4의 구동신호 생성부의 일예를 보인 내부 구성도.
도 6은 도 4의 제한신호 생성부의 일예를 보인 내부 구성도.
도 7은 도 4의 선택신호 생성부의 일예를 보인 내부 구성도.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 라이트 경로의 구동방법을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 반도체 메모리 장치를 예로 들어 설명한다.
또한, 본 발명의 실시예에서는 설명의 편의를 위해 종래기술과 동일한 기능을 수행하는 신호에 대하여 동일한 신호명을 사용하기로 한다.
도 4에는 본 발명의 실시예에 따른 반도체 메모리 장치가 블록 구성도로 도시되어 있다. 여기서, 도 4에 도시된 반도체 메모리 장치에는 도 1에 도시된 비트라인 감지증폭부(Bit Line Sense Amplifier : BLSA)를 제어하기 위한 제어회로만이 도시되어 있음에 유의한다.
도 4를 참조하면, 비트라인 감지증폭부(40)를 제어하기 위한 제어회로(100)에는 액티브 동작시 활성화되는 제1 및 제2 인에이블신호(SAN_EN, SAP_EN)와, 액티브 동작시 활성화되는 액티브 커맨드 계열의 선택신호(SEL)와, 상기 액티브 커맨드 계열의 선택신호(SEL)가 활성화되는 제1 구간 내에서 적어도 하나 이상의 제2 구간 동안 활성화되는 제한신호(WTSACB)에 응답하여 제1 구간 동안 제한적으로 활성화되는 제1 및 제2 구동신호(SAN, SAP)를 생성하기 위한 구동신호 생성부(110)와, 모드구분신호(WTTEDB)와 컬럼 스트로브 신호(COL_STROBE)에 응답하여 제한신호(WTSACB)를 생성하기 위한 제한신호 생성부(120)와, 상부 매트 선택신호(UP_MAT_SEL)와 하부 매트 선택신호(ORG_MAT_SEL)에 응답하여 액티브 커맨드 계열의 선택신호(SEL)를 생성하기 위한 선택신호 생성부(130)가 구비된다.
여기서, 제1 및 제2 구동신호(SAN, SAP)는 비트라인 감지증폭부(40)의 동작을 제어하기 위한 신호이며, 모드구분신호(WTTEDB)는 라이트 모드 및 리드 모드를 구분하기 위한 신호이다. 그리고, 컬럼 스트로브 신호(COL_STROBE)는 버스트 길이(burst length : BL)에 대응하여 활성화되는 신호이다. 예컨대, 버스트 길이(BL)가 '8'인 경우에는 제1 내지 제8 컬럼 선택신호(YI<0:7>)가 순차적으로 활성화되므로, 컬럼 스트로브 신호(COL_STROBE)는 펄스 형태로 8번 활성화된다. 또한, 상부 매트 선택신호(UP_MAT_SEL)와 하부 매트 선택신호(ORG_MAT_SEL)는, 임의의 비트라인 감지증폭부(40)를 공유하는 상부 매트 - 메모리 셀 블록 포함함 - 와 하부 매트를 각각 선택하기 위한 신호로, 액티브 커맨드(도면에 미도시)가 활성화된 이후에 활성화되는 신호이다.
한편, 도 5a에는 도 4의 구동신호 생성부(110)의 일예를 보인 내부 구성도가 도시되어 있다.
도 5a를 참조하면, 구동신호 생성부(110)는 액티브 커맨드 계열의 선택신호(SEL)와, 제1 인에이블신호(SAN_EN)와, 제한신호(WTSACB)에 응답하여 제1 구동신호(SAN)를 생성하기 위한 제1 구동신호 생성부(112)와, 액티브 커맨드 계열의 선택신호(SEL)와, 제2 인에이블신호(SAP_EN)와, 제한신호(WTSACB)에 응답하여 제2 구동신호(SAP)를 생성하기 위한 제2 구동신호 생성부(114)를 포함한다.
여기서, 제1 구동신호 생성부(112)는 액티브 커맨드 계열의 선택신호(SEL)와, 제1 인에이블신호(SAN_EN)와, 제한신호(WTSACB)를 논리 연산하기 위한 제1 논리 연산부(112_1)와, 제1 논리 연산부(112_1)의 출력신호의 레벨을 변환하기 위한 제1 레벨 시프터(112_3)와, 제1 레벨 시프터(112_3)의 출력신호를 제1 구동신호(SAN)로써 출력하기 위한 제1 출력부(112_5)를 포함한다. 한편, 제1 논리 연산부(112_1)는 부정 논리곱 게이트(NAND gate)로 구성되고, 제1 레벨 시프터(112_3)는 공지공용의 기술이므로 자세한 설명을 생략하며, 제1 출력부(112_5)는 홀수 개의 인버터를 포함하는 인버터 체인으로 구성된다.
그리고, 제2 구동신호 생성부(114)는 액티브 커맨드 계열의 선택신호(SEL)와, 제2 인에이블신호(SAP_EN)와, 제한신호(WTSACB)를 논리 연산하기 위한 제2 논리 연산부(114_1)와, 제2 논리 연산부(114_1)의 출력신호의 레벨을 변환하기 위한 제2 레벨 시프터(114_3)와, 제1 레벨 시프터(114_3)의 출력신호를 제2 구동신호(SAP)로써 출력하기 위한 제2 출력부(114_5)를 포함한다. 한편, 제2 논리 연산부(114_1)는 부정 논리곱 게이트(NAND gate)로 구성되고, 제2 레벨 시프터(114_3)는 공지공용의 기술이므로 자세한 설명을 생략하며, 제2 출력부(112_5)는 홀수 개의 인버터를 포함하는 인버터 체인으로 구성된다.
이어서, 도 5b에는 도 4의 제한신호 생성부(120)의 일예를 보인 내부 구성도가 도시되어 있다.
도 5b를 참조하면, 제한신호 생성부(120)는 모드구분신호(WTTEDB)와 컬럼 스트로브 신호(COL_STROBE)를 논리 연산하기 위한 제3 논리 연산부(122)와, 제3 논리 연산부(122)의 출력신호를 제한신호(124)로써 출력하기 위한 제3 출력부(124)를 포함한다. 여기서, 제3 논리 연산부(122)는 부정 논리곱 게이트(NAND gate)로 구성되며, 제3 출력부(124)는 짝수 개의 인버터를 포함하는 인버터 체인으로 구성된다.
또한, 도 5c에는 도 4의 선택신호 생성부(130)의 일예를 보인 내부 구성도가 도시되어 있다.
도 5c를 참조하면, 선택신호 생성부(130)는 상부 매트 선택신호(UP_MAT_SEL)와 하부 매트 선택신호(ORG_MAT_SEL)를 부정 논리곱 연산하여 액티브 커맨드 계열의 선택신호(SEL)를 출력하기 위한 부정 논리곱 게이트(NAND gate)로 구성된다. 참고로, 상부 매트 선택신호(UP_MAT_SEL)와 하부 매트 선택신호(ORG_MAT_SEL)를 모두 이용하는 이유는 임의의 비트라인 감지증폭부(40)를 기준으로 구분되어 지는 상부 매트와 하부 매트가 그 임의의 비트라인 감지증폭부(40)를 공유하는 구조를 가짐에 따라 상부 매트가 선택되어도 그 임의의 비트라인 감지증폭부(40)가 구동되고 하부 매트가 선택되어도 그 임의의 비트라인 감지증폭부(40)가 구동되기 때문이다.
이하, 상기와 같은 구성을 가지는 본 발명에 따른 반도체 메모리 장치의 구동방법을 설명한다.
일단, 반도체 메모리 장치(100)의 구동방법은 라이트 모드로 진입하는 단계와, 라이트 모드 진입시 비트라인 감지증폭부(40)의 동작을 정지시키는 단계와, 비트라인 감지증폭부(40)의 동작이 정지된 상태에서 비트라인 쌍(BL, /BL)에 데이터를 싣는 단계와, 비트라인 쌍(BL, /BL)에 실린 데이터가 메모리 셀(50)에 라이트되는 단계를 포함한다. 여기서, 비트라인 감지증폭부(40)의 동작을 정지시키는 단계는 버스트 길이(burst length)에 대응하여 활성화되는 컬럼 선택 구간 동안 이루어진다. 상기와 같은 단계를 포함하는 반도체 메모리 장치(100)의 구동방법을 도 6을 참조하여 더욱 자세하게 설명한다.
도 6에는 본 발명의 실시예에 따른 반도체 메모리 장치의 구동방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 6을 참조하면, 액티브 커맨드(ACT)가 인가됨에 따라 입출력 라인 연결신호(IOSW)가 논리 하이 레벨로 활성화된다. 그러면, 제1 스위칭부(20)가 턴온되면서 로컬 입출력 라인 쌍(LIO, /LIO)과 세그먼트 입출력 라인 쌍(SIO, /SIO)이 연결된다. 그리고, 대응하는 워드라인(SWL)이 인에이블되면서 메모리 셀(50)에 저장된 시드 데이터(Seed Data)가 메모리 셀(50)의 캐패시터(C)와 비트라인 쌍(BL, /BL)의 캐패시터 - 현재 비트라인 감지증폭부(40)가 구동되지 않기 때문에 플로팅 상태임 - 간에 차지 쉐어링(Charge Sharing) 된다.
그런 다음, 제1 및 제2 인에이블신호(SAN_EN, SAP_EN)가 논리 하이 레벨로 활성화되고, 상부 매트 선택신호() 또는 하부 매트 선택신호()가 논리 하이 레벨로 활성화되면, 제1 및 제2 구동신호(SAN, SAP)가 논리 하이 레벨로 활성화된다. 이때, 제한신호(WTSACB)는 논리 하이 레벨로 비활성된 상태 - 라이트 동작에 따라 모드구분신호(WTTRDB)가 논리 하이 레벨로 활성화되고 컬럼 선택 신호(YI<0>)가 논리 로우 레벨로 비활성화된 상태임 - 이기 때문에, 제1 및 제2 구동신호(SAN, SAP)가 논리 하이 레벨로 활성화되는 것이다. 그러면, 비트라인 감지증폭부(40)는 비트라인 쌍(BL, /BL)에 실린 데이터 - 차지 쉐어링된 시드 데이터임 - 를 증폭하고, 그 증폭된 전위를 래치(latch) 동작에 의해 유지하게 된다.
이러한 상태에서, 라이트 커맨드(WT)가 인가되면, 라이트 구동부(10)에 의해 로컬 입출력 라인 쌍(LIO, /LIO)에 라이트될 데이터가 실리게 되고, 로컬 입출력 라인 쌍(LIO, /LIO)에 실린 데이터는 세그먼트 입출력 라인 쌍(SIO, /SIO)에도 실리게 된다. 이는 이미 제1 스위칭부(20)가 턴온된 상태이기 때문이다.
이후 컬럼 선택신호(YI<0>)가 예정된 구간 동안 논리 하이 레벨로 활성화되면, 컬럼 스트로브 신호(COL_STROBE)도 함께 예정된 구간 동안 논리 하이 레벨로 활성화되고, 그로 인해 제한신호(WTSACB)가 예정된 구간 동안 논리 로우 레벨로 활성화되면서 제1 및 제2 구동신호(SAN, SAP)가 예정된 구간 동안 논리 로우 레벨로 비활성화된다. 이에 따라, 비트라인 감지증폭부(40)의 구동이 정지된다.
동시에, 컬럼 선택신호(YI<0>)가 논리 하이 레벨로 활성화됨에 따라 제2 스위칭부(30)가 턴온되면서 세그먼트 입출력 라인 쌍(SIO, /SIO)에 실린 데이터가 비트라인 쌍(BL, /BL)에 실리게 되고, 최종적으로 메모리 셀(50)에 저장된다. 이때, 비트라인 감지증폭부(40)의 구동이 정지된 상태이므로, 라이트 구동부(10)와 비트라인 감지증폭부(40) 간의 파이팅(fighting) 없이 세그먼트 입출력 라인 쌍(SIO, /SIO)에 실린 데이터가 비트라인 쌍(BL, /BL)에 안정적으로 실리게 되며, 결국 비트라인 쌍(BL, /BL)에 실린 데이터는 컬럼 선택신호(YI<0>)가 활성화되는 구간 이내에 안정적으로 메모리 셀(50)에 저장될 수 있게 된다.
이와 같은 본 발명의 실시예에 따르면, 임의의 메모리 셀에 이미 저장된 이전 데이터와 저장될 현재 데이터가 서로 반대 위상을 가질 경우에도 컬럼 스트로브 신호의 활성화 구간 동안 해당 메모리 셀에 데이터를 충분히 라이트(fully write)할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 비트라인 감지증폭부(BLSA)를 제어하기 위한 제어회로를 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 크로스 커플 래치 타입(Cross coupled latch type)의 감지증폭기가 포함되는 회로에 본 발명이 적용 가능하다.
10 : 라이트 구동부 20 : 제1 스위칭부
30 : 제2 스위칭부 40 : 비트라인 감지증폭부(BLSA)
50 : 메모리 셀 100 : BLSA 제어회로
110 : 구동신호 생성부 112 : 제1 구동신호 생성부
112_1 : 제1 논리 연산부 112_3 : 제1 레벨 시프터
112_5 : 제1 출력부 114 : 제2 구동신호 생성부
114_1 : 제2 논리 연산부 114_3 : 제2 레벨 시프터
114_5 : 제2 출력부 120 : 제한신호 생성부
122 : 제3 논리 연산부 124 : 제3 출력부
130 : 선택신호 생성부

Claims (17)

  1. 예정된 제1 구간 동안 활성화되는 제1 신호와 상기 제1 구간 내에서 적어도 하나 이상의 제2 구간 동안 활성화되는 제2 신호에 응답하여 상기 제1 구간 동안 제한적으로 활성화되는 제3 신호를 생성하기 위한 제1 신호생성부;
    상기 제3 신호에 응답하여 제한적으로 구동하는 내부회로; 및
    모드구분신호와 스트로브 신호에 응답하여 상기 제2 신호를 생성하기 위한 제2 신호생성부
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 내부회로는 크로스 커플 래치 타입(Cross coupled latch type)의 감지증폭기인 반도체 집적회로.
  3. 제1항 또는 제2항에 있어서,
    상기 모드구분신호는 라이트 모드 및 리드 모드를 구분하기 위한 신호인 반도체 집적회로.
  4. 제1항 또는 제2항에 있어서,
    상기 스트로브 신호는 버스트 길이(burst length)에 대응하여 활성화되는 반도체 집적회로.
  5. 액티브 동작시 활성화되는 제1 및 제2 인에이블신호와, 제1 구간 동안 활성화되는 액티브 커맨드 계열의 선택신호와, 상기 제1 구간 내에서 적어도 하나 이상의 제2 구간 동안 활성화되는 제한신호에 응답하여 상기 제1 구간 동안 제한적으로 활성화되는 제1 및 제2 구동신호를 생성하기 위한 구동신호 생성부;
    상기 제1 및 제2 구동신호에 응답하여 제한적으로 구동되는 비트라인 감지증폭부(Bit Line Sense Amplifier : BLSA); 및
    모드구분신호와 컬럼 스트로브 신호에 응답하여 상기 제한신호를 생성하기 위한 제한신호 생성부
    를 포함하는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 모드구분신호는 라이트 모드 및 리드 모드를 구분하기 위한 신호인 반도체 집적회로.
  7. 제5항 또는 제6항에 있어서,
    상기 컬럼 스트로브 신호는 버스트 길이(burst length)에 대응하여 활성화되는 반도체 집적회로.
  8. 제5항에 있어서,
    상기 구동신호 생성부는,
    상기 액티브 커맨드 계열의 선택신호와, 상기 제1 인에이블신호와, 상기 제한신호에 응답하여 상기 제1 구동신호를 생성하기 위한 제1 구동신호 생성부; 및
    상기 액티브 커맨트 계열의 선택신호와, 상기 제2 인에이블신호와, 상기 제한신호에 응답하여 상기 제2 구동신호를 생성하기 위한 제2 구동신호 생성부를 포함하는 반도체 집적회로.
  9. 제8항에 있어서,
    상기 제1 구동신호 생성부는,
    상기 액티브 커맨드 계열의 선택신호와, 상기 제1 인에이블신호와, 상기 제한신호를 논리 연산하기 위한 제1 논리 연산부;
    상기 제1 논리 연산부의 출력신호의 레벨을 변환하기 위한 제1 레벨 시프터(level shifter); 및
    상기 제1 레벨 시프터의 출력신호를 상기 제1 구동신호로써 출력하기 위한 제1 출력부를 포함하는 반도체 집적회로.
  10. 제8항에 있어서,
    상기 제2 구동신호 생성부는,
    상기 액티브 커맨드 계열의 선택신호와, 상기 제2 인에이블신호와, 상기 제한신호를 논리 연산하기 위한 제2 논리 연산부;
    상기 제2 논리 연산부의 출력신호의 레벨을 변환하기 위한 제2 레벨 시프터(level shifter); 및
    상기 제1 레벨 시프터의 출력신호를 상기 제2 구동신호로써 출력하기 위한 제2 출력부를 포함하는 반도체 집적회로.
  11. 제5항에 있어서,
    상기 제한신호 생성부는,
    상기 모드구분신호와 상기 컬럼 스트로브 신호를 논리 연산하기 위한 제3 논리 연산부; 및
    상기 제3 논리 연산부의 출력신호를 상기 제한신호로써 출력하기 위한 제3 출력부를 포함하는 반도체 집적회로.
  12. 제5항에 있어서,
    상부 매트 선택신호와 하부 매트 선택신호에 응답하여 상기 액티브 커맨드 계열의 선택신호를 생성하기 위한 선택신호 생성부를 더 포함하는 반도체 집적회로.
  13. 제12항에 있어서,
    상기 비트라인 감지증폭부(BLSA)는 상부 매트와 하부 매트가 공유하는 구조를 가지는 반도체 집적회로.
  14. 제5항에 있어서,
    제1 입출력 라인 쌍;
    라이트될 데이터에 응답하여 상기 제1 입출력 라인 쌍을 구동하기 위한 라이트 구동부;
    상기 비트라인 감지증폭부(BLSA)에 접속된 비트라인 쌍; 및
    컬럼 선택신호에 응답하여 상기 제1 입출력 라인 쌍과 상기 비트라인 쌍을 선택적으로 연결하기 위한 제1 스위칭부를 더 포함하는 반도체 집적회로.
  15. 제14항에 있어서,
    상기 제1 입출력 라인 쌍은,
    상기 라이트 구동부의 출력단에 접속된 로컬 입출력 라인 쌍;
    상기 제1 스위칭부의 일단에 접속된 세그먼트 입출력 라인 쌍; 및
    입출력 라인 연결신호에 응답하여 상기 로컬 입출력 라인 쌍과 세그먼트 입출력 라인 쌍을 선택적으로 연결하기 위한 제2 스위칭부를 포함하는 반도체 집적회로.
  16. 라이트 모드로 진입하는 단계;
    상기 라이트 모드 진입시 비트라인 감지증폭부(Bit Line Sense Amplifier : BLSA)의 동작을 정지시키는 단계;
    상기 비트라인 감지증폭부(BLSA)의 동작이 정지된 상태에서 비트라인 쌍에 데이터를 싣는 단계; 및
    상기 비트라인 쌍에 실린 데이터가 메모리 셀에 라이트되는 단계
    를 포함하는 반도체 집적회로의 구동방법.
  17. 제16항에 있어서,
    상기 비트라인 감지증폭부(BLSA)의 동작을 정지시키는 단계는 버스트 길이(burst length)에 대응하여 활성화되는 컬럼 선택 구간 동안 이루어지는 반도체 집적회로의 구동방법.

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