KR102115450B1 - 반도체 장치 - Google Patents

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Abstract

레벨 쉬프팅 회로를 포함하는 반도체 장치에 관한 것으로, 제1 및 제2 영역을 구분하기 위한 영역구분신호를 예정된 전압으로 레벨 쉬프팅하기 위한 제1 레벨 쉬프팅부; 복수의 내부제어신호를 상기 예정된 전압으로 레벨 쉬프팅하기 위한 복수의 제2 레벨 쉬프팅부; 및 상기 제1 레벨 쉬프팅부로부터 출력되는 공통 쉬프팅신호와 상기 복수의 제2 레벨 쉬프팅부로부터 출력되는 복수의 개별 쉬프팅신호에 응답하여, 상기 제1 영역에 할당된 복수의 제1 내부할당신호와 상기 제2 영역에 할당된 복수의 제2 내부할당신호를 생성하기 위한 복수의 논리 조합부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 레벨 쉬프팅 회로를 포함하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 소모 전력이 낮아짐에 따라 외부에서 공급되는 전압의 레벨이 낮아지고 있다. 따라서, 반도체 장치는 외부에서 인가되는 특정 전압 레벨의 신호를 내부회로에 적합한 전압 레벨로 변환하기 위한 레벨 쉬프팅 회로를 포함한다. 예컨대, 레벨 쉬프팅 회로는 승압전압을 이용하여 낮은 전압 레벨의 신호를 높은 전압 레벨의 신호로 변환한다. 이와 같은 레벨 쉬프팅 회로는 서로 다른 레벨의 전압을 사용하는 회로들을 인터페이스(interface)하는 역할을 수행한다.
도 1에는 종래기술에 따른 반도체 장치가 도시되어 있다.
도 1을 참조하면, 반도체 장치는 제1 영역(도면에 미도시)에 대응하여 할당된 제1 내지 제5 레벨 쉬프팅 회로(10A ~ 10E)와, 제2 영역에 대응하여 할당된 제6 내지 제10 레벨 쉬프팅 회로(20A ~ 20E)를 포함한다.
여기서, 제1 내지 제5 레벨 쉬프팅 회로(10A ~ 10E)는 제1 영역구분신호(LAXF<0>)에 응답하여 제1 내지 제5 내부제어신호(SAE1, SAE, SADRVPCGB, MATSEL, IOSWEN)를 제1 승압전압(VPP) 또는 제2 승압전압(VPPY)으로 레벨 쉬프팅하여 제1 내지 제5 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L)를 생성한다.
예컨대, 제1 레벨 쉬프팅 회로(10A)는 제1 영역구분신호(LAXF<0>)에 응답하여 풀업 인에이블신호(SAE1)를 선택적으로 입력받기 위한 제1 입력부(10A_1)와, 제1 입력부(10A_1)의 출력신호를 제1 승압전압(VPP)으로 레벨 쉬프팅하기 위한 제1 레벨 쉬프팅부(10A_3)와, 제1 레벨 쉬프팅부(10A_3)의 출력신호를 제1 풀업 구동신호(SAP_L)로써 출력하기 위한 제1 출력부(10A_5)를 포함한다.
그리고, 제2 레벨 쉬프팅 회로(10B)는 제1 영역구분신호(LAXF<0>)에 응답하여 풀다운 인에이블신호(SAE)를 선택적으로 입력받기 위한 제2 입력부(10B_1)와, 제2 입력부(10B_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제2 레벨 쉬프팅부(10B_3)와, 제2 레벨 쉬프팅부(10B_3)의 출력신호를 제1 풀다운 구동신호(SAN_L)로써 출력하기 위한 제2 출력부(10B_5)를 포함한다.
또한, 제3 레벨 쉬프팅 회로(10C)는 제1 영역구분신호(LAXF<0>)에 응답하여 감지증폭용 제어신호(SADRVPCGB)를 선택적으로 입력받기 위한 제3 입력부(10C_1)와, 제3 입력부(10C_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제3 레벨 쉬프팅부(10C_3)와, 제3 레벨 쉬프팅부(10C_3)의 출력신호를 제1 감지증폭용 프리차지신호(SADRVPCG_L)로써 출력하기 위한 제3 출력부(10C_5)를 포함한다.
또한, 제4 레벨 쉬프팅 회로(10D)는 제1 영역구분신호(LAXF<0>)에 응답하여 매트선택신호(MATSEL)를 선택적으로 입력받기 위한 제4 입력부(10D_1)와, 제4 입력부(10D_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제4 레벨 쉬프팅부(10D_3)와, 제4 레벨 쉬프팅부(10D_3)의 출력신호를 제1 프리차지신호(BLEQ_L)로써 출력하기 위한 제4 출력부(10D_5)를 포함한다.
또한, 제5 레벨 쉬프팅 회로(10E)는 제1 영역구분신호(LAXF<0>)에 응답하여 스위칭용 인에이블신호(IOSWEN)를 선택적으로 입력받기 위한 제5 입력부(10E_1)와, 제5 입력부(10E_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제5 레벨 쉬프팅부(10E_3)와, 제5 레벨 쉬프팅부(10E_3)의 출력신호를 제1 스위칭신호(IOSW_L)로써 출력하기 위한 제5 출력부(10E_5)를 포함한다.
한편, 제6 내지 제10 레벨 쉬프팅 회로(20A ~ 20E)는 제2 영역구분신호(LAXF<1>)에 응답하여 제1 내지 제5 내부제어신호(SAE1, SAE, SADRVPCGB, MATSEL, IOSWEN)를 제1 승압전압(VPP) 또는 제2 승압전압(VPPY)으로 레벨 쉬프팅하여 제6 내지 제10 내부할당신호(SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)를 생성한다.
예컨대, 제6 레벨 쉬프팅 회로(20A)는 제2 영역구분신호(LAXF<1>)에 응답하여 풀업 인에이블신호(SAE1)를 선택적으로 입력받기 위한 제6 입력부(20A_1)와, 제6 입력부(20A_1)의 출력신호를 제1 승압전압(VPP)으로 레벨 쉬프팅하기 위한 제6 레벨 쉬프팅부(20A_3)와, 제6 레벨 쉬프팅부(20A_3)의 출력신호를 제2 풀업 구동신호(SAP_R)로써 출력하기 위한 제6 출력부(20A_5)를 포함한다.
그리고, 제7 레벨 쉬프팅 회로(20B)는 제2 영역구분신호(LAXF<1>)에 응답하여 풀다운 인에이블신호(SAE)를 선택적으로 입력받기 위한 제7 입력부(20B_1)와, 제7 입력부(20B_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제7 레벨 쉬프팅부(20B_3)와, 제7 레벨 쉬프팅부(20B_3)의 출력신호를 제2 풀다운 구동신호(SAN_R)로써 출력하기 위한 제7 출력부(20B_5)를 포함한다.
또한, 제8 레벨 쉬프팅 회로(20C)는 제2 영역구분신호(LAXF<1>)에 응답하여 감지증폭용 제어신호(SADRVPCGB)를 선택적으로 입력받기 위한 제8 입력부(20C_1)와, 제8 입력부(20C_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제8 레벨 쉬프팅부(20C_3)와, 제8 레벨 쉬프팅부(20C_3)의 출력신호를 제2 감지증폭용 프리차지신호(SADRVPCG_R)로써 출력하기 위한 제8 출력부(20C_5)를 포함한다.
또한, 제9 레벨 쉬프팅 회로(20D)는 제2 영역구분신호(LAXF<1>)에 응답하여 매트선택신호(MATSEL)를 선택적으로 입력받기 위한 제9 입력부(20D_1)와, 제9 입력부(20D_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제9 레벨 쉬프팅부(20D_3)와, 제9 레벨 쉬프팅부(20D_3)의 출력신호를 제2 프리차지신호(BLEQ_R)로써 출력하기 위한 제9 출력부(20D_5)를 포함한다.
또한, 제10 레벨 쉬프팅 회로(20E)는 제2 영역구분신호(LAXF<1>)에 응답하여 스위칭용 인에이블신호(IOSWEN)를 선택적으로 입력받기 위한 제10 입력부(20E_1)와, 제10 입력부(20E_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제10 레벨 쉬프팅부(20E_3)와, 제10 레벨 쉬프팅부(20E_3)의 출력신호를 제2 스위칭신호(IOSW_R)로써 출력하기 위한 제10 출력부(20E_5)를 포함한다.
이하, 상기와 같은 구성을 가지는 반도체 장치의 동작을 설명한다.
제1 영역구분신호(LAXF<0>)가 활성화되면, 제1 내지 제5 레벨 쉬프팅 회로(10A ~ 10E)는 제1 내지 제5 내부제어신호(SAE1, SAE, SADRVPCGB, MATSEL, IOSWEN)를 예정된 전압(VPP, VPPY)으로 레벨 쉬프팅하여 제1 내지 제5 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L)로써 출력한다.
그러면, 제1 영역에 구비된 제1 내부회로(도면에 미도시)는 제1 내지 제5 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L)에 응답하여 예정된 동작을 수행한다. 예컨대, 제1 내부회로는 제1 내지 제5 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L)에 응답하여 외부로부터 입력된 데이터를 메모리 셀에 라이트하기 위한 일련의 라이트 동작을 수행하거나 또는 메모리 셀에 라이트된 데이터를 외부로 리드하기 위한 일련의 리드 동작을 수행한다.
한편, 제2 영역구분신호(LAXF<1>)가 활성화되면, 제6 내지 제10 레벨 쉬프팅 회로(20A ~ 20E)는 제1 내지 제5 내부제어신호(SAE1, SAE, SADRVPCGB, MATSEL, IOSWEN)를 예정된 전압(VPP, VPPY)으로 레벨 쉬프팅하여 제6 내지 제10 내부할당신호(SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)로써 출력한다.
그러면, 제2 영역에 구비된 제2 내부회로(도면에 미도시)는 제6 내지 제10 내부할당신호(SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)에 응답하여 예정된 동작을 수행한다. 예컨대, 제2 내부회로는 제6 내지 제10 내부할당신호(SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)에 응답하여 외부로부터 입력된 데이터를 메모리 셀에 라이트하기 위한 일련의 라이트 동작을 수행하거나 또는 메모리 셀에 라이트된 데이터를 외부로 리드하기 위한 일련의 리드 동작을 수행한다.
그러나, 상기와 같은 구성을 가지는 반도체 장치는 다음과 같은 문제점이 있다.
반도체 장치는 제1 내지 제10 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L, SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)를 생성하기 위하여 제1 내지 제10 레벨 쉬프팅 회로(10A ~ 10E, 20A ~ 20E)를 구비하고 있다. 다시 말해, 반도체 장치에는 하나의 내부할당신호당 하나의 레벨 쉬프팅 회로가 구비되고 있다. 이는, 제1 내지 제5 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L)와 제6 내지 제10 내부할당신호(SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)가 각각 유사한 성격의 신호이지만, 제1 내지 제5 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L)는 제1 영역에 할당되어야 하고 제6 내지 제10 내부할당신호(SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)는 제2 영역에 할당되어야 하기 때문이다.
따라서, 반도체 장치는 영역별로 구비되는 복수의 레벨 쉬프팅 회로(10A ~ 10E)(20A ~ 20E)에 의해 많은 면적이 소모되는 문제점이 있다.
본 발명은 일부의 레벨 쉬프팅 회로가 공유되는 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 제1 및 제2 영역을 구분하기 위한 영역구분신호를 예정된 전압으로 레벨 쉬프팅하기 위한 제1 레벨 쉬프팅부; 복수의 내부제어신호를 상기 예정된 전압으로 레벨 쉬프팅하기 위한 복수의 제2 레벨 쉬프팅부; 및 상기 제1 레벨 쉬프팅부로부터 출력되는 공통 쉬프팅신호와 상기 복수의 제2 레벨 쉬프팅부로부터 출력되는 복수의 개별 쉬프팅신호에 응답하여, 상기 제1 영역에 할당된 복수의 제1 내부할당신호와 상기 제2 영역에 할당된 복수의 제2 내부할당신호를 생성하기 위한 복수의 논리 조합부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 영역에 대응하는 제1 영역구분신호를 예정된 전압으로 레벨 쉬프팅하기 위한 제1 공통 레벨 쉬프팅부; 제2 영역에 대응하는 제2 영역구분신호를 상기 예정된 전압으로 레벨 쉬프팅하기 위한 제2 공통 레벨 쉬프팅부; 복수의 내부제어신호를 상기 예정된 전압으로 레벨 쉬프팅하기 위한 복수의 개별 레벨 쉬프팅부; 상기 제1 및 제2 공통 레벨 쉬프팅부로부터 출력되는 제1 및 제2 공통 쉬프팅신호와 상기 복수의 개별 레벨 쉬프팅부로부터 출력되는 각각의 개별 쉬프팅신호를 논리 조합하여, 상기 제1 영역에 할당된 복수의 제1 내부할당신호와 상기 제2 영역에 할당된 복수의 제2 내부할당신호를 생성하기 위한 복수의 논리 조합부; 상기 제1 영역에 구비되며, 상기 복수의 제1 내부할당신호에 응답하여 예정된 동작을 수행하는 제1 내부회로; 및 상기 제2 영역에 구비되며, 상기 복수의 제2 내부할당신호에 응답하여 예정된 동작을 수행하는 제2 내부회로를 포함할 수 있다.
일부의 레벨 쉬프팅 회로가 공유됨에 따라 반도체 장치의 면적을 감소할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치의 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 3은 도 2에 도시된 제3 영역에 구비된 제어회로의 일부를 보인 구성도이다.
도 4는 도 2에 도시된 제1 영역에 구비된 제1 매트와 제1 데이터 입출력 경로의 일부를 보인 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 디램(DRAM)과 같은 반도체 장치를 예로 들어 설명하기로 한다.
도 2에는 본 발명의 실시예에 따른 반도체 장치가 도시되어 있다.
도 2를 참조하면, 반도체 장치(100)는 제1 데이터가 라이트(write)되거나 또는 리드(read)되기 위한 제1 매트(110)와 제1 데이터의 라이트 경로 및 리드 경로를 제공하기 위한 제1 데이터 입출력 경로(120)를 포함하는 제1 영역(S0)과, 제2 데이터가 라이트되거나 또는 리드되기 위한 제2 매트(130)와 제2 데이터의 라이트 경로 및 리드 경로를 제공하기 위한 제2 데이터 입출력 경로(140)를 포함하는 제2 영역(S1)과, 제1 및 제2 영역(S0, S1) 사이에 구비되며, 제1 및 제2 데이터 입출력 경로(120, 140)를 제어하기 위한 제어회로(150)를 포함하는 제3 영역(S3)을 포함할 수 있다.
여기서, 제어회로(150)는 제1 데이터 입출력 경로(120)를 제어하기 위한 제1 내지 제5 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L)와 제2 데이터 입출력 경로(140)를 제어하기 위한 제6 내지 제10 내부할당신호(SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)를 생성할 수 있다.
도 3에는 도 2에 도시된 제어회로(150)의 일부를 보인 구성도가 도시되어 있다.
도 3을 참조하면, 제어회로(150)는 제1 영역(S0)에 대응하는 제1 영역구분신호(LAXF<0>)를 제1 승압전압(VPP)으로 레벨 쉬프팅하여 제1 공통 쉬프팅신호(LAXFD<0>)를 생성하기 위한 제1 공통 레벨 쉬프팅부(150A)와, 제2 영역(S1)에 대응하는 제2 영역구분신호(LAXF<1>)를 제1 승압전압(VPP)으로 레벨 쉬프팅하여 제2 공통 레벨 쉬프팅신호(LAXFD<1>)를 생성하기 위한 제2 공통 레벨 쉬프팅부(150B)와, 제1 내지 제5 내부제어신호(SAE1, SAE, SADRVPCGB, MATSEL, IOSWEN)를 제1 승압전압(VPP) 또는 제2 승압전압(VPPY)으로 레벨 쉬프팅하여 제1 내지 제10 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L, SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)를 생성하기 위한 제1 내지 제5 레벨 쉬프팅 회로(150C, 150D, 150E, 150F, 150G)를 포함할 수 있다.
참고로, 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)는 제1 및 제2 영역(S0, S1) 중 적어도 하나를 선택하기 위한 신호이다. 예컨대, 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)는 제1 및 제2 뱅크 어드레스를 포함할 수 있다. 그리고, 제1 내지 제5 내부할당신호(SAP_L, SAN_L, SADRVPCG_L, BLEQ_L, IOSW_L)는 제1 풀업 구동신호와, 제1 풀다운 구동신호와, 제1 감지증폭용 프리차지신호와, 제1 프리차지신호와, 제1 스위칭신호를 포함할 수 있고, 제6 내지 제10 내부할당신호(SAP_R, SAN_R, SADRVPCG_R, BLEQ_R, IOSW_R)는 제2 풀업 구동신호와, 제2 풀다운 구동신호와, 제2 감지증폭용 프리차지신호와, 제2 프리차지신호와, 제2 스위칭신호를 포함할 수 있다. 이하에서는 제1 내부할당신호(SAP_L)를 제1 풀업 구동신호라 칭하고, 제2 내부할당신호(SAN_L)를 제1 풀다운 구동신호라 칭하고, 제3 내부할당신호(SADRVPCG_L)를 제1 감지증폭용 프리차지신호라 칭하고, 제4 내부할당신호(BLEQ_L)를 제1 프리차지신호라 칭하고, 제5 내부할당신호(IOSW_L)를 제1 스위칭신호라 칭하며, 제6 내부할당신호(SAP_R)를 제2 풀업 구동신호라 칭하고, 제7 내부할당신호(SAN_R)를 제2 풀다운 구동신호라 칭하고, 제8 내부할당신호(SADRVPCG_R)를 제2 감지증폭용 프리차지신호라 칭하고, 제9 내부할당신호(BLEQ_R)를 제2 프리차지신호라 칭하고, 제10 내부할당신호(IOSW_R)를 제2 스위칭신호라 칭하기로 한다.
제1 레벨 쉬프팅 회로(150C)는 매트선택신호(MATSEL)에 응답하여 제1 내부제어신호(SAE1)를 선택적으로 입력받기 위한 제1 입력부(150C_1)와, 제1 입력부(150C_1)의 출력신호를 제1 승압전압(VPP)으로 레벨 쉬프팅하기 위한 제1 개별 레벨 쉬프팅부(150C_3)와, 제1 및 제2 공통 쉬프팅신호(LAXFD<0>, LAXFD<1>)와 제1 개별 레벨 쉬프팅부(150C_3)의 출력신호를 논리 조합하여 제1 및 제2 풀업 구동신호(SAP_L, SAP_R)를 생성하기 위한 제1 논리 조합부(150C_5)를 포함할 수 있다. 예컨대, 제1 입력부(150C_1)는 제1 내부제어신호(SAE1)와 매트선택신호(MATSEL)를 부정 논리 곱 연산하기 위한 낸드 게이트(NAND Gate)와, 낸드 게이트의 출력신호를 반전하기 위한 인버터를 포함할 수 있고, 제1 논리 조합부(150C_5)는 제1 개별 레벨 쉬프팅부(150C_3)의 출력신호와 제1 공통 쉬프팅신호(LAXF<0>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제1 풀업 구동신호(SAP_L)를 출력하기 위한 인버터와, 제1 개별 레벨 쉬프팅부(150C_3)의 출력신호와 제2 공통 쉬프팅신호(LAXF<1>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제2 풀업 구동신호(SAP_R)을 출력하기 위한 인버터를 포함할 수 있다.
제2 레벨 쉬프팅 회로(150D)는 매트선택신호(MATSEL)에 응답하여 제2 내부제어신호(SAE)를 선택적으로 입력받기 위한 제2 입력부(150D_1)와, 제2 입력부(150D_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제2 개별 레벨 쉬프팅부(150D_3)와, 제1 및 제2 공통 쉬프팅신호(LAXFD<0>, LAXFD<1>)와 제2 개별 레벨 쉬프팅부(150D_3)로부터 출력되는 제2 개별 쉬프팅신호를 논리 조합하여 제1 및 제2 풀다운 구동신호(SAN_L, SAN_R)를 생성하기 위한 제2 논리 조합부(150D_5)를 포함할 수 있다. 예컨대, 제2 입력부(150D_1)는 제2 내부제어신호(SAE)와 매트선택신호(MATSEL)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하기 위한 인버터를 포함할 수 있고, 제2 논리 조합부(150D_5)는 제2 개별 레벨 쉬프팅부(150D_3)의 출력신호와 제1 공통 쉬프팅신호(LAXF<0>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제1 풀다운 구동신호(SAN_L)를 출력하기 위한 인버터와, 제2 개별 레벨 쉬프팅부(150D_3)의 출력신호와 제2 공통 쉬프팅신호(LAXF<1>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제2 풀다운 구동신호(SAN_R)을 출력하기 위한 인버터를 포함할 수 있다.
제3 레벨 쉬프팅 회로(150E)는 매트선택신호(MATSEL)에 응답하여 제3 내부제어신호(SADRVPCGB)를 선택적으로 입력받기 위한 제3 입력부(150E_1)와, 제3 입력부(150E_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제3 개별 레벨 쉬프팅부(150E_3)와, 제1 및 제2 공통 쉬프팅신호(LAXFD<0>, LAXFD<1>)와 제3 개별 레벨 쉬프팅부(150E_3)의 출력신호를 논리 조합하여 제1 및 제2 감지증폭용 프리차지신호(SADRVPCG_L, SADRVPCG_R)를 생성하기 위한 제3 논리 조합부(150E_5)를 포함할 수 있다. 예컨대, 제3 입력부(150E_1)는 제3 내부제어신호(SADRVPCGB)와 매트선택신호(MATSEL)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하기 위한 인버터를 포함할 수 있고, 제3 논리 조합부(150E_5)는 제3 개별 레벨 쉬프팅부(150E_3)의 출력신호와 제1 공통 쉬프팅신호(LAXF<0>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제1 감지증폭용 프리차지신호(SADRVPCG_L)를 출력하기 위한 인버터와, 제3 개별 레벨 쉬프팅부(150E_3)의 출력신호와 제2 공통 쉬프팅신호(LAXF<1>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제2 감지증폭용 프리차지신호(SADRVPCG_R)을 출력하기 위한 인버터를 포함할 수 있다.
제4 레벨 쉬프팅 회로(150F)는 제4 내부제어신호(MATSEL)를 입력받기 위한 제4 입력부(150F_1)와, 제4 입력부(150F_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제4 개별 레벨 쉬프팅부(150F_3)와, 제1 및 제2 공통 쉬프팅신호(LAXFD<0>, LAXFD<1>)와 제4 개별 레벨 쉬프팅부(150F_3)의 출력신호를 논리 조합하여 제1 및 제2 프리차지신호(BLEQ_L, BLEQ_R)를 생성하기 위한 제4 논리 조합부(150F_5)를 포함할 수 있다. 예컨대, 제4 입력부(150F_1)는 직렬 연결된 두 개의 인버터를 포함할 수 있고, 제3 논리 조합부(150F_5)는 제4 개별 레벨 쉬프팅부(150F_3)의 출력신호와 제1 공통 쉬프팅신호(LAXF<0>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제1 프리차지신호(BLEQ_L)를 출력하기 위한 인버터와, 제4 개별 레벨 쉬프팅부(150F_3)의 출력신호와 제2 공통 쉬프팅신호(LAXF<1>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제2 프리차지신호(BLEQ_R)를 출력하기 위한 인버터를 포함할 수 있다.
제5 레벨 쉬프팅 회로(150G)는 매트선택신호(MATSEL)에 응답하여 제5 내부제어신호(IOSWEN)를 선택적으로 입력받기 위한 제5 입력부(150G_1)와, 제5 입력부(150G_1)의 출력신호를 제2 승압전압(VPPY)으로 레벨 쉬프팅하기 위한 제5 개별 레벨 쉬프팅부(150G_3)와, 제1 및 제2 공통 쉬프팅신호(LAXFD<0>, LAXFD<1>)와 제5 개별 레벨 쉬프팅부(150G_3)의 출력신호를 논리 조합하여 제1 및 제2 스위칭신호(IOSW_L, IOSW_R)를 생성하기 위한 제5 논리 조합부(150G_5)를 포함할 수 있다. 예컨대, 제5 입력부(150G_1)는 제5 내부제어신호(IOSWEN)와 매트선택신호(MATSEL)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하기 위한 인버터를 포함할 수 있고, 제5 논리 조합부(150G_5)는 제5 개별 레벨 쉬프팅부(150G_3)의 출력신호와 제1 공통 쉬프팅신호(LAXF<0>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제1 스위칭신호(IOSW_L)를 출력하기 위한 인버터와, 제5 개별 레벨 쉬프팅부(150G_3)의 출력신호와 제2 공통 쉬프팅신호(LAXF<1>)를 부정 논리 곱 연산하기 위한 낸드 게이트와, 낸드 게이트의 출력신호를 반전하여 제2 스위칭신호(IOSW_R)을 출력하기 위한 인버터를 포함할 수 있다.
여기서, 제1 및 제2 승압전압(VPP, VPPY)은 동일한 레벨의 전압일 수도 있고, 서로 상이한 레벨의 전압일 수도 있다.
한편, 도 4에는 도 2에 도시된 제1 매트(110)와 제1 데이터 입출력 경로(120)의 내부를 보인 구성도가 도시되어 있다. 이때, 도 4에는 설명의 편의상 제1 매트(110)와 제1 데이터 입출력 경로(120)의 일부만이 도시되어 있음에 유의한다.
도 4를 참조하면, 제1 매트(110)는 워드 라인(SWL)과 비트 라인(BL)에 접속되며 워드 라인(SWL)이 활성화되는 경우 비트 라인(BL)에 실린 데이터가 라이트되거나 또는 라이트된 데이터를 비트 라인(BL)으로 리드하기 위한 메모리 셀(110A)을 포함할 수 있다.
제1 데이터 입출력 경로(120)는 제1 풀업 구동신호(SAP_L), 제1 풀다운 구동신호(SAN_L), 제1 감지증폭용 프리차지신호(SADRVPCG_L)에 응답하여, 코어전압(VCORE) 또는 비트 라인 프리차지전압(VBLP)을 풀업단(PS)으로 공급하고 접지전압(VSS) 또는 비트 라인 프리차지전압(VBLP)을 풀다운단(NS)으로 공급하기 위한 전원 공급부(120A)와, 풀업단(PS)과 풀다운단(NS) 사이에 접속되며 비트 라인쌍(BL, BLB)에 실린 데이터를 감지 및 증폭하기 위한 비트 라인 감지증폭부(120B)와, 제1 프리차지신호(BLEQ_L)에 응답하여 비트 라인쌍(BL, BLB)을 비트 라인 프리차지전압(VBLP)으로 프리차지하기 위한 비트 라인 프리차지부(120C)와, 컬럼 선택신호(YI)에 응답하여 비트 라인쌍(BL, BLB)과 세그먼트 라인쌍(SIO, SIOB)을 선택적으로 접속하기 위한 컬럼 선택부(120D)와, 제1 스위칭신호(IOSW_L)에 응답하여 세그먼트 라인쌍(SIO, SIOB)과 로컬 라인쌍(LIO, LIB)을 선택적으로 접속하기 위한 스위칭부(120E)를 포함할 수 있다.
여기서, 전원 공급부(120A)는 액티브(active) 모드시 활성화되는 제1 풀업 구동신호(SAP_L)와 제1 풀다운 구동신호(SAN_L)에 응답하여 풀업단(PS)을 코어전압(VCORE)으로 구동하고 풀다운단(NS)을 접지전압(VSS)으로 구동한다. 그리고, 전원 공급부(120A)는 스탠바이(standby) 모드시 활성화되는 제1 감지증폭용 프리차지신호(SADRVPCG_L)에 응답하여 풀업단(PS) 및 풀다운단(NS)을 비트 라인 프리차지전압(VBLP)으로 구동한다.
그리고, 비트 라인 감지증폭부(120B)는 액티브 모드시 비트 라인쌍(BL, BLB)에 실린 데이터를 감지 및 증폭하고, 스탠바이 모드시 디스에이블된다.
또한, 비트 라인 프리차지부(120C)는 스탠바이 모드시 비트 라인쌍(BL, BLB)을 비트 라인 프리차지전압(VBLP)으로 프리차지한다.
또한, 컬럼 선택부(120D)는 액티브 모드시 비트 라인쌍(BL, BLB)과 세그먼트 라인쌍(SIO, SIOB)을 전기적으로 연결한다.
또한, 스위칭부(120E)는 액티브 모드시 세그먼트 라인쌍(SIO, SIOB)과 로컬 라인쌍(LIO, LIB)을 전기적으로 연결한다.
한편, 도 2에 도시된 제2 매트(130)와 제2 데이터 입출력 경로(140)는 앞서 설명한 제1 매트(110)와 제1 데이터 입출력 경로(120)와 공일하므로, 그에 대한 자세한 설명은 생략하도록 한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 설명한다.
제어회로(150)는 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)의 활성화 여부에 따라 제1 및 제2 데이터 출력 경로(120, 140) 중 적어도 하나를 인에이블시킨다. 예컨대, 제어회로(150)는 제1 영역구분신호(LAXF<0>)가 활성화되면 제1 데이터 출력 경로(120)를 인에이블시키고, 제2 영역구분신호(LAXF<1>)가 활성화되면 제2 데이터 출력 경로(140)를 인에이블시키며, 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)가 활성화되면 제1 및 제2 데이터 출력 경로(120, 140)를 인에이블시킨다. 이하에서는 제어회로(150)와 제1 및 제2 데이터 출력 경로(120, 130)의 동작을 액티브 모드와 스탠바이 모드로 나누어 더욱 자세하게 설명한다.
먼저, 액티브 모드에 따른 동작을 설명한다.
제어회로(150)는 제1 및 제2 데이터 입출력 경로(120, 140)가 라이트 동작 또는 리드 동작을 수행하도록 제어할 수 있다. 제어회로(150)의 동작을 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)의 활성화 여부에 따라 설명하면 다음과 같다. 이때, 라이트 동작 또는 리드 동작과 관련된 구성에 대해서만 설명하기로 한다.
첫째로, 제1 영역구분신호(LAXF<0>)가 활성화된 경우이다. 제1 공통 레벨 쉬프팅부(150A)가 제1 영역구분신호(LAXF<0>)를 제1 승압전압(VPP)으로 레벨 쉬프팅하여 제1 공통 쉬프팅신호(LAXFD<0>)를 활성화하면, 제1 레벨 쉬프팅 회로(150C)는 제1 공통 쉬프팅신호(LAXFD<0>)와 제1 내부제어신호(SAE1)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 풀업 구동신호(SAP_L, SAP_R) 중 제1 풀업 구동신호(SAP_L)를 활성화하고, 제2 레벨 쉬프팅 회로(150D)는 제1 공통 쉬프팅신호(LAXFD<0>)와 제2 내부제어신호(SAE)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 풀다운 구동신호(SAN_L, SAN_R) 중 제1 풀다운 구동신호(SAN_L)를 활성화하며, 제5 레벨 쉬프팅 회로(150G)는 제1 공통 쉬프팅신호(LAXFD<0>)와 제5 내부제어신호(IOSWEN)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 스위칭신호(IOSW_L, IOSW_R) 중 제1 스위칭신호(IOSW_L)를 활성화한다.
둘째로, 제2 영역구분신호(LAXF<1>)가 활성화된 경우이다. 제2 공통 레벨 쉬프팅부(150B)가 제2 영역구분신호(LAXF<1>)를 제1 승압전압(VPP)으로 레벨 쉬프팅하여 제2 공통 쉬프팅신호(LAXFD<1>)를 활성화하면, 제1 레벨 쉬프팅 회로(150C)는 제2 공통 쉬프팅신호(LAXFD<1>)와 제1 내부제어신호(SAE1)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 풀업 구동신호(SAP_L, SAP_R) 중 제2 풀업 구동신호(SAP_R)를 활성화하고, 제2 레벨 쉬프팅 회로(150D)는 제2 공통 쉬프팅신호(LAXFD<1>)와 제2 내부제어신호(SAE)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 풀다운 구동신호(SAN_L, SAN_R) 중 제2 풀다운 구동신호(SAN_R)를 활성화하며, 제5 레벨 쉬프팅 회로(150G)는 제2 공통 쉬프팅신호(LAXFD<1>)와 제5 내부제어신호(IOSWEN)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 스위칭신호(IOSW_L, IOSW_R) 중 제2 스위칭신호(IOSW_R)를 활성화한다.
셋째로, 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)가 동시에 활성화된 경우이다. 제1 및 제2 공통 레벨 쉬프팅부(150A, 150B)가 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)를 제1 승압전압(VPP)으로 레벨 쉬프팅하여 제1 및 제2 공통 쉬프팅신호(LAXF<0>, LAXFD<1>)를 동시에 활성화하면, 제1 레벨 쉬프팅 회로(150C)는 제1 및 제2 공통 쉬프팅신호(LAXF<0>, LAXFD<1>)와 제1 내부제어신호(SAE1)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 풀업 구동신호(SAP_L, SAP_R)를 동시에 활성화하고, 제2 레벨 쉬프팅 회로(150D)는 제1 제2 공통 쉬프팅신호(LAXF<0>, LAXFD<1>)와 제2 내부제어신호(SAE)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 풀다운 구동신호(SAN_L, SAN_R)를 동시에 활성화하며, 제5 레벨 쉬프팅 회로(150G)는 제1 및 제2 공통 쉬프팅신호(LAXF<0>, LAXFD<1>)와 제5 내부제어신호(IOSWEN)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 스위칭신호(IOSW_L, IOSW_R)를 동시에 활성화한다.
이어서, 제1 데이터 입출력 경로(120)는 제어회로(150)의 제어에 따라 일련의 라이트 동작 또는 일련의 리드 동작을 수행한다. 제1 데이터 입출력 경로(120)의 동작을 더욱 자세하게 설명하면, 전원 공급부(120A)가 제1 풀업 구동신호(SAP_L)에 응답하여 풀업단(PS)을 코어전압(VCORE)으로 구동하고 제1 풀다운 구동신호(SAN_L)에 응답하여 풀다운단(NS)을 접지전압(VSS)으로 구동하고, 비트 라인 감지증폭부(120B)가 비트 라인쌍(BL, BLB)에 실린 제1 데이터를 감지 및 증폭하고, 컬럼 선택부(120D)가 컬럼 선택신호(YI)에 응답하여 비트 라인쌍(BL, BLB)과 세그먼트 라인쌍(SIO, SIOB)을 전기적으로 연결하며, 스위칭부(120E)가 세그먼트 라인쌍(SIO, SIOB)과 로컬 라인쌍(LIO, LIOB)을 전기적으로 연결함으로써, 외부에서 입력된 제1 데이터가 제1 매트(110)로 제공되거나 또는 제1 매트(110)에서 제공된 제1 데이터가 외부로 출력된다.
한편, 제2 데이터 입출력 경로(140)는 제1 데이터 입출력 경로(120)와 동일한 라이트 동작 또는 리드 동작을 수행하므로, 그에 대한 자세한 설명은 생략하도록 한다.
다음, 스탠바이 모드에 따른 동작을 설명한다.
제어회로(150)는 제1 및 제2 데이터 입출력 경로(120, 140)가 프리차지 동작을 수행하도록 제어할 수 있다. 제어회로(150)의 동작을 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)의 활성화 여부에 따라 설명하면 다음과 같다. 이때, 프리차지 동작과 관련된 구성에 대해서만 설명하기로 한다.
첫째로, 제1 영역구분신호(LAXF<0>)가 활성화된 경우이다. 제1 공통 레벨 쉬프팅부(150A)가 제1 영역구분신호(LAXF<0>)를 제1 승압전압(VPP)으로 레벨 쉬프팅하여 제1 공통 쉬프팅신호(LAXFD<0>)를 활성화하면, 제3 레벨 쉬프팅 회로(150E)는 제1 공통 쉬프팅신호(LAXFD<0>)와 제3 내부제어신호(SADRVPCGB)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 감지증폭용 프리차지신호(SADRVPCG_L, SADRVPCG_R) 중 제1 감지증폭용 프리차지신호(SADRVPCG_L)를 활성화하고, 제4 레벨 쉬프팅 회로(150F)는 제1 공통 쉬프팅신호(LAXFD<0>)와 제4 내부제어신호(MATSEL)에 응답하여 제1 및 제2 프리차지신호(BLEQ_L, BLEQ_R) 중 제1 프리차지신호(BLEQ_L)를 활성화한다.
둘째로, 제2 영역구분신호(LAXF<1>)가 활성화된 경우이다. 제2 공통 레벨 쉬프팅부(150B)가 제2 영역구분신호(LAXF<1>)를 제1 승압전압(VPP)으로 레벨 쉬프팅하여 제2 공통 쉬프팅신호(LAXFD<1>)를 활성화하면, 제3 레벨 쉬프팅 회로(150E)는 제2 공통 쉬프팅신호(LAXFD<1>)와 제3 내부제어신호(SADRVPCGB)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 감지증폭용 프리차지신호(SADRVPCG_L, SADRVPCG_R) 중 제2 감지증폭용 프리차지신호(SADRVPCG_R)를 활성화하고, 제4 레벨 쉬프팅 회로(150F)는 제2 공통 쉬프팅신호(LAXFD<0>)와 제4 내부제어신호(MATSEL)에 응답하여 제1 및 제2 프리차지신호(BLEQ_L, BLEQ_R) 중 제2 프리차지신호(BLEQ_R)를 활성화한다.
셋째로, 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)가 활성화된 경우이다. 제1 및 제2 공통 레벨 쉬프팅부(150A, 150B)가 제1 및 제2 영역구분신호(LAXF<0>, LAXF<1>)를 제1 승압전압(VPP)으로 레벨 쉬프팅하여 제1 및 제2 공통 쉬프팅신호(LAXF<0>, LAXFD<1>)를 동시에 활성화하면, 제3 레벨 쉬프팅 회로(150E)는 제1 및 제2 공통 쉬프팅신호(LAXF<0>, LAXFD<1>)와 제3 내부제어신호(SADRVPCGB)와 매트선택신호(MATSEL)에 응답하여 제1 및 제2 감지증폭용 프리차지신호(SADRVPCG_L, SADRVPCG_R)를 동시에 활성화하고, 제4 레벨 쉬프팅 회로(150F)는 제1 및 제2 공통 쉬프팅신호(LAXF<0>, LAXFD<0>)와 제4 내부제어신호(MATSEL)에 응답하여 제1 및 제2 프리차지신호(BLEQ_L, BLEQ_R)를 동시에 활성화한다.
이어서, 제1 데이터 입출력 경로(120)는 제어회로(150)의 제어에 따라 프리차지 동작을 수행한다. 제1 데이터 입출력 경로(120)의 동작을 더욱 자세하게 설명하면, 전원 공급부(120A)가 제1 감지증폭용 프리차지신호(SADRVPCG_L)에 응답하여 풀업단(PS)과 풀다운단(NS)을 비트 라인 프리차지전압(VBLP)으로 구동하고, 비트 라인 프리차지부(120C)가 제1 프리차지신호(BLEQ_L)에 응답하여 비트 라인쌍(BL, BLB)을 비트 라인 프리차지전압(VBLP)으로 프리차지함으로써, 비트 라인 감지증폭부(120B)는 디스에이블되고 비트 라인쌍(BL, BLB)은 비트 라인 프리차지전압(VBLP)으로 균등화된 상태가 유지된다.
한편, 제2 데이터 입출력 경로(140)는 제1 데이터 입출력 경로(120)와 동일한 프리차지 동작을 수행하므로, 그에 대한 자세한 설명은 생략하도록 한다.
이와 같은 본 발명의 실시예에 따르면, 성격이 유사한 신호들을 하나의 레벨 쉬프팅 회로를 통해 생성할 수 있으므로 레벨 쉬프팅 회로의 개수를 줄일 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 2개의 매트가 제1 및 제2 공통 레벨 쉬프팅부를 공유하는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 3개 이상의 매트가 제1 및 제2 공통 레벨 쉬프팅부를 공유할 수도 있다. 더 나아가서는 매트 단위가 아닌 뱅크 단위 또는 그 이상의 단위에도 본 발명이 적용될 수 있다.
또한, 본 발명의 실시예에서는 2개의 영역 중 적어도 하나를 선택하기 위하여 2개의 영역구분신호를 이용하는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 2개의 영역 중 하나만을 선택하기 위하여 1개의 영역구분신호가 이용될 수도 있다.
100 : 반도체 장치 110: 제1 매트
110A : 메모리 셀 120 : 제1 데이터 입출력 경로
120A : 전원 공급부 120B : 비트 라인 감지증폭부
120C : 비트 라인 프리차지부 120D : 컬럼 선택부
120E : 스위칭부 130 : 제2 매트
140 : 제2 데이터 입출력 경로 150 : 제어회로
150A : 제1 공통 레벨 쉬프팅부 150B : 제2 공통 레벨 쉬프팅부
150C : 제1 레벨 쉬프팅 회로 150C_1 : 제1 입력부
150C_3 : 제1 개별 레벨 쉬프팅부 150C_5 : 제1 논리 조합부
150D : 제2 레벨 쉬프팅 회로 150E : 제3 레벨 쉬프팅 회로
150F : 제4 레벨 쉬프팅 회로 150G : 제5 레벨 쉬프팅 회로
S0 : 제1 영역 S1 : 제2 영역
S2 : 제3 영역

Claims (11)

  1. 제1 및 제2 영역을 구분하기 위한 영역구분신호를 예정된 전압으로 레벨 쉬프팅하기 위한 제1 레벨 쉬프팅부;
    복수의 내부제어신호를 상기 예정된 전압으로 레벨 쉬프팅하기 위한 복수의 제2 레벨 쉬프팅부; 및
    상기 제1 레벨 쉬프팅부로부터 출력되는 공통 쉬프팅신호와 상기 복수의 제2 레벨 쉬프팅부로부터 출력되는 복수의 개별 쉬프팅신호에 응답하여, 상기 제1 영역에 할당된 복수의 제1 내부할당신호와 상기 제2 영역에 할당된 복수의 제2 내부할당신호를 생성하기 위한 복수의 논리 조합부
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 영역구분신호는 뱅크 어드레스를 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 내부제어신호는 데이터 입출력 경로와 관련된 제어신호들을 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 데이터 입출력 경로와 관련된 제어신호들은 비트 라인 감지증폭부의 동작을 제어하기 위한 적어도 하나의 제어신호와, 비트 라인의 프리차지 여부를 제어하기 위한 제어신호와, 데이터 라인 간의 접속 여부를 제어하기 위한 제어신호를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 레벨 쉬프팅부는 2개 이상의 매트당 하나씩 구비되는 반도체 장치.
  6. 제1 영역에 대응하는 제1 영역구분신호를 예정된 전압으로 레벨 쉬프팅하기 위한 제1 공통 레벨 쉬프팅부;
    제2 영역에 대응하는 제2 영역구분신호를 상기 예정된 전압으로 레벨 쉬프팅하기 위한 제2 공통 레벨 쉬프팅부;
    복수의 내부제어신호를 상기 예정된 전압으로 레벨 쉬프팅하기 위한 복수의 개별 레벨 쉬프팅부;
    상기 제1 및 제2 공통 레벨 쉬프팅부로부터 출력되는 제1 및 제2 공통 쉬프팅신호와 상기 복수의 개별 레벨 쉬프팅부로부터 출력되는 각각의 개별 쉬프팅신호를 논리 조합하여, 상기 제1 영역에 할당된 복수의 제1 내부할당신호와 상기 제2 영역에 할당된 복수의 제2 내부할당신호를 생성하기 위한 복수의 논리 조합부;
    상기 제1 영역에 구비되며, 상기 복수의 제1 내부할당신호에 응답하여 예정된 동작을 수행하는 제1 내부회로; 및
    상기 제2 영역에 구비되며, 상기 복수의 제2 내부할당신호에 응답하여 예정된 동작을 수행하는 제2 내부회로
    를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 및 제2 공통 레벨 쉬프팅부와 상기 복수의 개별 레벨 쉬프팅부와 상기 복수의 논리 조합부는 제3 영역에 구비되며,
    상기 제3 영역은 상기 제1 및 제2 영역 사이에 구비되는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 및 제2 영역구분신호는 제1 및 제2 뱅크 어드레스를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 복수의 내부제어신호는 데이터 입출력 경로와 관련된 제어신호들을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 데이터 입출력 경로와 관련된 제어신호들은 비트 라인 감지증폭부의 동작을 제어하기 위한 적어도 하나의 제어신호와, 비트 라인의 프리차지 여부를 제어하기 위한 제어신호와, 데이터 라인 간의 접속 여부를 제어하기 위한 제어신호를 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 및 제2 공통 레벨 쉬프팅부는 2개 이상의 매트당 하나씩 구비되는 반도체 장치.
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