CN102057437A - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置，具备：被配置在字线与位线的交点的存储器单元(100)、与位线连接的预充电电路(101)、由写入控制信号控制的列选择电路(102)、和作为写入电路而设置的箝位电路(103A)。箝位电路(103A)具有：将被选择的位线的电位控制在第一电位(例如0V)的晶体管(QN17)、和将该被选择的位线的电位控制在比第一电位低的第二电位(例如负电位)的可变电容元件(C11)。由于采用了可变电容元件(C11)，所以在电源电压变高的情况下，基于元件电容减少，来抑制从第一电位向第二电位的下降量。

Description

半导体存储装置
技术领域
本发明涉及如静态型随机存储器(SRAM)那样的半导体存储装置，尤其涉及位线的电压控制技术。
背景技术
近年来，半导体工艺的微细化得到发展，导致半导体元件的可靠性(针对电气应力或热应力等的抗性)降低。
一般的如SRAM那样的半导体存储装置中的向存储器单元写入数据的方法，通过使被预充电成H电平的位线对中任意一个位线的电位，从H电平成为L电平来执行。
例如在专利文献1中公开了一种通过使向存储器单元写入数据时的位线的电位成为比0V低的负电位，来改善以低电源电压对存储器单元的写入特性的技术。
专利文献1：日本特开2002-298586号公报
但是，在专利文献1中，由于是将位线的电位控制在比0V低的负电位的构成，所以对于之前只被施加了从0V到电源VDD的电位差的晶体管，要施加VDD电平以上的电位差。因此，针对晶体管的电气应力比以往大，尤其在高电压时有可能施加晶体管耐压以上的电压。
而且，如果对应于位线长度长的构成设计了负电位生成电路，则在位线长度短的构成中会具有必要以上的大规模的负电位生成电路。由此，不仅芯片尺寸增大，而且需要具备生成必要以上的负电位的能力强的电路。因此，在位线上产生过剩降压，对与位线等连接的晶体管施加不必要的大的电气应力，这样会促进元件的可靠性劣化。
发明内容
鉴于此，本发明的目的在于，提供一种能够改善以低电源电压对存储器单元写入数据的特性、并且可以对各元件抑制可靠性劣化的半导体存储装置。
鉴于上述目的，本发明的第一半导体存储装置具有：第一字线、第一位线对、与所述第一字线以及所述第一位线对连接的第一存储器单元、选择所述第一位线对中的任意一个位线的第一选择电路、和经由所述第一选择电路与所述第一位线对连接的写入电路，所述写入电路具备：将所述第一位线对中的被所述第一选择电路选择出的位线的电位控制在第一电位的第一控制电路、和将所述选择出的位线的电位控制在比所述第一电位低的第二电位的可变电容电容器，所述可变电容电容器的电容根据施加电压而变化，由此调整所述第二电位。
本发明的第二半导体存储装置具有：第一字线、第一位线对、与所述第一字线以及所述第一位线对连接的第一存储器单元、选择所述第一位线对中的任意一个位线的第一选择电路、经由所述第一选择电路与所述第一位线对连接的写入电路、和检测电源电压是否在规定电压值以上的电源电压检测器，所述写入电路具备：将所述第一位线对中被所述第一选择电路选择出的位线的电位控制在第一电位的第一控制电路、将所述选择出的位线的电位控制在比所述第一电位低的第二电位的第二控制电路、和被所述电源电压检测器的输出信号控制在第三电位的第三控制电路，所述第二控制电路与所述第三控制电路相互并联连接。
本发明的第三半导体存储装置具有：全局位线对、预充电控制信号、与所述全局位线对以及所述预充电控制信号连接的一个以上的分级阵列、和选择对哪个分级阵列进行写入的写入阵列选择信号，所述分级阵列的每一个具备：局部位线对、与所述局部位线对连接的存储器阵列、与所述预充电控制信号以及所述局部位线对连接的预充电电路、选择所述局部位线对中的任意一个局部位线的局部位线选择开关、和分级写入电路，所述分级写入电路与所述写入阵列选择信号连接，由含有晶体管元件的第一控制电路和含有电容元件的第二控制电路构成。
本发明的第4半导体存储装置具有：全局位线对、与所述全局位线对连接的一个以上的分级阵列、和选择对哪个分级阵列进行写入的写入阵列选择信号，所述分级阵列的每一个具备：局部位线对、与所述局部位线对连接的存储器阵列、进行所述局部位线对的控制的局部位线控制电路、和分级写入电路，所述分级写入电路与所述写入阵列选择信号连接，由含有晶体管元件的第一控制电路和含有电容元件的第二控制电路构成。
(发明效果)
本发明能够实现以低电源电压向存储器单元写入数据的特性得以改善，同时可对各元件抑制可靠性劣化的半导体存储装置。
附图说明
图1是表示实施方式1的半导体存储装置的构成的电路图。
图2是表示实施方式1的半导体存储装置的动作的波形图。
图3是实施方式1的半导体存储装置的布局配置图。
图4是表示实施方式1涉及的半导体存储装置中包含的箝位电路的具体构成的电路图的一例。
图5是表示实施方式1涉及的半导体存储装置中包含的箝位电路的具体构成的电路图的另一例。
图6是实施方式1涉及的半导体存储装置中包含的箝位电路所含有的N型DMOS晶体管的具体构造图。
图7是实施方式1涉及的半导体存储装置中包含的箝位电路所含有的P型DMOS晶体管的具体构造图。
图8是实施方式1涉及的半导体存储装置中包含的箝位电路所使用的DMOS晶体管的特性图。
图9是表示实施方式1涉及的半导体存储装置中包含的箝位电路的具体构成的电路图的又一例。
图10是表示实施方式1涉及的半导体存储装置中包含的箝位电路的具体构成的电路图的另一例。
图11是表示实施方式2的半导体存储装置的构成的电路图。
图12是表示实施方式3的半导体存储装置的构成的电路图。
图13是表示实施方式4的半导体存储装置的构成的电路图。
图14是表示实施方式5的半导体存储装置的构成的电路图。
图15是表示实施方式5的半导体存储装置的构成的电路图的另一例。
图16是表示实施方式6的半导体存储装置的构成的电路图。
图17是表示实施方式6的半导体存储装置的构成的电路图的另一例。
图18是表示实施方式7的半导体存储装置的构成的电路图。
图19是表示实施方式8的半导体存储装置的构成的电路图。
图20是表示实施方式9的半导体存储装置的布局配置的图。
图21是表示实施方式10的半导体存储装置的布局配置的图。
图22是表示实施方式11的半导体存储装置的布局配置的图。
图中：100-存储器单元；101-预充电电路；102-列选择电路；103A～E、104-箝位电路；105-升压电路；110-输入电路；115-电源电压检测器；120-输入电路；200A～F-分级阵列；201-预充电电路；202A～B-分级写入电路；203-局部位线选择开关；204-局部位线控制电路；205-阵列选择电路；206-局部位线选择电路；210A、210C-分级阵列(无分级写入电路)；220-连接器；300A～B-分级阵列组；BL1～2、/BL1～2-位线；C11-可变电容元件；C12～14、C21-电容元件；CIN-电容元件控制信号；COUT-电容元件输出节点；DLY-延迟元件；GBL1～4、/GBL1～4-全局位线；INV11、INV21～22-反相器；LBL1～4、/LBL1～4-局部位线；MA21-存储器阵列；PCG-预充电控制信号；QAN21～24-AND电路；QN11～12-驱动晶体管；QN13～14-访问晶体管；QN15～18、QN21～25-N型MOS晶体管；QP11～12-负载晶体管；QP13～14、QP21～25-P型MOS晶体管；QND-N型DMOS晶体管；QPD-P型DMOS晶体管；VDD-电源；WAS1～2-写入阵列选择信号；WL1～2-字线；WT1～2、/WT1～2-写入控制信号。
具体实施方式
下面，根据附图对本发明的实施方式进行详细说明。其中，在以下的各实施方式中，针对与其他实施方式具有同样功能的构成要素，赋予了同一符号并省略说明。
《实施方式1》
图1是本发明的实施方式1涉及的半导体存储装置的构成图。图1所示的半导体存储装置由分别具备驱动晶体管QN11、QN12、访问晶体管QN13、QN14及负载晶体管QP11、QP12的存储器单元100；分别具备P型MOS晶体管QP13、QP14的预充电电路101；分别具备N型MOS晶体管QN15、QN16的列选择电路102；具备可变电容元件C11及N型MOS晶体管QN17的箝位电路103A；和输入电路110构成。
并且，WL1～2表示字线，BL1～2、/BL1～2表示位线，PCG表示预充电控制信号，WT1～2、/WT1～2表示写入控制信号，CIN表示电容元件控制信号，COUT表示电容元件输出节点，VDD表示电源。
对存储器单元100而言，由负载晶体管QP11与驱动晶体管QN11、负载晶体管QP12与驱动晶体管QN12分别构成反相器，将各个反相器的输入输出端子连接，构成了触发器(flip flop)。利用该触发器进行数据的存储保持。而且，访问晶体管QN13、QN14的栅极端子与字线WL1(WL2)连接，漏极端子与位线BL1、/BL1(BL2、/BL2)分别连接。另外，访问晶体管QN13、QN14的源极端子分别与所述反相器的输入输出端子连接。
数据向存储器单元100的写入通过在使被选择的字线WL1(WL2)从L电平成为H电平的状态(活性状态)下，将预先被预充电为H电平的位线BL1、/BL1(BL2、/BL2)中的一条位线的电位从H电平设为L电平来实现。
预充电电路101构成为将P型MOS晶体管QP13、QP14分别连接到电源VDD与位线BL1、/BL1(BL2、/BL2)之间，在各自的栅极端子上连接预充电控制信号PCG。该预充电电路101在字线WL1(WL2)处于非活性状态时，将预充电控制信号PCG设为L电平，使P型MOS晶体管QP13、QP14导通，将位线BL1、/BL1(BL2、/BL2)预充电为H电平。在字线WL1(WL2)成为活性状态时，将预充电控制信号PCG设为H电平，使P型MOS晶体管QP13、QP14截止，成为不对位线BL1、/BL1(BL2、/BL2)造成影响的状态。
列选择电路102构成为将N型MOS晶体管QN15、QN16分别连接到位线BL1、/BL1(BL2、/BL2)与电容元件输出节点COUT之间，并在各自的栅极端子上分别连接写入控制信号WT1、/WT1(WT2、/WT2)。该列选择电路102选择位线BL1、/BL1(或BL2、/BL2)，对连接在所选择的位线上的存储器单元100，进行写入H或L中任意一方的数据的控制。
例如，说明对位线BL1、/BL1上的由字线WL1选择的存储器单元100，写入L电平的数据的情况。该情况下，在将预充电控制信号PCG设为H电平之后，仅将写入控制信号WT1设为H电平(此时，其他的写入控制信号/WT1、WT2、/WT2为L电平)，接着，通过将字线WL1设为H电平，可以对存储器单元100进行L电平的数据的写入。
箝位电路103A构成为将可变电容元件C11连接到电容元件输出节点COUT与电容元件控制信号CIN之间，N型MOS晶体管QN17被连接在电容元件输出节点COUT与接地电源之间，并在其栅极端子上连接电容元件控制信号CIN。
下面，对如上述那样构成的本实施方式所涉及的半导体存储装置的动作进行说明。首先，说明字线WL1、WL2处于非活性状态的情况。该情况下，所有的字线WL1、WL2为L电平，被这些字线控制的所有存储器单元100处于非选择状态(不进行写入也不进行读出的状态)。而且预充电控制信号PCG为L电平，被该预充电控制信号PCG控制的预充电电路101处于活性状态，将所有的位线BL1、/BL1、BL2、/BL2预充电成H电平。并且，所有的写入控制信号WT1、/WT1、WT2、/WT2为L电平，被这些写入控制信号控制的所有列选择电路102处于非活性状态。另外，电容元件控制信号CIN为H电平，N型MOS晶体管QN17导通，将电容元件输出节点COUT放电成为L电平。
接着，对字线WL1(或WL2)处于活性状态、向存储器单元100写入数据时的动作进行说明。此时的各信号波形表示于图2。预充电控制信号PCG从L电平变为H电平，被该预充电控制信号PCG控制的所有预充电电路101处于非活性状态。例如，字线WL1被选择，该字线WL1变为H电平，使得访问晶体管QN13、QN14导通。另外，例如在时刻t0写入控制信号WT1被选择，该写入控制信号WT1变为H电平，使得与位线BL1连接的列选择电路102的N型MOS晶体管QN15导通，位线BL1与电容元件输出节点COUT经由该N型MOS晶体管QN15而连接。
在该时刻，由于电容元件控制信号CIN为H电平、N型MOS晶体管QN17导通，所以经由该N型MOS晶体管QN17，位线BL1的电荷被抽出，在经过规定时间后，位线BL1的电位成为L电平。
在位线BL1的电位变为L电平之后，在时刻t1(t0＜t1)，电容元件控制信号CIN从H电平变化为L电平。由于电容元件控制信号CIN变成L电平，所以N型MOS晶体管QN17截止。同时，由于电容元件控制信号CIN从H电平(VDD)向L电平(0V)迁移，所以如果将可变电容元件C11的电容设为Cc，则Cc×VDD量的电荷从由位线BL1、电容元件输出节点COUT和被选择的存储器单元100的存储节点(该情况下访问晶体管QN13的源极端子的节点)中存在的所有电容(设为电容Cl)保存的电荷量中被抽出。即，通过电容Cc与电容Cl保存的电荷的分配，位线BL1等的电位从0V变为-(Cc×VDD)/(Cc+Cl)的负电位。
通过所选择的位线BL1的电位成为比0V低的负电位，使得被选择的存储器单元100中的访问晶体管QN13的电导变大。即，与被选择的位线的电位只降低到0V的半导体存储装置相比，能够以低的电源电压向存储器单元100写入数据。通过如上所述那样使被选择的位线BL1的电位成为负电位，来进行数据向存储器单元100的写入。
对此时的箝位电路103A的动作进行说明。可以知晓当向存储器单元100写入数据时，在被选择的位线(该情况下为BL1)、电容元件输出节点COUT、被选择的存储器单元100的存储节点(该情况下为访问晶体管QN13的源极端子)成为负电位的情况下，针对与各自的节点连接的各元件的电气应力，比位线的电位只下降到0V的半导体存储装置大。
进而在生成负电位的电容元件C11总是保持了一定电容Cc’的情况下，由于由电容元件C11生成的负电位(VBB＝-(Cc’×VDD)/(Cc’+Cl))和电源电压VDD成比例，所以在是高电压电源的情况下，对与成为负电位的节点连接的各元件施加的电位差(VDD-VBB)过大，有可能招致元件可靠性劣化。在电源电压VDD高的情况下，由于在访问晶体管QN13、QN14中能够确保足够的电导，所以可以在不将被选择的位线的电位降压到负电位的情况下对存储器单元100进行数据的写入。因此，仅在电源电压VDD低的情况下将被选择的位线的电位设为负电位即可，在电源电压VDD高时希望抑制负电位的发生量。
在使用了具有电源电压依存性的可变电容元件C11作为负电位生成用的电容元件的情况下，随着被施加的电压成为高电压，元件的电容减少。由此，由于可变电容元件C11的抽出电荷的能力降低，导致生成的负电位减少，所以能够将被选择的位线等控制在比以往高的电位。
接着，如图2所示，在数据向存储器单元100的写入结束后，在时刻t2字线WL1从H电平变化为L电平，所有的存储器单元100处于非选择状态。而且，写入控制信号WT1从H电平变化为L电平，所有的列选择电路102处于非活性状态。并且，电容元件控制信号CIN从L电平变化为H电平，N型MOS晶体管QN17导通，将电容元件输出节点COUT放电成L电平。然后，在时刻t3，预充电控制信号PCG从H电平变化为L电平，所有的预充电电路101处于活性状态，将所有的位线预充电为H电平。
下面叙述以上所示的本实施方式的效果。首先，在电源电压VDD低的情况下，可以如以往那样改善数据向存储器单元100的写入特性。并且，由于在电源电压VDD变高的情况下，可以将向存储器单元100写入数据的动作时所选择的位线等中产生的电位，控制在比以往高的电位，所以能够降低针对与被选择的位线等连接的各元件的电气应力，从而可以抑制可靠性劣化。
另外，在图1中，对于取入向存储器单元100写入的数据的1个输入电路110有2个位线对，被降压成负电位的位线为1条，但只要与同一输入电路110连接，也可以为3对以上，被降压为负电位的位线通常为1条。因此，对于每个单一的输入电路110只要有1个写入电路、即箝位电路103A即可，能够节省面积。此时，通过如图3所示那样将写入电路与输入电路相邻配置，可以削减布线的迂回，能够进一步实现面积节省。
下面，表示上述实施方式中的箝位电路103A的具体例。图4、图5是利用DMOS(双扩散MOS)晶体管实现了图1中的箝位电路103A的图。
图4中的箝位电路103B通过将N型DMOS晶体管QND的源极、漏极、基板与电容元件控制信号CIN连接，将其栅极端子与电容元件输出节点COUT连接，将N型MOS晶体管QN17连接到电容元件输出节点COUT与接地电源之间，并在其栅极端子上连接电容元件控制信号CIN而构成。
图5中的箝位电路103C通过将P型DMOS晶体管QPD的源极、漏极、基板与电容元件输出节点COUT连接，将其栅极端子与电容元件控制信号CIN连接，将N型MOS晶体管QN17连接到电容元件输出节点COUT与接地电源之间，并在其栅极端子上连接电容元件控制信号CIN而构成。
图6表示了图4中使用的N型DMOS晶体管QND的构造，图7表示了图5中使用的P型DMOS晶体管QPD的构造。另外，图8中表示了DMOS晶体管QND、QPD的特性。随着对DMOS晶体管QND、QPD的施加电压VDD变高，元件电容C减少，在某一电压以上，元件电容C饱和。此时，在低电压动作晶体管中使用的氧化膜厚下，导致元件电容C的饱和以低电压发生，即使在想要抑制降压量的高电压区域施加电压VDD发生变化，也不会发生降压量的抑制。与之相对，通过使DMOS晶体管QND、QPD的氧化膜的膜厚与LSI的IO部晶体管的氧化膜的膜厚相等，可以使饱和区域移动到高电压，如果在高电压区域施加电压VDD也变化，则元件电容C发生变化，能够控制降压量，可以抑制可靠性劣化。
通过采用图4或图5那样的构成，由于随着向DMOS晶体管QND、QPD输入的信号、即电容元件控制信号CIN的电压变高，DMOS晶体管QND、QPD的耗尽层的厚度增加，所以DMOS晶体管QND、QPD的电容降低。由此，DMOS晶体管QND、QPD的抽出电荷的能力降低，高电压时由DMOS晶体管QND、QPD生成的负电位与以往相比被抑制，能够对各元件抑制可靠性劣化。
图9、图10是使用DMOS晶体管实现了图1中的箝位电路103A的另一图。在图9、图10中，箝位电路103D、103E通过将恒定电容元件C12与DMOS晶体管QND、QPD并联连接而构成。由于DMOS晶体管QND、QPD的电容比MOS晶体管小，所以如果为了生成必要的负电位而想要获得足够的电容，则有可能增大DMOS晶体管QND、QPD的尺寸。鉴于此，通过并用恒定电容元件C12，能够在低电压时以小面积产生必要的负电压，进而通过在高电压时减少DMOS晶体管QND、QPD的电容，与以往相比可抑制生成的负电位，针对各元件能够抑制可靠性劣化。
《实施方式2》
图11是本发明的实施方式2涉及的半导体存储装置的构成图。图11所示的半导体存储装置由分别具备驱动晶体管QN11、QN12、访问晶体管QN13、QN14、负载晶体管QP11、QP12的存储器单元100；分别具备P型MOS晶体管QP13、QP14的预充电电路101；分别具备N型MOS晶体管QN15、QN16的列选择电路102；和箝位电路104构成。箝位电路104具备：由电容元件C13及反相器INV11构成的升压电路105、电源电压检测器115、N型MOS晶体管QN17、QN18、和电容元件C14。
并且，WL1～2表示字线，BL1～2、/BL1～2表示位线，PCG表示预充电控制信号，WT1～2、/WT1～2表示写入控制信号，CIN表示电容元件控制信号，COUT表示电容元件输出节点，VDD表示电源。
对存储器单元100而言，由负载晶体管QP11与驱动晶体管QN11、负载晶体管QP12与驱动晶体管QN12分别构成反相器，将各个反相器的输入输出端子连接，构成了触发器。由该触发器进行数据的存储保持。而且，访问晶体管QN13、QN14的栅极端子与字线WL1(WL2)连接，漏极端子分别与位线BL1、/BL1(BL2、/BL2)连接。另外，访问晶体管QN13、QN14的源极端子与所述反相器的输入输出端子分别连接。
数据向存储器单元100的写入通过在将所选择的字线WL1(WL2)从L电平设为H电平的状态(活性状态)下，使预先被预充电为H电平的位线BL1、/BL1(BL2、/BL2)中的一条位线的电位，从H电平变为L电平来实现。
预充电电路101构成为将P型MOS晶体管QP13、QP14分别连接到电源VDD与位线BL1、/BL1(BL2、/BL2)之间，在各自的栅极端子上连接预充电控制信号PCG。该预充电电路101在字线WL1(WL2)处于非活性状态时，将预充电控制信号PCG设为L电平，使P型MOS晶体管QP13、QP14导通，将位线BL1、/BL1(BL2、/BL2)预充电为H电平。在字线WL1(WL2)变为活性状态时，将预充电控制信号PCG设为H电平，使P型MOS晶体管QP13、QP14截止，成为不对位线BL1、/BL1(BL2、/BL2)造成影响的状态。
列选择电路102构成为将N型MOS晶体管QN15、QN16分别连接到位线BL1、/BL1(BL2、/BL2)与电容元件输出节点COUT之间，并在各自的栅极端子上分别连接写入控制信号WT1、/WT1(WT2、/WT2)。该列选择电路102选择位线BL1、/BL1(或BL2、/BL2)，对在所选择的位线上连接的存储器单元100，进行H或L中任意一个的数据写入。
例如，说明对位线BL1、/BL1上的由字线WL1选择的存储器单元100，写入L电平的数据的情况。该情况下，在将预充电控制信号PCG设为H电平之后，只将写入控制信号WT1设为H电平(此时，其他的写入控制信号/WT1、WT2、/WT2为L电平)，接着，通过将字线WL1设为H电平，可以对存储器单元100进行L电平的数据的写入。
箝位电路104构成为在电容元件控制信号CIN与电容元件输出节点COUT之间连接电容元件C14，N型MOS晶体管QN18与升压电路105串联连接后与该电容元件C14并联连接，在N型MOS晶体管QN18的栅极端子上连接电源电压检测器115。此时，N型MOS晶体管QN18接收来自电源电压检测器115的信号，控制升压电路105与电容元件控制信号CIN的连接、断开。而且，构成为电容元件输出节点COUT的电压基于升压电路105的驱动而升压。
下面，对如上述那样构成的本实施方式所涉及的半导体存储装置的动作进行说明。首先，在写入动作时电容元件控制信号CIN从H电平变化为L电平，在被选择的位线等中电荷被电容元件C14抽出，降压成负电位。此时，在电源电压VDD为高电压时以外的情况下，由于电源电压检测器115输出非使能(disenable)信号，N型MOS晶体管QN18截止，所以升压电路105切断与电容元件控制信号CIN的连接而不动作，成为不对电容元件输出节点COUT造成影响的状态。
另一方面，在高电压时，N型MOS晶体管QN18从电源电压检测器115接收使能信号而导通，使得升压电路105与电容元件控制信号CIN连接。在写入动作时，电容元件控制信号CIN从H电平变化为L电平，在升压电路105中，电容元件控制信号CIN的经由N型MOS晶体管QN18与反相器INV11的信号(该情况下为升压信号)被输入到电容元件C13。伴随着向该电容元件C13施加的电压的增加，作为输出目的地而选择的位线等被施加电荷，从而升压。因此，与以往相比，能够抑制对与被选择的位线等连接的各元件施加的负电位，可以降低可靠性劣化。
下面对以上所述的本实施方式的效果进行叙述。在电源电压VDD为高电压时以外的情况下，升压电路105不动作，所选择的位线等被电容元件C14以与以往相同的量降压为负电位，从而能够改善数据向存储器单元100的写入特性。并且由于在高电压时，通过升压电路105实现升压，所以被选择的位线等向负电位的降压得到抑制，能够降低与位线等连接的各元件的可靠性劣化。
《实施方式3》
图12是本发明的实施方式3涉及的半导体存储装置的构成图。图12所示的半导体存储装置通过具备多个分级阵列200A而构成，所述分级阵列200A具备：由多个存储器单元构成的存储器阵列MA21、由P型MOS晶体管QP21、QP22、QP23构成的预充电电路201、由电容元件C21、N型MOS晶体管QN23及反相器INV21构成的分级写入电路202A、和由N型MOS晶体管QN21、QN22构成的局部位线选择开关203。
并且，LBL1、/LBL1表示局部位线，GBL1、/GBL1表示全局位线，PCG表示预充电控制信号，WAS1～2表示写入阵列选择信号，COUT表示电容元件输出节点，VDD表示电源。
存储器阵列MA21与局部位线LBL1、/LBL1连接，向该存储器阵列MA21内的存储器单元的写入，通过在将所选择的字线(未图示)从L电平设为H电平的状态(活性状态)下，使预先被预充电为H电平的局部位线LBL1、/LBL1中一根局部位线的电位从H电平变为L电平来实现。
预充电电路201构成为将P型MOS晶体管QP21、QP22分别连接在电源VDD与局部位线LBL1、/LBL1之间，进而将P型MOS晶体管QP23连接到局部位线LBL1、/LBL1之间，并在各自的栅极端子上连接预充电控制信号PCG。该预充电电路201将预充电控制信号PCG设为L电平，使P型MOS晶体管QP21、QP22、QP23导通，将局部位线LBL1、/LBL1预充电为H电平。在向存储器单元进行写入时，通过将预充电控制信号PCG设为H电平，由此使P型MOS晶体管QP21、QP22、QP23截止，成为不对局部位线LBL1、/LBL1造成影响的状态。
分级写入电路202A通过反相器INV21与写入阵列选择信号WAS1(WAS2)连接，将来自该反相器INV21的输出信号输入到连接在电容元件输出节点COUT与接地电源之间的N型MOS晶体管QN23的栅极端子、及与电容元件输出节点COUT连接的电容元件C21，并分别输出到电容元件输出节点COUT，由此进行写入的控制。
局部位线选择开关203通过将N型MOS晶体管QN21、QN22连接到局部位线LBL1、/LBL1与电容元件输出节点COUT之间，并在各自的栅极端子上连接全局位线GBL1、/GBL1而构成。
下面，对如上述那样构成的本实施方式涉及的半导体存储装置的动作进行说明。首先，在非写入时，全局位线GBL1、/GBL1都被保持为L电平。因此，局部位线选择开关203的N型MOS晶体管QN21、QN22截止，局部位线LBL1、/LBL1与分级写入电路202A的连接被切断。而且，预充电控制信号PCG为L电平，由该预充电控制信号PCG控制的预充电电路201处于活性状态，局部位线LBL1、/LBL1被预充电为H电平。并且，写入阵列选择信号WAS1(WAS2)处于L电平，经由反相器INV21被输入成为H电平的信号的N型MOS晶体管QN23导通，通过电容元件输出节点COUT与接地电源连接，放电成为L电平。
在写入动作时，预充电控制信号PCG迁移成H电平，预充电电路201成为非活性。然后，全局位线GBL1、/GBL1被设置数据(例如对全局位线GBL1设置H电平、对/GBL1设置L电平)，N型MOS晶体管QN21导通。另一方面，N型MOS晶体管QN22维持截止状态。通过N型MOS晶体管QN21导通，局部位线LBL1与预先经由N型MOS晶体管QN23和接地电源连接的电容元件输出节点COUT连接，被放电成L电平。
然后，在所选择的分级阵列200A中，写入阵列选择信号WAS1从L电平变为H电平。此时，N型MOS晶体管QN23与电容元件C21被输入经过反相器INV21之后的写入阵列选择信号WAS1的反相信号(从H电平迁移为L电平的信号)。由此，N型MOS晶体管QN23截止，电容元件输出节点COUT与接地电源的连接被切断。而且，电容元件输出节点COUT、局部位线LBL1与所选择的存储器单元的存储节点的电荷被电容元件C21抽出，使得处于L电平的局部位线等被降压成负电位，进行向存储器单元的写入。
另外，关于非选择的分级阵列200A，由于写入阵列选择信号WAS2保持L电平，被输入写入阵列选择信号WAS2的反相信号的N型MOS晶体管QN23保持导通状态，所以局部位线LBL1维持与接地电源的连接而保持L电平。而且，由于不引起电容元件C21对电荷的抽出，所以局部位线LBL1的电位未被降压为负电位。
下面，对以上所示的本实施方式的效果进行叙述。即，本实施方式的目的在于，提供相对于半导体存储装置的存储容量而总为最佳规模的写入电路。具有所希望的存储容量的半导体存储装置能够通过连接多个分级阵列200A来进行设计。因此，由于通过对各分级阵列200A设计最佳规模的分级写入电路202A，可以基于分级阵列200A的连接数量的增减来应对半导体存储装置的存储容量的变化，所以可提供总是最佳规模的分级写入电路202A。因此，关于被选择的分级阵列200A，能够对局部位线等总是供给最佳的负电位，与局部位线等连接的晶体管不会被附加必要以上的电气应力。而且，关于非选择的分级阵列200A，由于未被降压为负电位，所以对晶体管施加的电气应力得以缓和。由此，与现有技术相比能够抑制可靠性劣化。
《实施方式4》
图13是本发明的实施方式4涉及的半导体存储装置的构成图。图13所示的半导体存储装置由多个分级阵列200B构成，所述分级阵列200B具备：由多个存储器单元构成的存储器阵列MA21、由电容元件C21、N型MOS晶体管QN23及反相器INV21构成的分级写入电路202A、和由N型MOS晶体管QN24、QN25及P型MOS晶体管QP24、QP25构成的局部位线控制电路204。
并且，LBL1、/LBL1表示局部位线，GBL1、/GBL1表示全局位线，WAS1～2表示写入阵列选择信号，COUT表示电容元件输出节点，VDD表示电源。
另外，本实施方式与实施方式3的构成相比，由于使局部位线控制电路204具有预充电功能，所以不需要将分级阵列200B纵断而布线的预充电控制信号PCG。
存储器阵列MA21与局部位线LBL1、/LBL1连接，向该存储器阵列MA21内的存储器单元的写入，通过在将所选择的字线(未图示)从L电平设为H电平的状态(活性状态)下，将预先被预充电为H电平的局部位线LBL1、/LBL1中一条局部位线的电位从H电平变为L电平来实现。
在分级写入电路202A中，反相器INV21与写入阵列选择信号WAS1(WAS2)连接，将来自该反相器INV21的输出信号输入到连接在电容元件输出节点COUT与接地电源之间的N型MOS晶体管QN23的栅极端子、及与电容元件输出节点COUT连接的电容元件C21，并分别输出到电容元件输出节点COUT，来进行写入的控制。
局部位线控制电路204通过在电源VDD与局部位线LBL1、/LBL1之间分别连接P型MOS晶体管QP24、QP25，在接地电源与局部位线LBL1、/LBL1之间分别连接N型MOS晶体管QN24、QN25，并在各自的栅极端子上连接全局位线GBL1、/GBL1而构成。
下面，对如上述那样构成的本实施方式涉及的半导体存储装置的动作进行说明。首先，在非写入时，全局位线GBL1、/GBL1都被保持为L电平。因此，在局部位线控制电路204中，P型MOS晶体管QP24、QP25导通，局部位线LBL1、/LBL1与电源VDD连接，保持H电平。而且，写入阵列选择信号WAS1(WAS2)处于L电平，经由反相器INV21而被输入成为H电平的信号的N型MOS晶体管QN23导通，将电容元件输出节点COUT放电成为L电平。
在写入动作时，对全局位线GBL1、/GBL1设置数据(例如对全局位线GBL1设置H电平、对/GBL1设置L电平)，N型MOS晶体管QN24与P型MOS晶体管QP25成为导通状态。由此，局部位线LBL1与预先经由N型MOS晶体管QN23和接地电源连接的电容元件输出节点COUT连接，被放电成为L电平。另一方面，局部位线/LBL1经由P型MOS晶体管QP25与电源VDD连接，保持H电平。
然后，在所选择的分级阵列200B中，写入阵列选择信号WAS1从L电平变为H电平。此时，N型MOS晶体管QN23与电容元件C21被输入经过反相器INV21之后的写入阵列选择信号WAS1被反相了的信号(从H电平迁移为L电平的信号)。由此，N型MOS晶体管QN23截止，电容元件输出节点COUT与接地电源的连接被切断。而且，电容元件输出节点COUT、局部位线LBL1与被选择的存储器单元的存储节点的电荷被电容元件C21抽出，使得处于L电平的局部位线等被降压为负电位，来进行写入。
另外，关于非选择的分级阵列200B，由于写入阵列选择信号WAS2保持L电平，被输入写入阵列选择信号WAS2的反相信号的N型MOS晶体管QN23保持导通状态，所以局部位线LBL1维持与接地电源的连接而保持L电平。而且，由于不引起电容元件C21对电荷的抽出，所以局部位线LBL1的电位不被降压为负电位。
下面，对以上所示的本实施方式的效果进行叙述。与实施方式3同样，由于分级写入电路202A的规模得到最佳化，所以对局部位线LBL1、/LBL1施加的负电位为必要的最低限度即可，与现有技术相比能够抑制可靠性劣化。并且，通过预充电控制信号PCG的削减，能够基于面积节省、布线混杂的缓和而期待噪声的降低。
《实施方式5》
图14是本发明的实施方式5涉及的半导体存储装置的构成图。图14所示的半导体存储装置通过具备多个分级阵列200C而构成，所述分级阵列200C具备：由多个存储器单元构成的存储器阵列MA21、由P型MOS晶体管QP21、QP22、QP23构成的预充电电路201、由N型MOS晶体管QN21、QN22及AND电路QAN21、QAN22构成的阵列选择电路205、和由电容元件C21、N型MOS晶体管QN23、反相器INV21及延迟元件DLY构成的分级写入电路202B。
并且，LBL1、/LBL1表示局部位线，GBL1、/GBL1表示全局位线，PCG表示预充电控制信号，WAS1～2表示写入阵列选择信号，COUT表示电容元件输出节点，VDD表示电源。
存储器阵列MA21与局部位线LBL1、/LBL1连接，向该存储器阵列MA21内的存储器单元的写入，通过在将所选择的字线(未图示)从L电平设为H电平的状态(活性状态)，将预先被预充电为H电平的局部位线LBL1、/LBL1中一条局部位线的电位从H电平变为L电平来实现。
预充电电路201构成为将P型MOS晶体管QP21、QP22分别连接在电源VDD与局部位线LBL1、/LBL1之间，进而将P型MOS晶体管QP23连接到局部位线LBL1、/LBL1之间，并在各自的栅极端子上连接预充电控制信号PCG。该预充电电路201将预充电控制信号PCG设为L电平，使P型MOS晶体管QP21、QP22、QP23导通，将局部位线LBL1、/LBL1预充电为H电平。在向存储器单元进行写入时，通过将预充电控制信号PCG设为H电平，来使P型MOS晶体管QP21、QP22、QP23截止，成为不对局部位线LBL1、/LBL1造成影响的状态。
在分级写入电路202B中，反相器INV21经由延迟元件DLY与写入阵列选择信号WAS1(WAS2)连接，将来自该反相器INV21的输出信号输入到连接在电容元件输出节点COUT与接地电源之间的N型MOS晶体管QN23的栅极端子、及与电容元件输出节点COUT连接的电容元件C21，并分别输出到电容元件输出节点COUT，来进行写入的控制。
阵列选择电路205通过AND电路QAN21、QAN22接收全局位线GBL1、/GBL1的信号与写入阵列选择信号WAS1(WAS2)，将其输出给连接在局部位线LBL1、/LBL1与分级写入电路202B之间的N型MOS晶体管QN21、QN22的栅极端子，来控制局部位线LBL1、/LBL1与分级写入电路202B的连接、断开，对进行写入的分级阵列200C实施选择。
下面，对如上述那样构成的本实施方式涉及的半导体存储装置的动作进行说明。首先，在非写入动作时，由于写入阵列选择信号WAS1～2都处于L电平，所以AND电路QAN21、QAN22的输出总是为L电平，N型MOS晶体管QN21、QN22截止，局部位线LBL1、/LBL1与分级写入电路202B的连接被切断。而且，预充电控制信号PCG为L电平，由该预充电控制信号PCG控制的预充电电路201处于活性状态，局部位线LBL1、/LBL1被预充电成为H电平。
接着，对写入动作时被选择的分级阵列200C进行说明。此时，预充电控制信号PCG迁移为H电平，预充电电路201处于非活性。然后，对全局位线GBL1、/GBL1设置数据(例如对全局位线GBL1设置H电平、对/GBL1设置L电平)，随后，使写入阵列选择信号WAS1从L电平变化为H电平。由此，将全局位线GBL1的信号和写入阵列选择信号WAS1作为输入的AND电路QAN21处于活性状态。另一方面，将全局位线/GBL1的信号和写入阵列选择信号WAS1作为输入的AND电路QAN22维持非活性状态。由于通过AND电路QAN21被活性化，局部位线LBL1与分级写入电路202B连接，和预先经由N型MOS晶体管QN23与接地电源连接的电容元件输出节点COUT连接，所以局部位线LBL1被放电成为L电平。在利用延迟元件DLY从局部位线LBL1的放电延迟特定时间之后，经过反相器INV21的写入阵列选择信号WAS1被反相后的信号(从H电平迁移为L电平的信号)输入到N型MOS晶体管QN23与电容元件C21。由此，N型MOS晶体管QN23截止，电容元件输出节点COUT与接地电源的连接被切断。而且，电容元件输出节点COUT、局部位线LBL1与所选择的存储器单元的存储节点的电荷被电容元件C21抽出，局部位线等被降压为负电位，由此进行写入。
另一方面，关于写入动作时的非选择的分级阵列200C，由于AND电路QAN21、QAN22被输入L电平作为写入阵列选择信号WAS2，处于非活性，所以局部位线LBL1、/LBL1与分级写入电路202B被切断。因此，和所选择的分级阵列200C不同，局部位线LBL1、/LBL1未被从L电平进一步降压到负电位。即，关于非选择的分级阵列200C，没有通过写入动作和预充电进行局部位线LBL1、/LBL1的充放电。
下面，对以上所示的本实施方式的效果进行叙述。即，由于对非选择的分级阵列200C而言，未被降压为负电位，而且对所选择的分级阵列200C而言，分级写入电路202B的规模也被最佳化，所以局部位线LBL1、/LBL1被施加的负电位为必要最低限度即可，与实施方式3同样，和现有技术相比，能够抑制可靠性劣化。并且在写入动作时，关于非选择的分级阵列200C，由于不进行通过局部位线LBL1、/LBL1的充放电，所以能够降低耗电。
图15是表示图14所示的分级阵列200C的另一例的图。图15的分级阵列200D构成为在预充电电路201的P型MOS晶体管QP21、QP22、QP23的栅极端子上，连接写入阵列选择信号WAS1(WAS2)，以便在针对局部位线LBL1、/LBL1的预充电的控制中也能并用图14的分级阵列200C的写入阵列选择信号WAS1(WAS2)。由此，可以削减预充电控制信号PCG，并基于面积节省、布线混杂的缓和而期待噪声的降低。
《实施方式6》
图16是本发明的实施方式6涉及的半导体存储装置的构成图。图16所示的半导体存储装置通过具备多个分级阵列200E而构成，所述分级阵列200E具备：由多个存储器单元构成的存储器阵列MA21、由P型MOS晶体管QP21、QP22、QP23构成的预充电电路201、由电容元件C21、N型MOS晶体管QN23及反相器INV21构成的分级写入电路202A、和由AND电路QAN23、QAN24、反相器INV22及N型MOS晶体管QN21、QN22构成的局部位线选择电路206。
并且，LBL1、/LBL1表示局部位线，GBL1表示单一的全局位线，PCG表示预充电控制信号，WAS1～2表示写入阵列选择信号，COUT表示电容元件输出节点，VDD表示电源。
存储器阵列MA21与局部位线LBL1、/LBL1连接，向该存储器阵列MA21内的存储器单元的写入，通过在将所选择的字线(未图示)从L电平设为H电平的状态(活性状态)下，将预先被预充电为H电平的局部位线LBL1、/LBL1中一条局部位线的电位从H电平变为L电平来实现。
预充电电路201构成为将P型MOS晶体管QP21、QP22连接到电源VDD与局部位线LBL1、/LBL1之间，进而将P型MOS晶体管QP23连接到局部位线LBL1、/LBL1之间，并在各自的栅极端子上连接预充电控制信号PCG。该预充电电路201将预充电控制信号PCG设为L电平，使P型MOS晶体管QP21、QP22、QP23导通，将局部位线LBL1、/LBL1预充电为H电平。在向存储器单元进行写入时，通过将预充电控制信号PCG设为H电平，来使P型MOS晶体管QP21、QP22、QP23截止，成为不对局部位线LBL1、/LBL1造成影响的状态。
分级写入电路202A通过反相器INV21与写入阵列选择信号WAS1(WAS2)连接，将来自该反相器INV21的输出信号输入到连接在电容元件输出节点COUT与接地电源之间的N型MOS晶体管QN23的栅极端子、及与电容元件输出节点COUT连接的电容元件C21，并分别输出到电容元件输出节点COUT，来进行写入的控制。
局部位线选择电路206的构成如下所述。AND电路QAN23将预充电控制信号PCG和全局位线GBL1的信号作为输入信号。另外，AND电路QAN24将预充电控制信号PCG和全局位线GBL1的反相信号作为输入信号。接收这些AND电路QAN23、QAN24的输出信号，N型MOS晶体管QN21、QN22将局部位线LBL1、/LBL1与电容元件输出节点COUT连接或断开。
下面，对如上述那样构成的本实施方式涉及的半导体存储装置的动作进行说明。首先，在非写入时，全局位线GBL1被保持为L电平，而且预充电控制信号PCG被保持为L电平。由此，AND电路QAN23、QAN24处于非活性，N型MOS晶体管QN21、QN22截止，局部位线LBL1、/LBL1被切断与分级写入电路202A的连接。另一方面，预充电电路201活性化，局部位线LBL1、/LBL1被预充电。而且，写入阵列选择信号WAS1(WAS2)处于L电平，经由反相器INV21被输入成为H电平的信号的N型MOS晶体管QN23导通，将电容元件输出节点COUT放电成为L电平。
在写入动作时，预充电控制信号PCG迁移为H电平，预充电电路201处于非活性。然后，全局位线GBL1被设置数据(例如对全局位线GBL1设置H电平)。此时，AND电路QAN23向N型MOS晶体管QN21输出H电平，该N型MOS晶体管QN21导通。由此，局部位线LBL1与预先经由N型MOS晶体管QN23和接地电源连接的电容元件输出节点COUT连接，被放电成为L电平。另一方面，AND电路QAN24向N型MOS晶体管QN22输出L电平，该N型MOS晶体管QN22保持截止状态，局部位线/LBL1与分级写入电路202A的连接维持被切断的状态。
然后，在所选择的分级阵列200E中，写入阵列选择信号WAS1从L电平变为H电平。此时，N型MOS晶体管QN23及电容元件C21被输入经过反相器INV21的写入阵列选择信号WAS1被反相了的信号(从H电平迁移为L电平的信号)。由此，N型MOS晶体管QN23截止，电容元件输出节点COUT与接地电源的连接被切断。而且，电容元件输出节点COUT、局部位线LBL1与所选择的存储器单元的存储节点的电荷被电容元件C21抽出，局部位线等被降压为负电位，来进行写入。
另外，关于非选择的分级阵列200E，由于写入阵列选择信号WAS2保持L电平，被输入写入阵列选择信号WAS2的反相信号的N型MOS晶体管QN23维持导通状态，所以局部位线LBL1维持与接地电源的连接而维持L电平。而且，由于不引起电容元件C21对电荷的抽出，所以局部位线LBL1的电位未被降压为负电位。
下面，对以上所示的本实施方式的效果进行叙述。即，由于对非选择的分级阵列200E而言，未被降压为负电位，而且对所选择的分级阵列200E而言，分级写入电路202A的规模也被最佳化，所以局部位线LBL1、/LBL1被施加的负电位为必要最低限度即可，与实施方式3同样，和现有技术相比，能抑制可靠性劣化。并且，通过全局位线的削减，可以基于面积节省、布线混杂的缓和而期待噪声的降低。
图17是表示图16所示的分级阵列200E的另一例的图。图17的分级阵列200F构成为，为了在对局部位线LBL1、/LBL1的预充电的控制中，也能并用图16的分级阵列200E的写入阵列选择信号WAS1(WAS2)，而设置了由N型MOS晶体管QN24、QN25、P型MOS晶体管QP24、QP25及AND电路QAN23、QAN24构成的局部位线选择电路206，一个AND电路QAN23将写入阵列选择信号WAS1(WAS2)和全局位线GBL1的信号作为输入信号，另一个AND电路QAN24将写入阵列选择信号WAS1(WAS2)和全局位线GBL1的反相信号作为输入信号，以这些AND电路QAN23、QAN24的输出信号控制N型MOS晶体管QN24、QN25及P型MOS晶体管QP24、QP25的导通。由此，能够削减预充电控制信号PCG，可基于面积节省、布线混杂的缓和而期待噪声的降低。
《实施方式7》
图18是本发明的实施方式7涉及的半导体存储装置的构成图。图18所示的半导体存储装置由分级阵列210A、分级写入电路202A和输入电路120构成，所述分级阵列210A分别具备：由多个存储器单元形成的存储器阵列MA21、预充电电路201、和由N型MOS晶体管QN21、QN22形成的局部位线选择开关203。LBL1～4、/LBL1～4表示局部位线，GBL1～4、/GBL1～4表示全局位线，PCG表示预充电控制信号，WAS1～2表示写入阵列选择信号，VDD表示电源。此时，被从同一输入电路120输入数据、且基于同一写入阵列选择信号WAS1(WAS2)而被选择的各分级阵列组300A上，分别只连接1个分级写入电路202A。
在与单一的输入电路120连接的多个全局位线GBL1～4、/GBL1～4中，写入时被选择(成为H电平)的只有一个。因此，例如在全局位线GBL1成为H电平时，只有栅极接收到该全局位线GBL1的信号的N型MOS晶体管QN21成为导通状态，只有与该全局位线GBL1连接的分级阵列210A的局部位线LBL1和分级写入电路202A连接。即，在从同一输入电路120被输入数据、且由同一写入阵列选择信号WAS1(WAS2)控制的分级阵列组300A内，多个局部位线LBL1～4、/LBL1～4中与分级写入电路202A连接的总是一个。由此，即使与分级写入电路202A连接的列数增加，只要向这些列输入数据的输入电路120是同一个，则分级写入电路202A的成为降压对象的总容量大致一定。因此，例如在对1个输入电路120连接了4对全局位线GBL1～4、/GBL1～4的情况下，只要在从同一输入电路120被输入数据、且由同一写入阵列选择信号WAS1(WAS2)控制的由相邻的4个分级阵列210A构成的分级阵列组300A中具备1个分级写入电路202A即可，能够基于分级写入电路202A的削减，实现面积节省。
《实施方式8》
图19是本发明的实施方式8涉及的半导体存储装置的构成图。图19所示的半导体存储装置由分级阵列210C、分级写入电路202B和输入电路120构成，所述分级阵列210C分别具备：由多个存储器单元构成的存储器阵列MA21、预充电电路201、和由N型MOS晶体管QN21、QN22及AND电路QAN21、QAN22构成的阵列选择电路。LBL1～4、/LBL1～4表示局部位线，GBL1～4、/GBL1～4表示全局位线，PCG表示预充电控制信号，WAS1～2表示写入阵列选择信号，VDD表示电源。而且，每个单一的输入电路120只具备1个分级写入电路202B。
与单一的输入电路120连接的多个全局位线GBL1～4、/GBL1～4中、在写入时被选择(成为H电平)的全局位线只有1根。而且，多个写入阵列选择信号WAS1～2中写入时被选择(成为H电平)的写入阵列选择信号只有1个。因此，将全局位线GBL1～4、/GBL1～4和写入阵列选择信号WAS1～2作为输入信号、由取得逻辑积的AND电路QAN21、QAN22选择的分级阵列210C，针对1个输入电路120只为1个。此时，只有被选择的分级阵列210C的局部位线LBL1(/LBL1)经由N型MOS晶体管QN21(QN22)与分级写入电路202B连接。即，在被单一的输入电路120输入数据的分级阵列组300B内，多个局部位线LBL1～4、/LBL1～4中与分级写入电路202B连接的总是1个。由此，即使与单一的输入电路120连接的全局位线数增加，分级写入电路202B的成为降压对象的总容量也大致一定。因此，只要针对1个输入电路120，具备1个分级写入电路202B即可，能够基于分级写入电路202B的削减，实现面积节省。
《实施方式9》
图20是本发明的实施方式9涉及的半导体存储装置的布局配置图。图20所示的半导体存储装置的布局配置图通过在各分级阵列200A～F的布局中，从分级写入电路202A～B向两侧布线局部位线LBL1(/LBL1)而构成。即，在各分级阵列200A～F中，由于预先在分级写入电路202A～B的两侧配置了存储器阵列M21，由同一局部位线LBL1(/LBL1)利用连接器220实现连接，所以能够同时将同一数据向两侧传输。因此，与分级写入电路202A～B仅配置在存储器阵列M21的一侧时相比，由于信号传递距离为其一半即可，所以能够更高速地进行写入。
《实施方式10》
图21是本发明的实施方式10涉及的半导体存储装置的布局配置图。图21所示的半导体存储装置的布局配置图通过在各分级阵列200A～F的布局中，在局部位线LBL1(/LBL1)的两端配置分级写入电路202A～B，并利用连接器220进行连接而构成。即，在各分级阵列200A～F的布局中，预先在存储器阵列M21的两端配置了分级写入电路202A～B，各分级写入电路202A～B的元件尺寸为实施方式9中的分级写入电路202A～B的大约一半。在如此配置时，由于从两端的分级写入电路202A～B向存储器阵列M21传输同一数据，所以与分级写入电路202A～B仅被配置在存储器阵列M21的一侧时相比，信号传递距离为一半即可，能够更高速地进行写入。
《实施方式11》
图22是本发明的实施方式11涉及的半导体存储装置的布局配置图。图22所示的半导体存储装置的布局配置图通过在各分级阵列200A～F的布局中，在局部位线LBL1(/LBL1)的一侧的端部配置分级写入电路202A～B，并利用连接器220进行连接而构成。即，在各分级阵列200A～F的布局中，预先在一侧的端部配置分级写入电路202A～B，能够在相邻的分级阵列200A～F中共用分级写入电路202A～B。当在相邻的分级阵列200A～F中共用分级写入电路202A～B时，各分级写入电路202A～B的元件尺寸为实施方式9中的分级写入电路202A～B的约2倍。当如此配置时，能够基于与元件的共用化相伴的元件分离区域的削减等，实现配置效率的提高，可实现面积的节省。
另外，作为上述实施方式4～8中的分级写入电路202A～B的电容元件C21，也可以采用实施方式1中说明的可变电容元件C11。
(产业上的可利用性)
如以上说明那样，本发明涉及的半导体存储装置由于能够改善以低电源电压向存储器单元写入数据的特性，同时可抑制各元件的可靠性劣化，所以作为静态型随机存储器(SRAM)等是有用的。

Claims (39)

1.一种半导体存储装置，具有：第一字线、第一位线对、与所述第一字线以及所述第一位线对连接的第一存储器单元、选择所述第一位线对中的任意一个位线的第一选择电路、和经由所述第一选择电路与所述第一位线对连接的写入电路，其中，
所述写入电路具备：
将所述第一位线对中被所述第一选择电路选择出的位线的电位控制在第一电位的第一控制电路；和
将所述选择出的位线的电位控制在比所述第一电位低的第二电位的可变电容电容器；
所述可变电容电容器的电容根据所述可变电容电容器被施加的电压而发生变化，由此调整所述第二电位。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述第一位线对中被所述第一选择电路选择出的位线的电位，在被所述第一控制电路降压之后，由所述可变电容电容器控制在所述第二电位。
3.根据权利要求1所述的半导体存储装置，其特征在于，
所述可变电容电容器是N型DMOS晶体管，
所述N型DMOS晶体管的栅极经由所述第一选择电路与所述第一位线对连接，所述N型DMOS晶体管的源极及漏极被施加公共的可变电压。
4.根据权利要求1所述的半导体存储装置，其特征在于，
所述可变电容电容器是P型DMOS晶体管，
所述P型DMOS晶体管的源极及漏极经由所述第一选择电路与所述第一位线对连接，所述P型DMOS晶体管的栅极被施加可变电压。
5.根据权利要求1所述的半导体存储装置，其特征在于，
所述可变电容电容器是N型DMOS晶体管或P型DMOS晶体管，
所述N型DMOS晶体管或所述P型DMOS晶体管的氧化膜的膜厚，与搭载所述半导体存储装置的LSI的IO部晶体管的氧化膜的膜厚相等。
6.根据权利要求1所述的半导体存储装置，其特征在于，
该半导体存储装置还具备恒定电容电容器，
所述可变电容电容器是N型DMOS晶体管或P型DMOS晶体管，
所述恒定电容电容器与所述N型DMOS晶体管或所述P型DMOS晶体管并联连接。
7.根据权利要求1所述的半导体存储装置，其特征在于，
该半导体存储装置还具备：第二字线、第二位线对、与所述第二字线以及所述第二位线对连接的第二存储器单元、和选择所述第二位线对中的任意一个位线的第二选择电路，
所述写入电路还经由所述第二选择电路与所述第二位线对连接。
8.根据权利要求7所述的半导体存储装置，其特征在于，
该半导体存储装置还具备输入电路，
所述写入电路与所述输入电路相邻配置。
9.一种半导体存储装置，具有：第一字线、第一位线对、与所述第一字线以及所述第一位线对连接的第一存储器单元、选择所述第一位线对中的任意一个位线的第一选择电路、经由所述第一选择电路与所述第一位线对连接的写入电路、和检测电源电压是否在规定电压值以上的电源电压检测器，其中，
所述写入电路具备：
将所述第一位线对中被所述第一选择电路选择出的位线的电位控制在第一电位的第一控制电路；
将所述选择出的位线的电位控制在比所述第一电位低的第二电位的第二控制电路；和
基于所述电源电压检测器的输出信号而被控制在第三电位的第三控制电路；
所述第二控制电路与所述第三控制电路相互并联连接。
10.根据权利要求9所述的半导体存储装置，其特征在于，
所述第三控制电路将所述第一位线对中被所述第一选择电路选择出的位线的电位，控制在比所述第二电位高的所述第三电位。
11.根据权利要求9所述的半导体存储装置，其特征在于，
该半导体存储装置还具备：第二字线、第二位线对、与所述第二字线以及所述第二位线对连接的第二存储器单元、和选择所述第二位线对中的任意一个位线的第二选择电路，
所述写入电路还经由所述第二选择电路与所述第二位线对连接。
12.根据权利要求11所述的半导体存储装置，其特征在于，
该半导体存储装置还具备输入电路，
所述写入电路与所述输入电路相邻配置。
13.一种半导体存储装置，具有：全局位线对、预充电控制信号、与所述全局位线对以及所述预充电控制信号连接的一个以上的分级阵列、和选择对哪个分级阵列进行写入的写入阵列选择信号，其中，
所述分级阵列的每一个具备：局部位线对、与所述局部位线对连接的存储器阵列、与所述预充电控制信号以及所述局部位线对连接的预充电电路、选择所述局部位线对中的任意一个局部位线的局部位线选择开关、和分级写入电路，
所述分级写入电路与所述写入阵列选择信号连接，由含有晶体管元件的第一控制电路和含有电容元件的第二控制电路构成。
14.根据权利要求13所述的半导体存储装置，其特征在于，
在由所述写入阵列选择信号选择出的所述分级阵列中，
所述局部位线选择开关接收所述全局位线对的信号，选择所述局部位线对中的任意一个局部位线，将选择出的局部位线的电位，在由所述第一控制电路控制在第一电位之后利用所述第二控制电路控制在比所述第一电位低的第二电位。
15.根据权利要求13所述的半导体存储装置，其特征在于，
该半导体存储装置还具备阵列选择电路，该阵列选择电路接收所述写入阵列选择信号和所述全局位线对的信号，选择进行写入的阵列。
16.根据权利要求15所述的半导体存储装置，其特征在于，
所述写入阵列选择信号还作为所述预充电控制信号。
17.根据权利要求13所述的半导体存储装置，其特征在于，
所述全局位线对被置换成单一全局位线。
18.根据权利要求17所述的半导体存储装置，其特征在于，
该半导体存储装置还具备局部位线选择开关，该局部位线选择开关由所述预充电控制信号或所述写入阵列选择信号、以及所述单一全局位线的信号来控制。
19.根据权利要求13所述的半导体存储装置，其特征在于，
该半导体存储装置具有：多个输入电路；和与所述输入电路的1个以上连接、且由单一的所述写入阵列选择信号控制的第一分级阵列组；
所述分级写入电路与所述第一分级阵列组连接。
20.根据权利要求19所述的半导体存储装置，其特征在于，
该半导体存储装置还具有与所述输入电路的1个以上连接的第二分级阵列组，
所述分级写入电路与所述第二分级阵列组连接。
21.根据权利要求20所述的半导体存储装置，其特征在于，
所述分级写入电路与所述输入电路相邻配置。
22.根据权利要求13所述的半导体存储装置，其特征在于，
所述分级写入电路具备延迟元件，
在所述第一控制电路驱动了局部位线之后，所述第二控制电路驱动该局部位线。
23.根据权利要求13所述的半导体存储装置，其特征在于，
使用可变电容电容器作为所述第二控制电路。
24.根据权利要求13所述的半导体存储装置，其特征在于，
在各分级阵列的布局中，所述局部位线的中央与所述分级写入电路连接。
25.根据权利要求13所述的半导体存储装置，其特征在于，
在各分级阵列的布局中，所述局部位线的两端与所述分级写入电路连接。
26.根据权利要求13所述的半导体存储装置，其特征在于，
在各分级阵列的布局中，所述局部位线的一侧的端部与所述分级写入电路连接。
27.一种半导体存储装置，具有：全局位线对、与所述全局位线对连接的一个以上的分级阵列、和选择对哪个分级阵列进行写入的写入阵列选择信号，其中，
所述分级阵列的每一个具备：局部位线对、与所述局部位线对连接的存储器阵列、进行所述局部位线对的控制的局部位线控制电路、和分级写入电路，
所述分级写入电路与所述写入阵列选择信号连接，由含有晶体管元件的第一控制电路和含有电容元件的第二控制电路构成。
28.根据权利要求27所述的半导体存储装置，其特征在于，
在由所述写入阵列选择信号选择的所述分级阵列中，
所述局部位线控制电路接收所述全局位线的信号，对将所述局部位线维持在H电平还是与所述分级写入电路连接进行控制，将与所述分级写入电路连接的所述局部位线的电位，在由所述第一控制电路控制在第一电位之后利用所述第二控制电路控制在比所述第一电位低的第二电位。
29.根据权利要求27所述的半导体存储装置，其特征在于，
该半导体存储装置还具备阵列选择电路，该阵列选择电路接收所述写入阵列选择信号和所述全局位线对的信号，选择进行写入的阵列。
30.根据权利要求27所述的半导体存储装置，其特征在于，
所述全局位线对被置换成单一全局位线。
31.根据权利要求30所述的半导体存储装置，其特征在于，
该半导体存储装置还具备局部位线控制电路，该局部位线控制电路由所述写入阵列选择信号以及所述单一全局位线的信号来控制。
32.根据权利要求27所述的半导体存储装置，其特征在于，
该半导体存储装置具有：多个输入电路；和与所述输入电路的1个以上连接、且由单一的所述写入阵列选择信号控制的第一分级阵列组；
所述分级写入电路与所述第一分级阵列组连接。
33.根据权利要求32所述的半导体存储装置，其特征在于，
该半导体存储装置还具有与所述输入电路的1个以上连接的第二分级阵列组，
所述分级写入电路与所述第二分级阵列组连接。
34.根据权利要求33所述的半导体存储装置，其特征在于，
所述分级写入电路与所述输入电路相邻配置。
35.根据权利要求27所述的半导体存储装置，其特征在于，
所述分级写入电路具备延迟元件，
在所述第一控制电路驱动了局部位线之后，所述第二控制电路驱动该局部位线。
36.根据权利要求27所述的半导体存储装置，其特征在于，
使用可变电容电容器作为所述第二控制电路。
37.根据权利要求27所述的半导体存储装置，其特征在于，
在各分级阵列的布局中，所述局部位线的中央与所述分级写入电路连接。
38.根据权利要求27所述的半导体存储装置，其特征在于，
在各分级阵列的布局中，所述局部位线的两端与所述分级写入电路连接。
39.根据权利要求27所述的半导体存储装置，其特征在于，
在各分级阵列的布局中，所述局部位线的一侧的端部与所述分级写入电路连接。
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