CN103544986B

CN103544986B - 基于电荷再利用和位线分级的低功耗8管sram芯片设计方法

Info

Publication number: CN103544986B
Application number: CN201310467311.4A
Authority: CN
Inventors: 王旭; 蒋剑飞; 绳伟光; 何卫锋; 毛志刚
Original assignee: Shanghai Jiaotong University
Current assignee: Shanghai Jiaotong University
Priority date: 2013-10-09
Filing date: 2013-10-09
Publication date: 2016-08-17
Anticipated expiration: 2033-10-09
Also published as: CN103544986A

Abstract

本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N‑type和P‑type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。

Description

基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法

技术领域

本发明涉及一种SRAM芯片设计方法，尤其是涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法。

背景技术

静态随机访问存储器(Static Random Access Memory，SRAM)的发展始于上世纪60年代，1965年，仙童半导体的施密特使用MOS技术试验做成存储器。1969年，Inte1公司推出了第一个商业性产品，使用多晶硅P型沟道工艺的256bit的SRAM，从此，SRAM正式进入了集成电路产业历史的舞台。

SRAM从命名上解读，相对于动态存储器，它不需要定期刷新数据，具有高速度、低功耗的特点；而相对于顺序存储器，它不需要按顺序读写数据，可对任意地址进行读写操作，具有更灵活的适用性。所以SRAM作为高性能的存储器，广泛的被用做计算机系统中的高速缓存(Cache)。

SRAM的发展和中央处理器(Central Processing Unit，CPU)的发展相辅相成，人们对高性能CPU的需求促进了SRAM的飞速发展。起初SRAM是放在CPU片外的，为了加速CPU内部数据的传送，自Intel的80486CPU起，在CPU的内部也设计有高速缓存，而到了奔腾(Pentium)系列时，Intel又对高速缓存分级，就有了所谓的一级高速缓存(Level1Cache，通常简称L1Cache)和二级高速缓存(Level2Cache，通常简称L2Cache)，只不过当时的Pentium中，L1Cache是内建在CPU的内部，而L2Cache是设计在CPU的外部。后来发展到Pentium Pro CPU时，首次把L1和L2Cache同时设计在CPU的内部。后来居上的超微半导体公司(AMD)，在其发布的K6-III CPU上最早提出了三级高速缓存(Level3Cache，通常简称L3Cache)的概念。但受当时的制造工艺所限，L3Cache并没有被集成到CPU内部，而是集成在主板上。真正将L3Cache植入芯片内部的CPU，是Intel公司为服务器市场所推出的安腾(Itanium)处理器。目前，集成在芯片内部的高性能、大容量SRAM已成为构建高性能CPU的基础，它是芯片面积的最大组成部分。随着CPU处理能力的不断增强，SRAM所占全芯片面积比例甚至将会进一步提高。

现在SRAM的电路结构已经十分成熟，基本单元由6个晶体管组成，即两个交叉相连的反相器来储存数据和2个NMOS管作为开关控制数据的读写，如图1所示。在写操作时，两根位线形成互补的高电压和低电压，以便将这个电压差传递到两个交叉相连的反相器中。但这个操作需要两根位线中的一根做一次全摆幅的放电。由于SRAM容量的增加，位线所连接的单元的数目越来越多，一根位线上的负载电容非常大，一次全摆幅的翻转将会耗费大量的功耗。在读操作时，两根位线都预充电到VDD，两个交叉相连的反相器中储存“0”的节点将对它所连接的位线放电，另一根位线的电压则基本保持不变，这样将在两根位线上产生电压差，以此来区分单元中储存的数据。但是如图2所示，在读操作进行的瞬间，位线预充电到高电压，晶体管Wa和Wn同时导通形成一条从电源到地的通路。可等效为电阻分压的示意图。其中Node节点存储的信号值为“0”，但是在读操作进行的瞬间Node节点的电压取决于Wa和Wn两个晶体管等效的电阻的分压情况，如果Wn晶体管等效的电阻较大，则Node节点的电压就会超过1/2电源电压，这将极有可能破坏Node节点原本储存的信号“0”，即在读操作时改变原本的信号值。

目前有一种普遍的标准来表现上文所述的现象，即静态噪声容限(Static NoiseMargin，SNM)。由传统6管单元组成的SRAM都要在单元设计时使之具有较高的SNM，来满足稳定性的要求。工业界对高可靠性的追求，使得8管SRAM有了更大的应用空间。因为它进行读操作时，不会影响到两个交叉相连的反相器中所保存的数据。另一方面，随着摩尔定律，芯片工作电压将会下降，8管SRAM相对6管SRAM在低电压下有着更为出色的性能表现。这也是8管SRAM应用更为广泛的原因。低功耗的8管SRAM更是市场上急需的产品。

发明内容

本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种能耗低、稳定性高、性能佳、结构简单的基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法。

本发明的目的可以通过以下技术方案来实现：

一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，其特征在于，包括以下步骤：

1)在一块SRAM中选用两个不同的8管存储单元，两个不同的8管存储单元之间通过四个开关连接；

2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；

在8管SRAM单元的写位线上进行位线电荷再利用技术具体为：一个单元连接两根写位线，这两根写位线的电压差决定着将要写入的数据，写操作前两根写位线同时预充电到电源电压(VDD)，那么在写操作时必然其中一根写位线要放电到低电平，以形成足够的电压差将数据正确写入；本发明引入另一种单元，两种单元共同完成写操作，写操作前将两个写位线同时预充电到地电压(GND)，那么在写操作时，需要其中一根写位线充电到高电平。电荷再利用技术的关键点是，通过译码等开关控制，找出上文所述需要放电到低电平的那根写位线，和需要充电到高电平的那根写位线，将两者直接相连。即实现电荷的再次利用，将前者需要放电的写位线上的电荷导入到需要充电的写位线上。与传统6管SRAM单元的电荷再利用相比，提高了速度，增加了稳定性，减少了面积。因为在传统6管SRAM单元中应用电荷再利用技术，P-type单元中连接位线的那个PMOS晶体管尺寸需要非常大才能同时保证写操作和读操作的速度和正确。

3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。

读位线分级的结构具体为：读操作时，一列只有一个单元被选中，要通过这一个单元对整个读位线放电，由于读位线负载电容较大，所以放电缓慢。大多数设计都采用灵敏放大器来减少读操作所需的时间。本发明让每个单元连接较少数目的子位线(本发明的试验芯片中，每根子位线连接16个单元)，再由子位线作为一个输入信号去驱动读位线。

所述的两个不同的8管存储单元分别为N-type和P-type，其中N-type由6个NMOS晶体管和2个PMOS晶体管构成，P-type由4个NMOS晶体管和4个PMOS晶体管构成。

所述的N-type包括第一PMOS晶体管Wp1、第二PMOS晶体管Wp2、第一NMOS晶体管Wn1、第二NMOS晶体管Wn2、第三NMOS晶体管Wa1、第四NMOS晶体管Wa2、第五NMOS晶体管N1和第六NMOS晶体管N2；

所述的第一PMOS晶体管Wp1的源极与第二PMOS晶体管Wp2的源极连接，所述的第一PMOS晶体管Wp1的栅极分别与第二PMOS晶体管Wp2的漏极、第一NMOS晶体管Wn1的栅极、第二NMOS晶体管Wn2的漏极、第四NMOS晶体管Wa2的漏极、第六NMOS晶体管N2的栅极连接；所述的第一PMOS晶体管Wp1的漏极分别与第二PMOS晶体管Wp2的栅极、第一NMOS晶体管Wn1的漏极、第二NMOS晶体管Wn2的栅极、第三NMOS晶体管Wa1的漏极连接；

所述的第三NMOS晶体管Wa1的栅极、第四NMOS晶体管Wa2的栅极分别与写字线WWL连接，所述的第三NMOS晶体管Wa1的源极、第四NMOS晶体管Wa2的源极分别与位线连接；

第五NMOS晶体管N1的源极与第六NMOS晶体管N2的漏极连接，所述的第五NMOS晶体管N1的栅极与读字线RWL连接，所述的第五NMOS晶体管N1的漏极与读位线RBL连接。

所述的P-type的具体结构与N-type区别在于，将N-type中的第三NMOS晶体管Wa1、第四NMOS晶体管Wa2改为第三PMOS晶体管Wa1、第四PMOS晶体管Wa2。

与现有技术相比，本发明具有以下优点：

1)降低了静态随机访问存储器连线上的功耗，同时采用8管结构大大提高了单元的静态噪声容限，提高稳定性；

2)读写操作的路径分开，可以分别优化晶体管尺寸，具有更大的设计空间，使其具备更好的性能；

3)采用两个读出晶体管将单元内部储存的数字信号传递到一条读出子位线上，这条读出子位线仅连接的单元数目很少，寄生电容非常小，因此可以在短时间内得到完整摆幅的信号，再由这个读出子位线去驱动读出母位线，最终将单元内部储存的信号读出。省去了灵敏放大器，结构简单。

附图说明

图1为传统6管SRAM单元电路示意图；

图2为传统6管SRAM单元读操作电路和等效电阻分压示意图；

图3为本发明的N-type单元结构示意图；

图4为本发明的P-type单元结构示意图；

图5为本发明适用的8管SRAM写操作和电荷再利用示意图；

图6为本发明适用的8管SRAM读操作和位线分级示意图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。

实施例

本发明SRAM由两个不同单元组成，如图3和4所示，其中图3为N-type，图4为P-type，主要区别在于单元中两个连接写入位线的管子类型不同，N-type为NMOS，P-type为PMOS。两者都能储存1bit的数字信号，两者共同完成2bit信号的写入，各自独立完成2bit信号的读出。

写操作时，如图5所示，每一列N-type单元和P-type单元之间通过4个开关相连。分别为S0、S1、S2、S3，他们的开关情况由输入的数据决定。具体的真值表由表1所示。

表1

下面举例说明写操作的工作过程，假设要写入的2bit数据为“01”。在写操作之前，与N-type和P-type单元连接的写位线分别被预充电至地电压(GND)和电源电压(VDD)；写操作开始时，预充信号关闭，写位线浮空，但是由于写位线的寄生电容非常大，短时间内还将维持先前预充的电压值。要写入的数据“01”经过译码，最终将S3开关打开，其他3个开关保持关闭。写位线BL1_N和BL0_N导通，他们之前预充的电压分别为GND和VDD，再由于两根位线的负载大致相同，所以导通后两根位线都将达到大约为1/2VDD的稳定电压值。这时4根写位线WBL1、WBL1_N、WBL0、WBL0_N的电压依次为GND、1/2VDD、VDD、1/2VDD，这时每个单元两根位线都会有1/2VDD的电压差。此时，关闭开关S3，打开写字线WWL，位线上已经形成的1/2VDD电压差足够将信号写入单元中两个交叉相连的反相器中。之后关闭写字线，完成整个写操作。在写过程中，不需要电源对位线充放电，而是将N-type单元所连接位线的电荷转移到P-type单元所连接的位线上。所以大大降低了位线上的功耗。

读操作时，如图6所示，N-type和P-type单元的读出电路完全相同，操作完全一致，所以只介绍N-type单元。下面举例说明写操作的工作过程，假设两个交叉相连的两个反相器内部节点A中存储的数据为“0”。读操作前，读子位线Sub-RBL和读位线RBL都预充电到VDD。读操作开始时，预充信号PRE关闭，之后读字线RWL开启，由于假设内部节点A中储存的数据为“0”，则节点B中储存的数据为“1”，N1管导通。由于RWL开启，所以N2管也导通。晶体管N1、N2组成的路径将对Sub-RBL_0放电，将其放电至GND。由于同一次读操作只有一根写字线导通，未被选中的Sub-RBL将保持VDD。若干个读出子位线Sub-RBL经过反相器后，只有Sub-RBL_0连接的DATA_0为1，其余均为0，为0的信号不影响RBL的电压，而DATA_0为1，它将对RBL放电至GND。RBL信号再经过反相器的放大得到输出信号output为“0”。这个“0”就是之前假设的储存在内部节点A中的信号。反之，假设两个交叉相连的两个反相器内部节点A中存储的数据为“1”。类似的可以推断出B为0，读出子位线Sub-RBL_0将保持高电压VDD，DATA_0则为0，不会对RBL放电，RBL也将保持VDD，所以output为“1”。

在传统的6管SRAM或8管SRAM中，读出位线连接较多的单元，这使得读出位线负载电容、电阻都很大，很难在短时间内将读出位线的电荷全部放掉，所以传统SRAM中经常用到灵敏放大器来提高读取数据的速度，同时也可以减小位线电压的摆幅来减小功耗。本发明对位线进行了分级的处理，即采用较短的子位线连接很少的单元(本发明试验芯片中每根子位线连接16个单元)，再由子位线去驱动位线。这样设计的目的在于：降低功耗、减少读出时间、简化电路结构。由于位线的寄生电容取决于它所连接的单元数目，因此子位线的电容非常小，所以SRAM单元能够在很短的时间内将子位线上的电荷全部放掉，大大减少了读出时间，同时由于电荷少也减少了功耗。再由被选中的子位线去驱动整个位线，此时的位线本身长度与传统的一致，但是连接的负载数目比传统的位线少了许多，总负载电容小了许多，因此也能够在短时间内翻转。这样就省去了灵敏放大器的设计，简化了电路结构。

Claims

1.一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，其特征在于，包括以下步骤：

1)在一块SRAM中选用两个不同的8管存储单元，两个不同的8管存储单元的写位线之间通过四个开关连接，具体为每个8管存储单元的写位线设有两个，每个8管存储单元的每个写位线分别通过一个开关与另一个8管存储单元的两个写位线连接；

3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作；

所述的两个不同的8管存储单元分别为N-type和P-type，其中N-type由6个NMOS晶体管和2个PMOS晶体管构成，P-type由4个NMOS晶体管和4个PMOS晶体管构成；

进行位线电荷再利用技术具体为：一个单元连接两根写位线，这两根写位线的电压差决定着将要写入的数据，写操作前两根写位线同时预充电到电源电压VDD，那么在写操作时必然其中一根写位线要放电到低电平，以形成足够的电压差将数据正确写入；引入另一种单元，两种单元共同完成写操作，写操作前将两个写位线同时预充电到地电压GND，那么在写操作时，需要其中一根写位线充电到高电平；电荷再利用技术的关键点是，通过开关控制，找出上文所述需要放电到低电平的那根写位线，和需要充电到高电平的那根写位线，将两者直接相连，即实现电荷的再次利用，将前者需要放电的写位线上的电荷导入到需要充电的写位线上；

读位线分级的结构具体为：读操作时，一列只有一个单元被选中，要通过这一个单元对整个读位线放电，由于读位线负载电容较大，所以放电缓慢。

2.根据权利要求1所述的一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，其特征在于，所述的N-type包括第一PMOS晶体管Wp1、第二PMOS晶体管Wp2、第一NMOS晶体管Wn1、第二NMOS晶体管Wn2、第三NMOS晶体管Wa1、第四NMOS晶体管Wa2、第五NMOS晶体管N1和第六NMOS晶体管N2；

3.根据权利要求2所述的一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，其特征在于，所述的P-type的具体结构与N-type区别在于，将N-type中的第三NMOS晶体管Wa1、第四NMOS晶体管Wa2改为第三PMOS晶体管Wa1、第四PMOS晶体管Wa2。