CN112562756B - 抗辐射的静态随机存储器单元以及存储器 - Google Patents

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Abstract

本发明提供了一种抗辐射的静态随机存储器单元，包括电学串联的第一传输晶体管和第二传输晶体管，以及并联在第一和第二传输晶体管之间的两个对置互锁的第一和第二反相器，所述第一和第二反相器的上拉晶体管分别通过第一和第二延时晶体管与反相器的输入端连接，所述延时晶体管为N型晶体管，其栅极电学连接所述静态随机存储器的字线电平。本发明在原有传统6管存储单元的基础上添加两个晶体管来提高单元抗单粒子效应的能力，并通过FDSOI器件的背栅结构连接电位，提高单元的电学性能。

Description

抗辐射的静态随机存储器单元以及存储器
技术领域
本发明涉及微电子学领域，尤其涉及一种抗辐射的静态随机存储器单元以及存储器。
背景技术
静态随机存储器因其良好的性能被广泛应用于电子设备。附图1所示是现有技术中一种典型的六晶体管结构静态随机存储器的存储单元。显然，如果互锁反相器被高能粒子攻击而发生反转，则会导致整个存储器单元失效。因此，在某些特殊环境下（比如太空中）工作的静态随机存储器就需要进行抗辐照加固，以避免存储数据的错误，甚至引起巨大的损失。
发明内容
本发明所要解决的技术问题是，提供一种抗辐射的静态随机存储器单元以及存储器。
为了解决上述问题，本发明提供了一种抗辐射的静态随机存储器单元，包括电学串联的第一传输晶体管和第二传输晶体管，以及并联在第一和第二传输晶体管之间的两个对置互锁的第一和第二反相器，所述第一和第二反相器的上拉晶体管分别通过第一和第二延时晶体管与反相器的输入端连接，所述延时晶体管为N型晶体管，其栅极电学连接所述静态随机存储器的字线电平。
可选的，所述第一传输晶体管和第二传输晶体管、第一和第二反相器所采用的晶体管、以及第一和第二延时晶体管均为全耗尽SOI结构的晶体管。所述全耗尽SOI结构的晶体管均设置背栅，所述背栅设置为与栅极等电位连接。
本发明还提供了一种抗辐射的静态随机存储器，包括上述的静态随机存储器单元。
本发明在原有传统6管存储单元的基础上添加两个晶体管来提高单元抗单粒子效应的能力，并通过FDSOI器件的背栅结构连接电位，提高单元的电学性能。
附图说明
附图1所示是现有技术中一种典型的六晶体管结构静态随机存储器的存储单元电路图。
附图2所示是本具体实施方式所述静态随机存储器单元的电路图。
附图3所示是以一种典型的全耗尽SOI结构的晶体管剖面结构图。
具体实施方式
下面结合附图对本发明提供的抗辐射的静态随机存储器单元以及存储器的具体实施方式做详细说明。
附图2所示是本具体实施方式所述静态随机存储器单元的电路图，包括电学串联的第一传输晶体管PG1和第二传输晶体管PG2。所述第一传输晶体管PG1和第二传输晶体管PG2均为N型晶体管。并联在第一传输晶体管PG1和第二传输晶体管PG2之间的两个对置互锁的第一和第二反相器。所述第一反相器由P型的上拉晶体管PU1和N型的下拉晶体管PD1构成，所述第二反相器由P型的上拉晶体管PU2和N型的下拉晶体管PD2构成。
继续参考附图2，为了实现抗辐射功能，本具体实施方式所述的静态随机存储器单元还包括括了N型的第一延时晶体管A1和第二延时晶体管A2。所述第一延时晶体管A1为N型晶体管，所述第一反相器的输入端通过第一延时晶体管A1连接至上拉晶体管PU1的栅极，并且第一延时晶体管A1的栅极电学连接所述静态随机存储器的字线电平。所述第二延时晶体管A2为N型晶体管，所述第二反相器的输入端通过第二延时晶体管A2连接至上拉晶体管PU2的栅极，并且第二延时晶体管A2的栅极电学连接所述静态随机存储器的字线电平。
当所述静态随机存储器处于保持状态时，WL为低电平，添加的两个N型第一延时晶体管A1和第二延时晶体管A2同时关闭，起到大电阻的作用。当遭受单粒子轰击时，如果轰击位置为下拉晶体管PD1的漏体结产生瞬态电流将Q点电压拉低时，由于N型第二延时晶体管A2关闭，可以看作为大电阻，加大了反馈回路的延时，使得Q2电压降低缓慢，QB升压变慢。从而延迟了QB电压升高通过下拉晶体管PD1对Q电势进一步拉低的时间。而n型第一延时晶体管A1未开启，QB2维持低电压，使得P型的上拉晶体管PU1导通，对Q节点进行有效充电。大大提高了单元1到0的抗翻转能力。同样的，由于上述结构是对称结构，因此如果轰击位置为下拉晶体管PD2，则上述机制也可以发挥同样的作用。
而如果轰击位置为P型的上拉晶体管PU2的漏体结产生瞬态电流使得QB的电势升高，下拉晶体管PD1开始导通对Q进行放电，由于第二延时晶体管A2关闭，作为大电阻，使得Q2电压降低缓慢，延长了反馈时间，延缓对QB的充电，提高了单元抗0到1的翻转能力。这是提高抗单粒子效应的。同样的，由于上述结构是对称结构，因此如果轰击位置为上拉晶体管PU1，则上述机制也可以发挥同样的作用。
在本具体实施方式中，作为优选的技术方案，所述第一传输晶体管PG1和第二传输晶体管PG2、上拉晶体管PU1和下拉晶体管PD1、上拉晶体管PU2和下拉晶体管PD2、第一延时晶体管A1和第二延时晶体管A2等8个晶体管为全耗尽SOI结构的晶体管，并且设置背栅，所述背栅与栅极等电位连接。典型的全耗尽SOI结构的晶体管剖面结构图如图3所示。采用该结构的优点在于提高单元的直流特性。由于第一上拉晶体管PU1和第二上拉晶体管PU2都为P型，背栅电压处于高电平，阈值电压升高，降低静态功耗。处于读写状态时，WL为高电平，其他的N型晶体管（包括PG1、PG2、A1、A2、PD1、PD2）阈值电压下降，提高了单元的写入能力，增大了读电流，减少了读取数据的时间。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种抗辐射的静态随机存储器单元，包括电学串联的第一传输晶体管和第二传输晶体管，以及并联在第一和第二传输晶体管之间的两个对置互锁的第一和第二反相器，其特征在于，所述第一和第二反相器的上拉晶体管分别通过第一和第二延时晶体管与反相器的输入端连接，所述延时晶体管为N型晶体管，其栅极电学连接所述静态随机存储器的字线电平。
2.根据权利要求1所述的抗辐射的静态随机存储器单元，其特征在于，所述第一传输晶体管和第二传输晶体管、第一和第二反相器所采用的晶体管、以及第一和第二延时晶体管均为全耗尽SOI结构的晶体管。
3.根据权利要求2所述的抗辐射的静态随机存储器单元，其特征在于，所述全耗尽SOI结构的晶体管均设置背栅，所述背栅设置为与栅极等电位连接。
4.一种抗辐射的静态随机存储器，包括权利要求1-3中任一所述的静态随机存储器单元。
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