CN106328189A - 抗单粒子翻转的加固sram电路 - Google Patents

Abstract

本发明提供了抗单粒子翻转的加固SRAM电路。该加固SRAM电路包括：读写模块、隔离模块、上拉模块和下拉模块。读写模块，用于在字线信号WL为高电平时，对第三节点n3和第四节点n4的数据读出/写入。隔离模块包括：第一隔离单元和第二隔离单元。上拉模块包括：第一上拉单元和第二上拉单元。下拉模块包括：第一下拉单元和第二下拉单元。本发明通过上述四个模块的协同工作，在保证抗单粒子翻转能力的同时保持较快的读写速度，较短的翻转恢复时间以及较低的功耗。

Description

抗单粒子翻转的加固SRAM电路

技术领域

本发明涉及电子元器件行业存储器技术领域，尤其涉及一种抗单粒子翻转的加固SRAM电路。

背景技术

单粒子效应是指高能带电粒子在穿过微电子器件的灵敏区时，沉积能量，产生足够数量的电荷，这些电荷被器件电极收集后，造成器件逻辑状态的非正常改变或器件损坏，它是一种随机效应。除了空间高能粒子以外，各种核辐射、电磁辐射环境也是产生单粒子效应的主要原因。单粒子翻转是辐照环境下集成电路最常见的一种单粒子效应，它会导致存储单元中数据错误。

半导体存储器分为动态随机存储器(DRAM)和非挥发性存储器和静态随即存储器(SRAM)。SRAM型存储器由于具有读写速度快，功耗低和不需要周期性刷新等优点得到了广泛应用。但是在空间及宇航应用领域中，大量高能粒子和宇宙射线等产生的辐照效应，如单粒子翻转，会造成存储单元数据的丢失。对应用于空间辐照环境下的SRAM型存储器，最重要的就是其基本存储单元的抗单粒子翻转能力，由于在存储器中保存了数据或指令，如果基本存储单元发生单粒子翻转，会导致数据丢失或指令错误，有可能导致系统电路功能错误，甚至导致系统出现灾难后果。随着半导体技术的迅猛发展，航天器用SRAM型存储器集成度不断提高，特征尺寸越来越小，工作电压越来越低，临界电荷也越来越小，单粒子效应的影响越来越严重，这使普通结构的基本存储单元已不能满足存储器空间应用的可靠性需求。

图1是现有技术中未进行加固的普通基本存储单元的电路图。请参照图1，该结构通过两个反相器的互锁使数据得到保持。当n1和n2中任意一个节点遭受重离子轰击发生翻转并通过反相器使另一个节点翻转，形成反馈通路，则存储数据会发生错误，即发生单粒子翻转。目前常见的加固手段主要有以下两种：

工艺加固技术：工艺加固是指使用特殊的工艺流程和不同的工艺参数从而使器件具有良好的抗辐射特性，例如通过采用SOI(Silicon onInsulator)工艺，使用全介质隔离技术，可以有效减小重离子轨迹上的电荷收集量，从而达到提高抗单粒子翻转性能的目的。但抗辐照加固工艺成本高，可选择的工艺线少，集成度通常比商用工艺落后三代左右。

设计加固技术：相对于工艺加固，设计加固可以使用较先进的商用工艺生产线，从而使电子器件的成本更低、集成度更高、速度更快、功耗更低。目前三模冗余是最常用的抗单粒子翻转加固方法，但由于SRAM型存储器的基本存储单元数量上百万，如果采用该方法，会引入巨大的面积开销，因此，三模冗余方法不适用于存储器基本单元的加固。电阻加固的方法是通过引入反馈电阻增加反馈时间，从而提高单元的抗单粒子翻转能力，这一方法在早期大量使用，其最大的缺点是降低了写速度，且易受工艺波动和温度变化的影响。针对电阻加固的缺点，Whit、Liu等提出了不同的抗单粒子翻转加固结构(可见参考文献1、2、3)。在相同条件下，Whit结构的静态电流大；Liu结构的管子数较多，连接关系复杂，面积代价大。

参考文献1：S.E.Kerns，and B.D.Shafer，“The Design ofRadiation-Hardened Its for Space”，A Compendium of ApproachesProceedings of the IEEE，Vol 76(11)，November 1988，pp.1470-1508.

参考文献2：S.Wllitaker，J.Canaris，and K.Liu，“SEU HardenedMemory Cells for a CCSDS Reed Solonm Encoder”，IEEE Trans.Nucl.Sci.，Vol 38(6)，1991，pp.1471-1477.

参考文献3：M.N.Liu，and S.Wllitaker，“Low Power SEU ImmuneCMOS Memory Circuits”，IEEE Trans.Nucl.Sci.，Vol 39(6)，1992，pp.1679-1684.

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种综合考虑面积、读写性能、功耗以及抗单粒子翻转性能的加固SRAM电路。

(二)技术方案

本发明抗单粒子翻转的加固SRAM电路包括：读写模块、隔离模块、上拉模块和下拉模块。读写模块，用于在字线信号WL为高电平时，对第三节点n3和第四节点n4的数据读出/写入。

隔离模块包括：第一隔离单元和第二隔离单元。第一隔离单元包括：第三PMOS管MP3和第四PMOS管MP4，其中，第三PMOS管MP3的源极连接至第五节点n5；第四PMOS管MP4的源极连接至第六节点n6。第二隔离单元包括：第一NMOS管MN1和第二NMOS管MN2，其中，第一NMOS管MN1的源极连接至第一节点n1，第二NMOS管的源极连接至第二节点n2。其中，第三PMOS管MP3和第一NMOS管MN1的漏极、第四PMOS管MP4和第二NMOS管MN2的栅极，共同连接第三节点n3；第三PMOS管MP3和第一NMOS管MN1的栅极、第四PMOS管MP4和第二NMOS管MN2的漏极，共同连接至第四节点n4。

上拉模块包括：第一上拉单元和第二上拉单元。下拉模块包括：第一下拉单元和第二下拉单元。其中，第一上拉单元和第二下拉单元共同作用，用于保持第五节点n5和第六节点n6其中之一为高电平，其中另一为低电平；第二上拉单元和第一下拉单元共同作用，用于保持第一节点n1和第二节点n2其中之一为高电平，其中另一为地低电平。

(三)有益效果

从上述技术方案可以看出，本发明抗单粒子翻转的加固SRAM电路具有以下有益效果：

(1)对任意一个节点出现的单粒子电平扰动免疫，具有较强的抗单粒子翻转能力，相比于现有的加固SRAM电路相比，状态恢复时间较短；

(2)采用了设计加固的方法实现抗单粒子翻转加固，所以即使芯片制造工艺出现波动，也不会影响其抗单粒子翻转能力。

附图说明

图1是现有技术中未进行加固的普通基本存储单元的电路图；

图2为根据本发明第一实施例抗单粒子翻转的加固SRAM电路的电路图；

图3为根据本发明第二实施例抗单粒子翻转的加固SRAM电路的电路图；

图4为根据本发明第三实施例抗单粒子翻转的加固SRAM电路的电路图。

具体实施方式

本发明提供一种综合考虑面积、读写性能、功耗以及抗单粒子翻转性能的加固SRAM电路。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在本发明的第一个示例性实施例中，提供了一种抗单粒子翻转的加固SRAM电路。图2为根据本发明第一实施例抗单粒子翻转的加固SRAM电路的电路图。如图2所示，本实施例抗单粒子翻转的加固SRAM电路包括：读写模块、隔离模块、上拉模块和下拉模块。以下分别对其进行详细说明。

请参照图2，读写模块用于在字线信号WL为高电平时，对第三节点(n3)和第四节点(n4)的数据读出/写入。

本实施例中，读写模块包括：第七NMOS管MN7和第八NMOS管MN8。第七NMOS管MN7的栅极连接字线信号WL，其源极连接位线端BL，其漏极连接第三节点n3。第八NMOS管MN8的栅极连接字线信号WL，源极连接位线端BLB，其漏极连接至第四节点n4。其中位线BL与BLB为反相信号。

在对本实施例加固SRAM电路进行读操作时，应先将位线BL，BLB充电至电源电压VDD，字线WL再变为高电平，然后通过两读写管-第七NMOS管MN7和第八NMOS管MN8将存储数据读出；

在本发明加固SRAM电路进行写操作时，应先在位线BL、BLB上准备好写入数据，字线WL再变为高电平，然后通过两读写管-第七NMOS管MN7和第八NMOS管MN8将存储数据写入。

本实施例中，第七NMOS管和第八NMOS管的宽长比受正常读写操作尺寸的约束，并没有特殊要求。此外，该读写模块还存在其他形式，将在后续实施例中进行说明。

本实施例中，隔离模块包括：第一隔离单元和第二隔离单元。

请参照图2，第一隔离单元包括：第三PMOS管MP3和第四PMOS管MP4。第二隔离单元包括：第一NMOS管MN1和第二NMOS管MN2。其中，第三PMOS管MP3和第一NMOS管MN1的漏极、第四PMOS管MP4和第二NMOS管MN2的栅极，共同连接至第三节点n3。第三PMOS管MP3和第一NMOS管MN1的栅极、第四PMOS管MP4和第二NMOS管MN2的漏极，共同连接至第四节点n4。

此外，第三PMOS管MP3的源极连接至第五节点n5；第四PMOS管MP4的源极连接至第六节点n6；第一NMOS管MN1的源极连接至第一节点n1，第二NMOS管的源极连接至第二节点n2。

本实施例中，上拉模块包括：第一上拉单元和第二上拉单元。下拉模块包括：第一下拉单元和第二下拉单元。其中，第一上拉单元和第二下拉单元共同作用，用于保持第五节点n5和第六节点n6其中之一为高电平，其中另一为低电平。第二上拉单元和第一下拉单元共同作用，用于保持第一节点n1和第二节点n2其中之一为高电平，其中另一为地低电平。

请参照图2，第一上拉单元包括：第一PMOS管MP1和第二PMOS管MP2。其中，第一PMOS管MP1和第二PMOS管MP2的源极连接至电源VDD。第一PMOS管MP1的漏极连接至第五节点n5；其栅极连接至第六节点n6。第二PMOS管的漏极连接第六节点n6；其栅极连接至第五节点n5。

请参照图2，第一下拉单元包括：第三NMOS管MN3和第四NMOS管MN4。其中，第三NMOS管MN3和第四NMOS管MN4的源极接地GND。第三NMOS管MN3的栅极和第四NMOS管MN4的漏极连接至第二节点n2。第四NMOS管MN4的栅极和第三NMOS管MN3的漏极连接至第一节点n1。

请参照图2，第二上拉单元包括：第五NMOS管MN5和第六NMOS管MN6。其中，第五NMOS管MN5和第六NMOS管MN6的源极连接至电源VDD。第五NMOS管的栅极连接至第三节点n3，漏极连接至第一节点n1。第六NMOS管的栅极连接至第四节点n4，漏极连接至第二节点n2。

请参照图2，第二下拉单元包括：第五PMOS管MP5和第六PMOS管MP6。其中，第五PMOS管MP5和第六PMOS管MP6的漏极连接至地GND。第五PMOS管MP5的栅极连接至第三节点n3，源极连接至第五节点n5。第六PMOS管MP6的栅极连接至第四节点n4，源极连接至第六节点n6。

在满足对称性的情况下，第五PMOS管MP5和第六PMOS管MP6的宽长比相等，第一PMOS管MP1和第二PMOS管MP2的宽长比相等，第三PMOS管MP3和第四PMOS管MP4的宽长比相等。并且，第五PMOS管MP5的宽长比小于第一PMOS管MP1的宽长比。第三PMOS管MP3的宽长比为第五PMOS管MP5的宽长比的0.5～2倍。第四PMOS管MP4的宽长比为第六PMOS管MP6的宽长比的0.5～2倍。

本领域技术人员应当清楚，在实际电路中，只要第五PMOS管MP5的宽长比小于第一PMOS管MP1的宽长比，第六PMOS管MP6的宽长比小于第二PMOS管MP2的宽长比即可，并不严格要求第五PMOS管MP5的宽长比等于第六PMOS管MP6的宽长比，第一PMOS管MP1的宽长比等于第二PMOS管MP2的宽长比。

同样，在满足对称性的情况下，第五NMOS管MN5的宽长比等于第六NMOS管MN6的宽长比，第三NMOS管MN3和第四NMOS管MN4的宽长比相等，第一NMOS管MN1和第二NMOS管MN2的宽长比相等。并且，第五NMOS管MN5的宽长比小于第三NMOS管MN3的宽长比。第一NMOS管MN1的宽长比为第五NMOS管MN5的宽长比的0.5～2倍。第二NMOS管MN2的宽长比为第六NMOS管MN6的宽长比的0.5～2倍。

本领域技术人员应当清楚，在实际电路中，只要第五NMOS管MN5的宽长比小于第三NMOS管MN3的宽长比，第六NMOS管MN6的宽长比小于第四NMOS管MN4的宽长比即可，并不严格要求第五NMOS管MN5的宽长比等于第六NMOS管MN6的宽长比，第三NMOS管MN3的宽长比等于第四NMOS管MN4的宽长比。

本实施例加固SRAM电路中，当电路中的某个节点受重离子入射引起电平扰动是，存储单元不会发生单粒子翻转，以下进行具体说明。

在对本实施例SRAM电路进行写操作时，字线WL为1，假设此时写入数据BL为1，BLB为0，位线BLB通过第八NMOS管MN8对第四节点n4放电，位线BL通过第七NMOS管MN7对第三节点n3充电，第四节点n4首先被放电为0，第一NMOS管MN1、第六NMOS管MN6截止，第三PMOS管MP3、第六PMOS管MP6导通。第三节点n3随后被充电为1，此时，第二NMOS管MN2、第五NMOS管MN5导通，第四PMOS管MP4、第五PMOS管MP5截止。因此，第五节点n5状态变为1，第六节点n6状态变为0，第一节点n1状态变为1，第二节点n2的状态变为0，写操作完成。

当WL变为0时，加固SRAM电路进入数据保持模式，此时第三节点n3的状态通过导通的第三PMOS管MP3与第一PMOS管MP1保持为1，第四节点n4的状态通过导通的第二NMOS管MN2与第四NMOS管MN4保持为0。

在对本实施例SRAM电路进行读操作时，此时位线BL与BLB均被预充为高电平，字线WL为1，假设第三节点n3的状态为1，第四节点n4的状态为0，第七NMOS管MN7导通后BL保持为高电平，位线BLB通过导通的第八NMOS管MN8、第二NMOS管MN2与第四NMOS管MN4放电为0。经过充分放电后，BL的电平保持高电平，BLB变为低电平，读操作完成。

当字线WL为0，SRAM电路进入数据保持模式，假设存储的数据为1，第三节点n3和第四节点n4的电平分别为1和0。当被重离子辐照时，敏感节点为处于关闭状态的第一NMOS管MN1的漏极，第四PMOS管MP4的漏极：当第一NMOS管MN1的漏极遭受重离子轰击时，第三节点n3由高电平变低，第一NMOS管MN1、第二NMOS管MN2由导通变为截止，第五PMOS管MP5、第四PMOS管MP4由截止变为导通，由于第五PMOS管MP5相对第一PMOS管MP1为弱管，因此第五节点n5的状态保持为高电平，此时第四节点n4为低电平，在重离子扰动结束后，第三节点n3的状态将会通过导通的第三PMOS管MP3与第一PMOS管MP1恢复为高电平。类似的，当第四PMOS管MP4的漏极遭受重离子轰击时，第四节点n4的电平由低变高，在重离子扰动结束后，其状态将会通过导通的第二NMOS管MN2、第四NMOS管MN4恢复为低电平，实现单粒子翻转免疫。

本领域技术人员应当清楚，当字线WL为0，存储数据为0时，加固SRAM电路抗单粒子翻转原理相同，此处不再重述。

在本发明的另一个实施例中，还提供了另外的一种抗单粒子翻转的加固SRAM电路。图3为根据本发明第二实施例抗单粒子翻转的加固SRAM电路的电路图。请参照图2和图3，本实施例加固SRAM电路与第一实施例加固SRAM电路的区别在于：第二上拉单元和第二下拉单元的结构。

如图3所示，本实施例中，上拉模块中的第二上拉单元包括：第十一PMOS管MP11和第十二PMOS管MP12。其中，第十一PMOS管MP11的栅极连接至第四节点n4，源极连接至电源电压VDD，漏极连接至第一节点n1。第十二PMOS管MP12的栅极连接第三节点n3，源极连接至电源电压VDD，漏极连接至第二节点n2。

下拉模块的第二下拉单元包括：第十一NMOS管MN11和第十二NMOS管MN12。其中，第十一NMOS管MN11的栅极连接至第四节点n4，源极连接至地GND，漏极连接至第五节点n5。第十二NMOS管MN12的栅极连接至第三节点n3，源极接地，漏极连接至第六节点n6。

在满足对称性的情况下，第十一PMOS管MP11和第十二PMOS管MP12的宽长比相等，第一PMOS管MP1和第二PMOS管MP2的宽长比相等，第三PMOS管MP3和第四PMOS管MP4的宽长比相等。并且，第一PMOS管MP1的宽长比为第十一NMOS管MN11的宽长比的4～6倍。第三PMOS管MP3的宽长比为第十一NMOS管MN11的宽长比的0.5～2倍。第四PMOS管MP4的宽长比为第十二NMOS管MN12的宽长比的0.5～2倍。

本领域技术人员应当清楚，在实际电路中，只要第一PMOS管MP1的宽长比为第十一NMOS管MN11的宽长比的4～6倍，第二PMOS管MP2的宽长比为第十二NMOS管MN12的宽长比的4～6倍即可，并不严格要求第十一NMOS管MN11的宽长比等于第十二NMOS管MN12的宽长比，第一PMOS管MP1的宽长比等于第二PMOS管MP2的宽长比。

同样，在满足对称性的情况下，第三NMOS管MN3和第四NMOS管MN4的宽长比相等，第一NMOS管MN1和第二NMOS管MN2的宽长比相等。并且，第三NMOS管MN3的宽长比为第十一PMOS管MP11的宽长比的2～3倍。第一NMOS管MN1的宽长比为第十一PMOS管MP11的宽长比的0.5～2倍。第二NMOS管MN2的宽长比为第十二PMOS管MP12的宽长比的0.5～2倍。

本领域技术人员应当清楚，在实际电路中，只要第三NMOS管MN3的宽长比为第十一PMOS管MP11的宽长比的2～3倍，第四NMOS管MN4的宽长比为第十二PMOS管MP12的宽长比的2～3倍即可，并不严格要求第十一PMOS管MP11的宽长比等于第十二PMOS管MP12的宽长比，第三NMOS管MN3的宽长比等于第四NMOS管MN4的宽长比。

与上一实施例不同的是，本实施例加固SRAM电路在工作时，第五节点n5和第六节点n6的低电平由两NMOS下拉管(第十一NMOS管MN11和第十二NMOS管MN12)产生，第一节点n1和第二节点n2的高电平由两PMOS上拉管(第十一PMOS管MP11和第十二PMOS管MP12)产生。

在本发明的第三个示例性实施例中，还提供了一种抗单粒子翻转的加固SRAM电路。图4为根据本发明第三实施例抗单粒子翻转的加固SRAM电路的电路图。请参照图2和图4，本实施例加固SRAM电路与第一实施例加固SRAM电路的区别在于：读写模块的结构。

如图4所示，本实施例中，读写模块包括：第十三PMOS管MP13和第十四PMOS管MP14，其中，第十三PMOS管MP13的栅极连接字线信号WL，其源极连接位线端BL，其漏极连接第三节点n3。第十四PMOS管MP148的栅极连接字线信号WL，源极连接位线端BLB，其漏极连接至第四节点n4。其中位线BL与BLB为反相信号。

在对本发明进行读操作时，应先将位线BL，BLB放电至地GND，字线WL再变为低电平，然后通过两读写管-第十三PMOS管MP13和第十四PMOS管MP14将存储数据读出；

在本发明进行写操作时，应先在位线BL、BLB上准备好写入数据，字线WL再变为低电平，然后通过两读写管-第十三PMOS管MP13和第十四PMOS管MP14将存储数据写入。

同样，本实施例中，第十三PMOS管MP13和第十四PMOS管MP14应满足正常读写操作的尺寸约束。

本领域技术人员应当很清楚本实施例抗单粒子翻转的原理，此处不再赘述。

至此，已经结合附图对本发明三实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明抗单粒子翻转的加固SRAM电路有了清楚的认识，并能够理解上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。本文还提供了包含特定值的参数的示范，但这些参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应值。

综上所述，本发明抗单粒子翻转的加固SRAM电路在保证抗单粒子翻转能力的同时保持较快的读写速度，较短的翻转恢复时间以及较低的功耗，可以使用普通的商用工艺线，并且不受工艺波动的影响，具有较好的推广应用价值。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种抗单粒子翻转的加固SRAM电路，其特征在于，包括：读写模块、隔离模块、上拉模块和下拉模块；

读写模块，用于在字线信号WL为高电平时，对第三节点(n3)和第四节点(n4)的数据读出/写入；

隔离模块包括：第一隔离单元和第二隔离单元；

第一隔离单元包括：第三PMOS管(MP3)和第四PMOS管(MP4)，其中，第三PMOS管(MP3)的源极连接至第五节点(n5)；第四PMOS管(MP4)的源极连接至第六节点(n6)；

第二隔离单元包括：第一NMOS管(MN1)和第二NMOS管(MN2)，其中，第一NMOS管(MN1)的源极连接至第一节点(n1)，第二NMOS管的源极连接至第二节点(n2)；

其中，第三PMOS管(MP3)和第一NMOS管(MN1)的漏极、第四PMOS管(MP4)和第二NMOS管(MN2)的栅极，共同连接第三节点(n3)；第三PMOS管(MP3)和第一NMOS管(MN1)的栅极、第四PMOS管(MP4)和第二NMOS管(MN2)的漏极，共同连接至第四节点(n4)；

上拉模块包括：第一上拉单元和第二上拉单元；

下拉模块包括：第一下拉单元和第二下拉单元；

其中，第一上拉单元和第二下拉单元共同作用，用于保持第五节点(n5)和第六节点(n6)其中之一为高电平，其中另一为低电平；第二上拉单元和第一下拉单元共同作用，用于保持第一节点(n1)和第二节点(n2)其中之一为高电平，其中另一为地低电平。

2.根据权利要求1所述的加固SRAM电路，其特征在于：

所述第一上拉单元包括：第一PMOS管(MP1)和第二PMOS管(MP2)，第一PMOS管(MP1)和第二PMOS管(MP2)的源极连接至电源(VDD)；第一PMOS管(MP1)的漏极连接至第五节点(n5)，其栅极连接至第六节点(n6)；第二PMOS管的漏极连接第六节点(n6)；其栅极连接至第五节点(n5)；

所述第一下拉单元包括：第三NMOS管(MN3)和第四NMOS管(MN4)；其中，第三NMOS管(MN3)和第四NMOS管(MN4)的源极接地(GND)；第三NMOS管(MN3)的栅极和第四NMOS管(MN4)的漏极连接至第二节点(n2)；第四NMOS管(MN4)的栅极和第三NMOS管(MN3)的漏极连接至第一节点(n1)。

3.根据权利要求2所述的加固SRAM电路，其特征在于：

所述第二上拉单元包括：第五NMOS管(MN5)和第六NMOS管(MN6)；其中，第五NMOS管(MN5)和第六NMOS管(MN6)的源极连接至电源(VDD)；第五NMOS管的栅极连接至第三节点(n3)，漏极连接至第一节点(n1)；第六NMOS管的栅极连接至第四节点(n4)，漏极连接至第二节点(n2)；

所述第二下拉单元包括：第五PMOS管(MP5)和第六PMOS管(MP6)；其中，第五PMOS管(MP5)和第六PMOS管(MP6)的漏极连接至地(GND)；第五PMOS管(MP5)的栅极连接至第三节点(n3)，源极连接至第五节点(n5)；第六PMOS管(MP6)的栅极连接至第四节点(n4)，源极连接至第六节点(n6)。

4.根据权利要求3所述的加固SRAM电路，其特征在于：

第五PMOS管(MP5)的宽长比小于第一PMOS管(MP1)的宽长比，第六PMOS管(MP6)的宽长比小于第二PMOS管(MP2)的宽长比；

第五NMOS管(MN5)的宽长比小于第三NMOS管(MN3)的宽长比，第六NMOS管(MN6)的宽长比小于第四NMOS管(MN4)的宽长比。

5.根据权利要求4所述的加固SRAM电路，其特征在于：

第三PMOS管(MP3)的宽长比为第五PMOS管(MP5)的宽长比的0.5～2倍；第四PMOS管(MP4)的宽长比为第六PMOS管(MP6)的宽长比的0.5～2倍；

第一NMOS管(MN1)的宽长比为第五NMOS管(MN5)的宽长比的0.5～2倍；第二NMOS管(MN2)的宽长比为第六NMOS管(MN6)的宽长比的0.5～2倍。

6.根据权利要求5所述的加固SRAM电路，其特征在于：

第五PMOS管(MP5)的宽长比等于第六PMOS管(MP6)的宽长比，第一PMOS管(MP1)的宽长比等于第二PMOS管(MP2)的宽长比；第三PMOS管(MP3)的宽长比等于第四PMOS管(MP4)的宽长比；

第五NMOS管(MN5)的宽长比等于第六NMOS管(MN6)的宽长比，第三NMOS管(MN3)的宽长比等于第四NMOS管(MN4)的宽长比；第一NMOS管(MN1)的宽长比等于第二NMOS管(MN2)的宽长比。

7.根据权利要求2所述的加固SRAM电路，其特征在于：

第二上拉单元包括：第十一PMOS管(MP11)和第十二PMOS管(MP12)；其中，第十一PMOS管(MP11)和第十二PMOS管(MP12)的源极连接至电源(VDD)；第十一PMOS管(MP11)的栅极连接至第四节点(n4)，漏极连接至第一节点(n1)；第十二PMOS管(MP12)的栅极连接第三节点(n3)，漏极连接至第二节点(n2)；

第二下拉单元包括：第十一NMOS管(MN11)和第十二NMOS管(MN12)；其中，第十一NMOS管(MN11)和第十二NMOS管(MN12)的源极接地；第十一NMOS管(MN11)的栅极连接至第四节点(n4)，漏极连接至第五节点(n5)；第十二NMOS管(MN12)的栅极连接至第三节点(n3)，漏极连接至第六节点(n6)。

8.根据权利要求7所述的加固SRAM电路，其特征在于：

第一PMOS管(MP1)的宽长比为第十一NMOS管(MN11)的宽长比的4～6倍，第二PMOS管(MP2)的宽长比为第十二NMOS管(MN12)的宽长比的4～6倍；

第三NMOS管(MN3)的宽长比为第十一PMOS管(MP11)的宽长比的2～3倍，第四NMOS管(MN4)的宽长比为第十二PMOS管(MP12)的宽长比的2～3倍。

9.根据权利要求8所述的加固SRAM电路，其特征在于：

第十一PMOS管(MP11)和第十二PMOS管(MP12)的宽长比相等，第一PMOS管(MP1)和第二PMOS管(MP2)的宽长比相等，第三PMOS管(MP3)和第四PMOS管(MP4)的宽长比相等；第三PMOS管(MP3)的宽长比为第十一NMOS管(MN11)的宽长比的0.5～2倍；

第三NMOS管(MN3)和第四NMOS管(MN4)的宽长比相等，第一NMOS管(MN1)和第NMOS管(MN2)的宽长比相等；第一NMOS管(MN1)的宽长比为第十一PMOS管(MP11)的宽长比的0.5～2倍。

10.根据权利要求1至9中任一项所述的加固SRAM电路，其特征在于，所述读写模块包括：第七NMOS管(MN7)和第八NMOS管(MN8)，其中：

第七NMOS管(MN7)的栅极连接字线信号(WL)，源极连接位线端(BL)，其漏极连接至第三节点(n3)；

第八NMOS管(MN8)的栅极连接字线信号(WL)，源极连接位线端(BLB)，其漏极连接至第四节点(n4)。

11.根据权利要求1至9中任一项所述的加固SRAM电路，其特征在于，所述读写模块包括：读写模块包括：第十三PMOS管(MP13)和第十四PMOS管(MP14)，其中：

第十三PMOS管(MP13)的栅极连接字线信号(WL)，源极连接位线端(BL)，其漏极连接第三节点(n3)；

第十四PMOS管(MP14)的栅极连接字线信号(WL)，源极连接位线端(BLB)，其漏极连接至第四节点(n4)。