CN104901676A

CN104901676A - 一种抗单粒子多节点翻转的锁存器

Info

Publication number: CN104901676A
Application number: CN201510309916.XA
Authority: CN
Inventors: 黄正峰; 钱栋良; 倪涛; 梁华国; 欧阳一鸣; 易茂祥; 鲁迎春; 闫爱斌
Original assignee: Hefei University of Technology
Current assignee: Hefei University of Technology
Priority date: 2015-06-06
Filing date: 2015-06-06
Publication date: 2015-09-09

Abstract

本发明公开了一种抗单粒子多节点翻转的锁存器，包括六个传输门、六个CWSP单元和一个表决器；六个CWSP单元处于高度冗余的状态，当任意两个节点因单粒子的影响而发生逻辑翻转时，一部分CWSP单元进入保持状态，避免逻辑翻转影响它们的输出；而且另一部分CWSP单元会将受影响的节点恢复至正确的逻辑状态；该锁存器还使用表决器作为输出级，能够消除受影响的内部节点对输出节点的干扰。本发明解决了单粒子导致的多节点翻转问题，并不依赖于版图设计，极大地提高了锁存器的可靠性。适用于高可靠性的集成电路系统，可应用在航天、航空等领域中。

Description

一种抗单粒子多节点翻转的锁存器

技术领域

本发明涉及集成电路设计领域，特别是涉及集成电路的抗辐照加固设计领域，具体为一种抗单粒子多节点翻转的锁存器。

背景技术

在空间辐射环境中，存在着大量的高能粒子（质子、α粒子等），是威胁航天电子设备可靠性的重要原因。当单个辐射粒子穿过硅片时，会在行进路径上电离产生大量的电子-空穴对，如果这些电子-空穴对位于反向偏置的PN结中，就会发生电荷收集，形成瞬态的干扰电流，导致电路节点的逻辑状态发生变化。该现象称为单粒子效应，它是引起集成电路软错误的主要原因，严重影响电路的可靠性。在时序元件（如锁存器）中，单粒子效应主要表现为单粒子翻转和单粒子多节点翻转。单粒子翻转可以解释为，单粒子产生的电荷被锁存器中的一个节点收集，该节点逻辑状态发生变化，导致锁存器锁存的数据发生翻转。单粒子多节点翻转可以解释为，单粒子产生的电荷在锁存器的两个节点之间共享，两个节点逻辑状态同时发生变化，也导致锁存器锁存的数据发生翻转。

在集成电路发展的早期，电路节点间的间距比较大，电荷共享还不明显，因此单粒子翻转占据主导地位。于是出现了许多抗单粒子翻转的加固时序元件。随着集成电路的不断发展，晶体管尺寸逐渐缩减，电路节点之间的间距越来越小。这导致单粒子产生的电荷被两个节点共享的概率增大，单粒子多节点翻转变得更加严重。这对集成电路的抗辐照加固设计提出了更高的要求，抗单粒子多节点翻转的加固设计成为研究热点。

一种典型的抗辐照加固设计方法是将锁存器复制成三份，即三模冗余锁存器。该锁存器通过数据的冗余备份，达到了抗单粒子翻转的目的。也就是说，任何一个锁存器模块出现故障，并不会影响最终的输出结果。但该锁存器并不具备抗单粒子多节点翻转的能力，当两个锁存器模块同时受到影响时，整个锁存器将输出错误的数据。而且该锁存器存在大量的冗余，面积和功耗开销非常大，不适合低开销低加固成本的应用。除此之外，还有许多抗单粒子翻转的加固时序元件，它们只能容忍单粒子翻转，并不具备抗单粒子多节点翻转的能力。

D.R.Blum等人在The 51^st IEEE International Midwest Symposium on Circuits and Systems（第51届IEEE电路与系统中西部国际会议）上发表的“Multiple Node Upset Mitigation in TPDICE-Based Pipeline Memory Structures”（基于TPDICE的缓解多节点翻转的流水存储结构）（2008年，第314~317页）提出了一种TPDICE存储结构。该电路基于三模互锁的电路设计思想和敏感节点对分离的版图设计思想，能够容忍单粒子多节点翻转。类似于DICE的双模互锁，TPDICE运用三模互锁以防护单粒子多节点翻转，但仍然存在一些敏感节点对对双节点翻转敏感。为此，通过版图设计，将这些敏感节点对在空间上进行分离，以降低双节点翻转的概率。TPDICE虽然具有抗单粒子多节点翻转的能力，但依赖于版图设计，并没有在电路设计层面完全解决双节点翻转的问题。

发明内容

针对上述已有加固技术存在的不足，本发明的目的是提供一种新颖的抗辐照加固锁存器。该锁存器不但能够容忍单粒子翻转，还能够容忍单粒子多节点翻转，避免了高能辐射粒子引发锁存器数据翻转进而导致电路失效的问题，极大地提高了电路的可靠性。

本发明采用的技术方案是：

本发明提供了一种抗单粒子多节点翻转的锁存器。该锁存器包括六个传输门、六个CWSP单元和一个表决器（3），还包括数据输入端（D）、数据输出端（Q）和两个时钟信号输入端；两个时钟信号输入端依次为第一时钟信号输入端（CLK）和第二时钟信号输入端（CLKB），分别输入相位相反的两项时钟；所述六个传输门依次为第一传输门（11）、第二传输门（12）、第三传输门（13）、第四传输门（14）、第五传输门（15）和第六传输门（16）；六个CWSP单元依次为第一CWSP单元（21）、第二CWSP单元（22）、第三CWSP单元（23）、第四CWSP单元（24）、第五CWSP单元（25）和第六CWSP单元（26）；每个CWSP单元均含有第一信号输入端（IN1）、第二信号输入端（IN2）和信号输出端（OUT）；表决器（3）含有第一信号输入端（IN1）、第二信号输入端（IN2）、第三信号输入端（IN3）和信号输出端（OUT）；所述六个传输门、六个CWSP单元和一个表决器（3）均使用相同的电源；其中，第一传输门（11）、第二传输门（12）和第三传输门（13）的信号输入端为本锁存器的数据输入端（D）；第一传输门（11）的信号输出端分别与第一CWSP单元（21）的第一信号输入端（IN1）、第二CWSP单元（22）的第一信号输入端（IN1）以及第六传输门（16）的信号输出端相连接，第二传输门（12）的信号输出端分别与第二CWSP单元（22）的第二信号输入端（IN2）、第三CWSP单元（23）的第一信号输入端（IN1）以及第四传输门（14）的信号输出端相连接，第三传输门（13）的信号输出端分别与第一CWSP单元（21）的第二信号输入端（IN2）、第三CWSP单元（23）的第二信号输入端（IN2）以及第五传输门（15）的信号输出端相连接；第一CWSP单元（21）的信号输出端（OUT）分别与第四CWSP单元（24）的第一信号输入端（IN1）、第五CWSP单元（25）的第一信号输入端（IN1）以及表决器（3）的第一信号输入端（IN1）相连接，第二CWSP单元（22）的信号输出端（OUT）分别与第五CWSP单元（25）的第二信号输入端（IN2）、第六CWSP单元（26）的第一信号输入端（IN1）以及表决器（3）的第二信号输入端（IN2）相连接，第三CWSP单元（23）的信号输出端（OUT）分别与第四CWSP单元（24）的第二信号输入端（IN2）、第六CWSP单元（26）的第二信号输入端（IN2）以及表决器（3）的第三信号输入端（IN3）相连接；第四CWSP单元（24）的信号输出端（OUT）与第四传输门（14）的信号输入端相连接，第五CWSP单元（25）的信号输出端（OUT）与第五传输门（15）的信号输入端相连接，第六CWSP单元（26）的信号输出端（OUT）与第六传输门（16）的信号输入端相连接；表决器（3）的信号输出端（OUT）为本锁存器的数据输出端（Q）。

本发明的有益效果在于：

相比三模冗余锁存器等抗单粒子翻转的时序元件，本发明不但能够容忍单粒子翻转，还能够容忍单粒子多节点翻转，极大地提高了电路的可靠性。

相比缓解单粒子多节点翻转的TPDICE结构，本发明并不依赖于版图设计，仅从电路设计层面解决双节点翻转的问题。

附图说明

图1a为本发明所述的抗单粒子多节点翻转的锁存器结构示意图。

图1b为本发明所述的抗单粒子多节点翻转的锁存器中表决器端子示意图。

图2为本发明所述的抗单粒子多节点翻转的锁存器中CWSP单元结构示意图。

图3为本发明所述的抗单粒子多节点翻转的锁存器中CWSP单元真值表。

图4为本发明所述的抗单粒子多节点翻转的锁存器中表决器结构示意图。

图5为本发明所述的抗单粒子多节点翻转的锁存器中表决器真值表。

具体实施方式

为了使本发明的目的、技术方案及有益效果更加清楚明了，下面结合附图对本发明加以详细说明。应当理解，以下所描述的具体实施例仅用于解释本发明，并不用于限定本发明。

图1a、图1b所示，抗单粒子多节点翻转的锁存器，包括六个传输门、六个CWSP单元和一个表决器3，还包括数据输入端D、数据输出端Q和两个时钟信号输入端；两个时钟信号输入端依次为第一时钟信号输入端CLK和第二时钟信号输入端CLKB，分别输入相位相反的两项时钟；所述六个传输门依次为第一传输门11、第二传输门12、第三传输门13、第四传输门14、第五传输门15和第六传输门16；六个CWSP单元依次为第一CWSP单元21、第二CWSP单元22、第三CWSP单元23、第四CWSP单元24、第五CWSP单元25和第六CWSP单元26；每个CWSP单元均含有第一信号输入端IN1、第二信号输入端IN2和信号输出端OUT；表决器3含有第一信号输入端IN1、第二信号输入端IN2、第三信号输入端IN3和信号输出端OUT；所述六个传输门、六个CWSP单元和一个表决器3均使用相同的电源；其中，第一传输门11、第二传输门12和第三传输门13的信号输入端为本锁存器的数据输入端D；第一传输门11的信号输出端分别与第一CWSP单元21的第一信号输入端IN1、第二CWSP单元22的第一信号输入端IN1以及第六传输门16的信号输出端相连接，第二传输门12的信号输出端分别与第二CWSP单元22的第二信号输入端IN2、第三CWSP单元23的第一信号输入端IN1以及第四传输门14的信号输出端相连接，第三传输门13的信号输出端分别与第一CWSP单元21的第二信号输入端IN2、第三CWSP单元23的第二信号输入端IN2以及第五传输门15的信号输出端相连接；第一CWSP单元21的信号输出端OUT分别与第四CWSP单元24的第一信号输入端IN1、第五CWSP单元25的第一信号输入端IN1以及表决器3的第一信号输入端IN1相连接，第二CWSP单元22的信号输出端OUT分别与第五CWSP单元25的第二信号输入端IN2、第六CWSP单元26的第一信号输入端IN1以及表决器3的第二信号输入端IN2相连接，第三CWSP单元23的信号输出端OUT分别与第四CWSP单元24的第二信号输入端IN2、第六CWSP单元26的第二信号输入端IN2以及表决器3的第三信号输入端IN3相连接；第四CWSP单元24的信号输出端OUT与第四传输门14的信号输入端相连接，第五CWSP单元25的信号输出端OUT与第五传输门15的信号输入端相连接，第六CWSP单元26的信号输出端OUT与第六传输门16的信号输入端相连接；表决器3的信号输出端OUT为本锁存器的数据输出端Q。

图2为本发明所述的抗单粒子多节点翻转的锁存器中CWSP单元结构示意图。CWSP单元包含第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2，还包含第一信号输入端IN1、第二信号输入端IN2和信号输出端OUT；其中，第一PMOS管MP1的栅极和第一NMOS管MN1的栅极均与CWSP单元的第一信号输入端IN1相连接，第二PMOS管MP2的栅极和第二NMOS管MN2的栅极均与CWSP单元的第二信号输入端IN2相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底和第二PMOS管MP2的衬底均与电源相连接，第二NMOS管MN2的源极、第二NMOS管MN2的衬底和第一NMOS管MN1的衬底均与地相连接；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接，第二PMOS管MP2的漏极和第一NMOS管MN1的漏极均与CWSP单元的信号输出入端OUT相连接，第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接。

图3为本发明所述的抗单粒子多节点翻转的锁存器中CWSP单元真值表。从表中可看出，当第一信号输入端IN1和第二信号输入端IN2得到的逻辑值相同时（都为0或者都为1），信号输出端OUT提供与之相反的逻辑值，此时CWSP单元表现为反相器；当第一信号输入端IN1和第二信号输入端IN2得到的逻辑值不同时（一个为0另一个为1），信号输出端OUT进入保持状态，提供之前状态下的逻辑值。因此，CWSP单元可以用来屏蔽节点的逻辑翻转，避免输入端IN1或IN2的逻辑翻转传播至输出端OUT。

图4为本发明所述的抗单粒子多节点翻转的锁存器中表决器结构示意图。表决器3包含五个PMOS管和五个NMOS管，依次为第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7；表决器3还包含第一信号输入端IN1、第二信号输入端IN2、第三信号输入端IN3和信号输出端OUT。其中所有PMOS管的衬底连接电源，所有NMOS管的衬底连接地；第七PMOS管MP7的栅极和第五NMOS管MN5的栅极均连接表决器3的第一信号输入端IN1，第三PMOS管MP3的栅极、第五PMOS管MP5的栅极、第三NMOS管MN3的栅极和第六NMOS管MN6的栅极均连接表决器3的第二信号输入端IN2，第四PMOS管MP4的栅极、第六PMOS管MP6的栅极、第四NMOS管MN4的栅极和第七NMOS管MN7的栅极均连接表决器3的第三信号输入端IN3；第三PMOS管MP3的源极、第五PMOS管MP5的源极和第六PMOS管MP6的源极均连接电源，第三PMOS管MP3的漏极与第四PMOS管MP4的源极相连接，第五PMOS管MP5的漏极、第六PMOS管MP6的漏极与第七PMOS管MP7的源极相连接；第四PMOS管MP4的漏极、第七PMOS管MP7的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的漏极均连接表决器3的信号输出端OUT；第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连接，第五NMOS管MN5的源极、第六NMOS管MN6的漏极和第七NMOS管MN7的漏极相连接，第四NMOS管MN4的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极均连接地。

图5为本发明所述的抗单粒子多节点翻转的锁存器中表决器真值表。从表中可看出，该表决器是一种反相型表决器，实现多数表决的功能。当第一信号输入端IN1、第二信号输入端IN2和第三信号输入端IN3得到的逻辑值0或1占多数时，信号输出端OUT提供与之相反的逻辑值1或0。因此，表决器可以用来屏蔽节点的逻辑翻转，避免输入端（IN1或IN2或IN3）的逻辑翻转传播至输出端OUT。

接下来对本发明抗单粒子多节点翻转的原理进行讨论。考虑到一个加固设计如果能容忍双节点翻转就一定能容忍单粒子翻转，因此可以跳过对单粒子翻转的分析讨论。

参考图1，当第一时钟信号输入端CLK为低电平，第二时钟信号输入端CLKB为高电平，此时第一传输门11、第二传输门12和第三传输门13关闭，第四传输门14、第五传输门15和第六传输门16开启，该锁存器工作在锁存期。此时六个CWSP单元处于高度冗余的状态，用于保持数据的同时，还能容忍双节点翻转；表决器3作为锁存器的输出级，能够消除受影响的内部节点对输出节点的干扰。

在锁存期，假设锁存器保持了逻辑值0（同理可讨论保持逻辑值1时的情形），即数据输出端Q的逻辑值为0，则内部节点A、B和C的逻辑值为0，N1、N2、N3、N4、N5和N6的逻辑值为0。假设单粒子轰击锁存器，电离产生的电荷在内部节点A和N1之间共享（同理可讨论电荷在A、B、C、N1、N2、N3、N4、N5和N6中任何一对节点之间共享的情形），即节点A和N1同时发生逻辑翻转，节点A的逻辑值翻转为1，节点N1的逻辑值翻转为0。此时第一CWSP单元21、第二CWSP单元22、第四CWSP单元24和第五CWSP单元25的两个输入端的逻辑值均不同，它们都进入保持状态，避免节点A和N1的逻辑翻转向后传播，节点A的逻辑值为1，B和C的逻辑值为0，N1的逻辑值为0，N2、N3、N4、N5和N6的逻辑值为1。由于节点A、B和C的逻辑值0占多数，因此表决器3仍然输出正确的逻辑值0，并不发生变化，即消除了受影响的内部节点A和N1对输出节点Q的干扰。而且节点B和C的逻辑值为0，它们将驱动第六CWSP单元26，使其输出逻辑值变为1，即节点N1能够从0恢复至正确的逻辑值1；节点N1的逻辑值恢复至1后，节点N1和N2的逻辑值为1，它们也将驱动第一CWSP单元21，使其输出逻辑值变为0，即节点A能够从1恢复至正确的逻辑值0；于是受影响的节点A和N1都能够发生自恢复。

综上所述，本发明解决了单粒子轰击引发的多节点翻转问题，提高了电路的可靠性。当任意两个节点（A、B、C、N1、N2、N3、N4、N5和N6中任意两个节点）因单粒子的轰击而发生逻辑翻转时，一部分CWSP单元会进入保持状态，避免输入端的逻辑翻转影响它们的输出；而且另一部分CWSP单元会将受影响的节点恢复至正确的逻辑状态；该锁存器还使用表决器作为输出级，能够消除受影响的内部节点对输出节点的干扰。该发明适用于高可靠性的集成电路系统，可应用在航天、航空等领域中。

Claims

1.一种抗单粒子多节点翻转的锁存器，其特征在于，包括六个传输门、六个CWSP单元和一个表决器（3），还包括数据输入端（D）、数据输出端（Q）和两个时钟信号输入端；两个时钟信号输入端依次为第一时钟信号输入端（CLK）和第二时钟信号输入端（CLKB），分别输入相位相反的两项时钟；所述六个传输门依次为第一传输门（11）、第二传输门（12）、第三传输门（13）、第四传输门（14）、第五传输门（15）和第六传输门（16）；六个CWSP单元依次为第一CWSP单元（21）、第二CWSP单元（22）、第三CWSP单元（23）、第四CWSP单元（24）、第五CWSP单元（25）和第六CWSP单元（26）；每个CWSP单元均含有第一信号输入端（IN1）、第二信号输入端（IN2）和信号输出端（OUT）；表决器（3）含有第一信号输入端（IN1）、第二信号输入端（IN2）、第三信号输入端（IN3）和信号输出端（OUT）；所述六个传输门、六个CWSP单元和一个表决器（3）均使用相同的电源；其中，第一传输门（11）、第二传输门（12）和第三传输门（13）的信号输入端为本锁存器的数据输入端（D）；第一传输门（11）的信号输出端分别与第一CWSP单元（21）的第一信号输入端（IN1）、第二CWSP单元（22）的第一信号输入端（IN1）以及第六传输门（16）的信号输出端相连接，第二传输门（12）的信号输出端分别与第二CWSP单元（22）的第二信号输入端（IN2）、第三CWSP单元（23）的第一信号输入端（IN1）以及第四传输门（14）的信号输出端相连接，第三传输门（13）的信号输出端分别与第一CWSP单元（21）的第二信号输入端（IN2）、第三CWSP单元（23）的第二信号输入端（IN2）以及第五传输门（15）的信号输出端相连接；第一CWSP单元（21）的信号输出端（OUT）分别与第四CWSP单元（24）的第一信号输入端（IN1）、第五CWSP单元（25）的第一信号输入端（IN1）以及表决器（3）的第一信号输入端（IN1）相连接，第二CWSP单元（22）的信号输出端（OUT）分别与第五CWSP单元（25）的第二信号输入端（IN2）、第六CWSP单元（26）的第一信号输入端（IN1）以及表决器（3）的第二信号输入端（IN2）相连接，第三CWSP单元（23）的信号输出端（OUT）分别与第四CWSP单元（24）的第二信号输入端（IN2）、第六CWSP单元（26）的第二信号输入端（IN2）以及表决器（3）的第三信号输入端（IN3）相连接；第四CWSP单元（24）的信号输出端（OUT）与第四传输门（14）的信号输入端相连接，第五CWSP单元（25）的信号输出端（OUT）与第五传输门（15）的信号输入端相连接，第六CWSP单元（26）的信号输出端（OUT）与第六传输门（16）的信号输入端相连接；表决器（3）的信号输出端（OUT）为本锁存器的数据输出端（Q）。

2.根据权利要求1所述的抗单粒子多节点翻转的锁存器，其特征在于，所述CWSP单元包含第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2，还包含第一信号输入端（IN1）、第二信号输入端（IN2）和信号输出端（OUT）；其中，第一PMOS管MP1的栅极和第一NMOS管MN1的栅极均与CWSP单元的第一信号输入端（IN1）相连接，第二PMOS管MP2的栅极和第二NMOS管MN2的栅极均与CWSP单元的第二信号输入端（IN2）相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底和第二PMOS管MP2的衬底均与电源相连接，第二NMOS管MN2的源极、第二NMOS管MN2的衬底和第一NMOS管MN1的衬底均与地相连接；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接，第二PMOS管MP2的漏极和第一NMOS管MN1的漏极均与CWSP单元的信号输出入端（OUT）相连接，第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接。

3.根据权利要求1所述的抗单粒子多节点翻转的锁存器，其特征在于，所述表决器（3）包含五个PMOS管和五个NMOS管，依次为第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7；表决器（3）还包含第一信号输入端（IN1）、第二信号输入端（IN2）、第三信号输入端（IN3）和信号输出端（OUT）；其中所有PMOS管的衬底连接电源，所有NMOS管的衬底连接地；第七PMOS管MP7的栅极和第五NMOS管MN5的栅极均连接表决器（3）的第一信号输入端（IN1），第三PMOS管MP3的栅极、第五PMOS管MP5的栅极、第三NMOS管MN3的栅极和第六NMOS管MN6的栅极均连接表决器（3）的第二信号输入端（IN2），第四PMOS管MP4的栅极、第六PMOS管MP6的栅极、第四NMOS管MN4的栅极和第七NMOS管MN7的栅极均连接表决器（3）的第三信号输入端（IN3）；第三PMOS管MP3的源极、第五PMOS管MP5的源极和第六PMOS管MP6的源极均连接电源，第三PMOS管MP3的漏极与第四PMOS管MP4的源极相连接，第五PMOS管MP5的漏极、第六PMOS管MP6的漏极与第七PMOS管MP7的源极相连接；第四PMOS管MP4的漏极、第七PMOS管MP7的漏极、第三NMOS管MN3的漏极和第五NMOS管MN5的漏极均连接表决器（3）的信号输出端（OUT）；第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连接，第五NMOS管MN5的源极、第六NMOS管MN6的漏极和第七NMOS管MN7的漏极相连接，第四NMOS管MN4的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极均连接地。