CN109361387A - 一种低成本三模冗余锁存器 - Google Patents

一种低成本三模冗余锁存器 Download PDF

Info

Publication number
CN109361387A
CN109361387A CN201810867884.9A CN201810867884A CN109361387A CN 109361387 A CN109361387 A CN 109361387A CN 201810867884 A CN201810867884 A CN 201810867884A CN 109361387 A CN109361387 A CN 109361387A
Authority
CN
China
Prior art keywords
latch
signal
pmos tube
tube
transmission gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810867884.9A
Other languages
English (en)
Other versions
CN109361387B (zh
Inventor
黄正峰
王敏
苏子安
鲁迎春
倪天明
梁华国
戚昊琛
欧阳鸣
欧阳一鸣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei University of Technology
Original Assignee
Hefei University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei University of Technology filed Critical Hefei University of Technology
Priority to CN201810867884.9A priority Critical patent/CN109361387B/zh
Publication of CN109361387A publication Critical patent/CN109361387A/zh
Application granted granted Critical
Publication of CN109361387B publication Critical patent/CN109361387B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明涉及一种低成本三模冗余锁存器，包括第一锁存器、第二锁存器、第三锁存器以及新型表决器，第一锁存器、第二锁存器和第三锁存器的信号输入端并联且均接外部输入信号D，第一锁存器输出信号A至新型表决器的第一信号输入端，第二锁存器输出信号B至新型表决器的第二信号输入端，第二锁存器中第二CMOS传输门输出信号BF至新型表决器的第三信号输入端，第三锁存器输出信号C至新型表决器的第四信号输入端，新型表决器的输出信号Q作为三模冗余锁存器的输出信号。本发明容错原理简单有效，容忍单粒子翻转的能力强，而且有效降低了面积开销和延迟，是一种低成本的三模冗余锁存器。

Description

一种低成本三模冗余锁存器
技术领域
本发明涉及集成电路设计技术领域，尤其是一种低成本三模冗余锁存器。
背景技术
随着空间技术和集成电路的高速发展，微处理器已广泛应用在航空航天领域，在太空辐射环境中，存在着大量的中子、α粒子等高能粒子。当集成电路遭到高能粒子轰击时很容易发生单粒子翻转，导致芯片发生错误，造成严重的后果。
锁存器是常用的时序逻辑器件，因此抗辐射加固设计中一个重要方式是对锁存器进行加固设计。其中，最经典的是三模冗余锁存器加固技术，但是传统的三模冗余锁存器存在硬件开销较大，制作成本较高等问题。
发明内容
本发明的目的在于提供一种使用晶体管数目少，有效降低面积开销的低成本三模冗余锁存器。
为实现上述目的，本发明采用了以下技术方案：一种低成本三模冗余锁存器，包括第一锁存器、第二锁存器、第三锁存器以及新型表决器，第一锁存器、第二锁存器和第三锁存器的信号输入端并联且均接外部输入信号D，第一锁存器输出信号A至新型表决器的第一信号输入端，第二锁存器输出信号B至新型表决器的第二信号输入端，第二锁存器中第二CMOS传输门输出信号BF至新型表决器的第三信号输入端，第三锁存器输出信号C至新型表决器的第四信号输入端，新型表决器的输出信号Q作为三模冗余锁存器的输出信号。
所述第一锁存器由第一CMOS传输门、第一PMOS管、第一NMOS管和第一反相器组成，所述第一CMOS传输门的信号输入端作为第一锁存器的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第一CMOS传输门，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第一CMOS传输门的信号输出端AF与第一反相器的信号输入端相连，第一反相器的信号输出端作为第一锁存器的输出端输出信号A，第一反相器的输出端分别与第一PMOS管、第一NMOS管的栅极相连，第一NMOS管的源极接第一时钟信号CLK，第一PMOS管的源极接第二时钟信号CLKF，第一PMOS管的漏极、第一NMOS管的漏极均与第一CMOS传输门的输出端AF相连。
所述第二锁存器由第二CMOS传输门、第二PMOS管、第二NMOS管和第二反相器组成，所述第二CMOS传输门的信号输入端作为第二锁存器的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第二CMOS传输门，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第二CMOS传输门的信号输出端BF与第二反相器的信号输入端相连，第二反相器的信号输出端作为第二锁存器的输出端输出信号B，第二反相器的输出端B分别与第二PMOS管、第二NMOS管的栅极相连，第二NMOS管的源极接第一时钟信号CLK，第二PMOS管的源极接第二时钟信号CLKF，第二PMOS管的漏极、第二NMOS管的漏极均与第二CMOS传输门的输出端BF相连。
所述第三锁存器由第三CMOS传输门、第三PMOS管、第三NMOS管和第三反相器组成，所述第三CMOS传输门的信号输入端作为第三锁存器的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第三CMOS传输门，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第三CMOS传输门的信号输出端CF与第三反相器的信号输入端相连，第三反相器的信号输出端作为第三锁存器的输出端输出信号C，第三反相器的输出端C分别与第三PMOS管、第三NMOS管的栅极相连，第三NMOS管的源极接第一时钟信号CLK，第三PMOS管的源极接第二时钟信号CLKF，第三PMOS管的漏极、第三NMOS管的漏极均与第三CMOS传输门的输出端CF相连接。
所述新型表决器由第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管组成；其中，第四PMOS管的栅极和第五NMOS管的栅极均与第一锁存器输出端相连；第四PMOS管的源极和第六PMOS管的源极均接电源VDD；第五PMOS管的源极、第四PMOS管的漏极和第八PMOS管的漏极相连；第五PMOS管的栅极、第六PMOS管的栅极、第四NMOS管的栅极和第七NMOS管的栅极均与第二锁存器输出端相连；第五PMOS管的漏极、第七PMOS管的漏极、第四NMOS管的漏极、第六NMOS管的漏极相连，且该连接端作为三模冗余锁存器的输出端；第六PMOS管的漏极分别与第七PMOS管的源极、第八PMOS管的源极相连；第七PMOS管的栅极、第六NMOS管的栅极均与第三锁存器的输出端连接；第八PMOS管的栅极、第八NMOS管的栅极均与第二CMOS传输门的输出端相连。
由上述技术方案可知，本发明的优点在于：第一，本发明是从电路设计的角度对锁存器进行抗辐射加固，容错原理简单有效，容错单粒子翻转(Single Event Upset,SEU)的能力强；第二，本发明使用的晶体管数目很少，有效降低了面积开销，是一种低成本的三模冗余锁存器。
附图说明
图1为本发明的结构框图；
图2为图1中第一锁存器的结构原理图；
图3为图1中第二锁存器的结构原理图；
图4为图1中第三锁存器的结构原理图；
图5为图1中新型表决器的结构原理图；
图6为与-或型表决器结构原理图；
图7为6P-6N型表决器结构原理图；
图8为本发明的工作波形示意图。
具体实施方式
如图1所示，一种低成本三模冗余锁存器，包括第一锁存器101、第二锁存器102、第三锁存器103以及新型表决器104，第一锁存器101、第二锁存器102和第三锁存器103的信号输入端并联且均接外部输入信号D，第一锁存器101输出信号A至新型表决器104的第一信号输入端，第二锁存器102输出信号B至新型表决器104的第二信号输入端，第二锁存器102中第二CMOS传输门301输出信号BF至新型表决器104的第三信号输入端，第三锁存器103输出信号C至新型表决器104的第四信号输入端，新型表决器的输出信号Q作为三模冗余锁存器的输出信号。
如图2所示，所述第一锁存器101由第一CMOS传输门201、第一PMOS管202、第一NMOS管203和第一反相器204组成，所述第一CMOS传输门201的信号输入端作为第一锁存器101的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第一CMOS传输门201，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第一CMOS传输门201的信号输出端AF与第一反相器204的信号输入端相连，第一反相器204的信号输出端作为第一锁存器101的输出端输出信号A，第一反相器204的输出端分别与第一PMOS管202、第一NMOS管203的栅极相连，第一NMOS管203的源极接第一时钟信号CLK，第一PMOS管202的源极接第二时钟信号CLKF，第一PMOS管202的漏极、第一NMOS管203的漏极均与第一CMOS传输门201的输出端AF相连。
当第一时钟信号CLK信号为低、第二时钟信号CLKF为高电平时，第一CMOS传输门201、第二CMOS传输门301、第三CMOS传输门401关断，此时第一锁存器101、第二锁存器102、第三锁存器103都处于保持期；当第一时钟信号CLK信号为高、第二时钟信号CLKF为低电平时，第一CMOS传输门201、第二CMOS传输门301和第三CMOS传输门401导通，第一锁存器101、第二锁存器102、第三锁存器103都处于透明期。外部输入信号D经过第一CMOS传输门201、第二CMOS传输门301、第三CMOS传输门401分别输出信号AF、BF、CF，再分别经过第一反相器204、第二反相器304、第三反相器404输出信号A、B、C，信号AF与信号A互为反相，信号BF与信号B互为反相，信号CF与信号C互为反相，其中，输出信号A、BF、B、C同时传送至新型表决器104。
如图3所示，所述第二锁存器102由第二CMOS传输门301、第二PMOS管302、第二NMOS管303和第二反相器304组成，所述第二CMOS传输门301的信号输入端作为第二锁存器102的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第二CMOS传输门301，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第二CMOS传输门301的信号输出端BF与第二反相器304的信号输入端相连，第二反相器304的信号输出端作为第二锁存器102的输出端输出信号B，第二反相器304的输出端B分别与第二PMOS管302、第二NMOS管303的栅极相连，第二NMOS管303的源极接第一时钟信号CLK，第二PMOS管302的源极接第二时钟信号CLKF，第二PMOS管302的漏极、第二NMOS管303的漏极均与第二CMOS传输门301的输出端BF相连。
当第一时钟信号CLK为高、第二时钟信号CLKF为低电平时，第二CMOS传输门301导通，第二锁存器102处于透明期，则外部输入信号D经过第二CMOS传输门301到达输出端输出信号BF，再经过第二反相器304到达第二锁存器102的输出端输出信号B。
如图4所示，所述第三锁存器103由第三CMOS传输门401、第三PMOS管402、第三NMOS管403和第三反相器404组成，所述第三CMOS传输门401的信号输入端作为第三锁存器103的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第三CMOS传输门401，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第三CMOS传输门401的信号输出端CF与第三反相器404的信号输入端相连，第三反相器404的信号输出端作为第三锁存器103的输出端输出信号C，第三反相器404的输出端C分别与第三PMOS管402、第三NMOS管403的栅极相连，第三NMOS管403的源极接第一时钟信号CLK，第三PMOS管402的源极接第二时钟信号CLKF，第三PMOS管402的漏极、第三NMOS管403的漏极均与第三CMOS传输门401的输出端CF相连接。
当第一时钟信号CLK为高、第二时钟信号CLKF为低电平时，第三CMOS传输门401导通，第三锁存器103处于透明期，则外部输入信号D经过第三CMOS传输门401到达输出端输出信号CF，再经过第三反相器404到达第三锁存器103输出端输出信号C。
如图5所示，所述新型表决器104由第四PMOS管501、第五PMOS管502、第六PMOS管503、第七PMOS管504、第八PMOS管505、第四NMOS管506、第五NMOS管507、第六NMOS管508、第七NMOS管509和第八NMOS管510组成；其中，第四PMOS管501的栅极和第五NMOS管507的栅极均与第一锁存器101输出端相连；第四PMOS管501的源极和第六PMOS管503的源极均接电源VDD；第五PMOS管502的源极、第四PMOS管501的漏极和第八PMOS管505的漏极相连；第五PMOS管502的栅极、第六PMOS管503的栅极、第四NMOS管506的栅极和第七NMOS管509的栅极均与第二锁存器102输出端相连；第五PMOS管502的漏极、第七PMOS管504的漏极、第四NMOS管506的漏极、第六NMOS管508的漏极相连，且该连接端作为三模冗余锁存器的输出端；第六PMOS管503的漏极分别与第七PMOS管504的源极、第八PMOS管505的源极相连；第七PMOS管504的栅极、第六NMOS管508的栅极均与第三锁存器103的输出端连接；第八PMOS管505的栅极、第八NMOS管510的栅极均与第二CMOS传输门301的输出端相连。
以下结合图1至图8对本发明作进一步的说明。
第一时钟信号CLK和第二时钟信号CLKF用于检测采样第一锁存器101、第二锁存器102和第三锁存器103的透明电平控制，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号。
图6为与-或型表决器结构原理图，图7为6P-6N型表决器结构原理图，将其都连接由三个相同结构锁存器构成的三模冗余锁存器主级，分别组成与-或型三模冗余锁存器和6P-6N型三模冗余锁存器。这里通过锁存器包含晶体管数目来衡量锁存器的面积开销，由锁存器结构原理图可知，与-或型三模冗余锁存器包括36个晶体管，6P-6N型三模冗余锁存器包括30个晶体管，本发明仅包括28个晶体管。由此可见，本发明在面积开销上占巨大优势。
进一步来说，在PTM45nm工艺下，利用Hspice仿真工具可测得三种锁存器延迟如下表所示：
锁存器 与-或型 6P-6N型 本发明
延迟(ps) 41.23 22.05 21.18
由此可见，本发明在延迟上也占优。综上所述可知，相比较于上述提到的两种三模冗余锁存器，本发明在具有相同的可靠性前提下，无论是面积开销还是延迟都具有很大优势。
图8为本发明的工作波形示意图，电源电压1V，从上之下分别为电路输入信号D，第一反相器204输出信号A，第二反相器304输出信号B，第三反相器404输出信号C，新型表决器104输出信号Q。
8ns时，电路中无故障注入，输入信号D为低电平，反相器输出信号A、B、C都为高电平，再经过反相的新型表决器输出信号Q为低电平，则该波形示意图所示与本发明的工作原理相符合。
在10ns时，第一反相器204输出信号A产生一个脉冲宽度为2ns的“高低高”型干扰脉冲，第二反相器304和第三反相器404输出信号B和C始终为高电平，经过新型表决器104“三中取二”特性，输出信号Q始终为低电平。实现了滤除“高低高”型单粒子干扰脉冲的目的。
14ns时，输入信号D为高电平，一级反相器输出信号A、B、C都为低电平，再经过反相的新型表决器输出信号Q为高电平。
在16ns时，第二反相器304输出信号B产生一个脉冲宽度为2ns的“低高低”型干扰脉冲，第一反相器204和第三反相器404输出信号A和C始终为低电平，经过新型表决器104反相的“三中取二”特性，输出信号Q始终为高电平，实现了滤除“低高低”型单粒子干扰脉冲的目的。
20ns时，输入信号D为低电平，一级反相器输出信号A、B、C都为高电平，再经过反相的新型表决器输出信号Q为低电平。
在22ns时，第三反相器404输出信号C产生一个脉冲宽度为2ns的“高低高”型干扰脉冲，第一反相器204和第二反相器304输出信号A和B始终为高电平，经过新型表决器104“三中取二”特性，输出信号Q始终为低电平。
综上所述，本发明容错原理简单有效，容忍单粒子翻转的能力强，而且有效降低了面积开销和延迟，是一种低成本的三模冗余锁存器。

Claims (5)

1.一种低成本三模冗余锁存器，其特征在于：包括第一锁存器(101)、第二锁存器(102)、第三锁存器(103)以及新型表决器(104)，第一锁存器(101)、第二锁存器(102)和第三锁存器(103)的信号输入端并联且均接外部输入信号D，第一锁存器(101)输出信号A至新型表决器(104)的第一信号输入端，第二锁存器(102)输出信号B至新型表决器(104)的第二信号输入端，第二锁存器(102)中第二CMOS传输门(301)输出信号BF至新型表决器(104)的第三信号输入端，第三锁存器(103)输出信号C至新型表决器(104)的第四信号输入端，新型表决器的输出信号Q作为三模冗余锁存器的输出信号。
2.根据权利要求1所述的低成本三模冗余锁存器，其特征在于：所述第一锁存器(101)由第一CMOS传输门(201)、第一PMOS管(202)、第一NMOS管(203)和第一反相器(204)组成，所述第一CMOS传输门(201)的信号输入端作为第一锁存器(101)的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第一CMOS传输门(201)，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第一CMOS传输门(201)的信号输出端AF与第一反相器(204)的信号输入端相连，第一反相器(204)的信号输出端作为第一锁存器(101)的输出端输出信号A，第一反相器(204)的输出端分别与第一PMOS管(202)、第一NMOS管(203)的栅极相连，第一NMOS管(203)的源极接第一时钟信号CLK，第一PMOS管(202)的源极接第二时钟信号CLKF，第一PMOS管(202)的漏极、第一NMOS管(203)的漏极均与第一CMOS传输门(201)的输出端AF相连。
3.根据权利要求1所述的低成本三模冗余锁存器，其特征在于：所述第二锁存器(102)由第二CMOS传输门(301)、第二PMOS管(302)、第二NMOS管(303)和第二反相器(304)组成，所述第二CMOS传输门(301)的信号输入端作为第二锁存器(102)的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第二CMOS传输门(301)，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第二CMOS传输门(301)的信号输出端BF与第二反相器(304)的信号输入端相连，第二反相器(304)的信号输出端作为第二锁存器(102)的输出端输出信号B，第二反相器(304)的输出端B分别与第二PMOS管(302)、第二NMOS管(303)的栅极相连，第二NMOS管(303)的源极接第一时钟信号CLK，第二PMOS管(302)的源极接第二时钟信号CLKF，第二PMOS管(302)的漏极、第二NMOS管(303)的漏极均与第二CMOS传输门(301)的输出端BF相连。
4.根据权利要求1所述的低成本三模冗余锁存器，其特征在于：所述第三锁存器(103)由第三CMOS传输门(401)、第三PMOS管(402)、第三NMOS管(403)和第三反相器(404)组成，所述第三CMOS传输门(401)的信号输入端作为第三锁存器(103)的信号输入端接收外部输入信号D，第一时钟信号CLK和第二时钟信号CLKF均传送至第三CMOS传输门(401)，且第一时钟信号CLK与第二时钟信号CLKF互为反相信号；第三CMOS传输门(401)的信号输出端CF与第三反相器(404)的信号输入端相连，第三反相器(404)的信号输出端作为第三锁存器(103)的输出端输出信号C，第三反相器(404)的输出端C分别与第三PMOS管(402)、第三NMOS管(403)的栅极相连，第三NMOS管(403)的源极接第一时钟信号CLK，第三PMOS管(402)的源极接第二时钟信号CLKF，第三PMOS管(402)的漏极、第三NMOS管(403)的漏极均与第三CMOS传输门(401)的输出端CF相连接。
5.根据权利要求1所述的低成本三模冗余锁存器，其特征在于：所述新型表决器(104)由第四PMOS管(501)、第五PMOS管(502)、第六PMOS管(503)、第七PMOS管(504)、第八PMOS管(505)、第四NMOS管(506)、第五NMOS管(507)、第六NMOS管(508)、第七NMOS管(509)和第八NMOS管(510)组成；其中，第四PMOS管(501)的栅极和第五NMOS管(507)的栅极均与第一锁存器(101)输出端相连；第四PMOS管(501)的源极和第六PMOS管(503)的源极均接电源VDD；第五PMOS管(502)的源极、第四PMOS管(501)的漏极和第八PMOS管(505)的漏极相连；第五PMOS管(502)的栅极、第六PMOS管(503)的栅极、第四NMOS管(506)的栅极和第七NMOS管(509)的栅极均与第二锁存器(102)输出端相连；第五PMOS管(502)的漏极、第七PMOS管(504)的漏极、第四NMOS管(506)的漏极、第六NMOS管(508)的漏极相连，且该连接端作为三模冗余锁存器的输出端；第六PMOS管(503)的漏极分别与第七PMOS管(504)的源极、第八PMOS管(505)的源极相连；第七PMOS管(504)的栅极、第六NMOS管(508)的栅极均与第三锁存器(103)的输出端连接；第八PMOS管(505)的栅极、第八NMOS管(510)的栅极均与第二CMOS传输门(301)的输出端相连。
CN201810867884.9A 2018-08-02 2018-08-02 一种低成本三模冗余锁存器 Active CN109361387B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810867884.9A CN109361387B (zh) 2018-08-02 2018-08-02 一种低成本三模冗余锁存器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810867884.9A CN109361387B (zh) 2018-08-02 2018-08-02 一种低成本三模冗余锁存器

Publications (2)

Publication Number Publication Date
CN109361387A true CN109361387A (zh) 2019-02-19
CN109361387B CN109361387B (zh) 2022-02-22

Family

ID=65349808

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810867884.9A Active CN109361387B (zh) 2018-08-02 2018-08-02 一种低成本三模冗余锁存器

Country Status (1)

Country Link
CN (1) CN109361387B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518904A (zh) * 2019-07-31 2019-11-29 安徽大学 一种n-1级故障过滤表决器
CN110855270A (zh) * 2019-09-04 2020-02-28 合肥工业大学 一种低开销的跨层次双模冗余灵敏放大器型触发器
CN110912551A (zh) * 2019-12-09 2020-03-24 合肥工业大学 一种基于dice单元的单粒子三点翻转加固锁存器

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185309A (ja) * 2000-12-18 2002-06-28 Hitachi Ltd データ保持回路および半導体装置並びに半導体装置の設計方法
CN1649270A (zh) * 2004-01-30 2005-08-03 惠普开发有限公司 具有存储节点恢复功能的三冗余锁存器
US20070262787A1 (en) * 2006-05-10 2007-11-15 Lucent Technologies Inc. Soft error tolerant flip flops
US7383479B1 (en) * 2001-02-14 2008-06-03 Xilinx, Inc. Techniques for mitigating, detecting, and correcting single event upset effects in systems using SRAM-based field programmable gate arrays
US20080297191A1 (en) * 2002-12-30 2008-12-04 Actel Corporation Apparatus and method of error detection and correction in a radiation-hardened static random access memory field-programmable gate array
US20090189634A1 (en) * 2008-01-28 2009-07-30 Actel Corporation Single event transient mitigation and measurement in integrated circuits
US7795907B1 (en) * 2009-10-10 2010-09-14 Wang Michael C Apparatus of low power, area efficient FinFET circuits and method for implementing the same
US8384418B1 (en) * 2009-09-08 2013-02-26 Xilinx, Inc. Mitigating the effect of single event transients on input/output pins of an integrated circuit device
CN103326711A (zh) * 2013-06-17 2013-09-25 天津大学 基于三模冗余和dice的抗辐射加固锁存器
US20140247068A1 (en) * 2011-10-21 2014-09-04 Nelson Mandela Metropolitan University Method and circuit structure for suppressing single event transients or glitches in digital electronic circuits
CN104270141A (zh) * 2014-08-14 2015-01-07 合肥工业大学 抗单粒子翻转和单粒子瞬态脉冲的锁存器
CN104901676A (zh) * 2015-06-06 2015-09-09 合肥工业大学 一种抗单粒子多节点翻转的锁存器
US20160254803A1 (en) * 2013-10-16 2016-09-01 Hitachi, Ltd. Semiconductor Device
US9871520B1 (en) * 2016-08-15 2018-01-16 Xilinx, Inc. Voting circuit and self-correcting latches
CN207218665U (zh) * 2017-09-26 2018-04-10 安庆师范大学 一种基于c单元和传输门的抗辐射锁存器电路
CN108352834A (zh) * 2016-09-12 2018-07-31 纳尔逊曼德拉大学 用于抑制数字电子电路中的单粒子瞬变或毛刺的方法和电路

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185309A (ja) * 2000-12-18 2002-06-28 Hitachi Ltd データ保持回路および半導体装置並びに半導体装置の設計方法
US7383479B1 (en) * 2001-02-14 2008-06-03 Xilinx, Inc. Techniques for mitigating, detecting, and correcting single event upset effects in systems using SRAM-based field programmable gate arrays
US20080297191A1 (en) * 2002-12-30 2008-12-04 Actel Corporation Apparatus and method of error detection and correction in a radiation-hardened static random access memory field-programmable gate array
CN1649270A (zh) * 2004-01-30 2005-08-03 惠普开发有限公司 具有存储节点恢复功能的三冗余锁存器
US20070262787A1 (en) * 2006-05-10 2007-11-15 Lucent Technologies Inc. Soft error tolerant flip flops
US20090189634A1 (en) * 2008-01-28 2009-07-30 Actel Corporation Single event transient mitigation and measurement in integrated circuits
US8384418B1 (en) * 2009-09-08 2013-02-26 Xilinx, Inc. Mitigating the effect of single event transients on input/output pins of an integrated circuit device
US7795907B1 (en) * 2009-10-10 2010-09-14 Wang Michael C Apparatus of low power, area efficient FinFET circuits and method for implementing the same
US20140247068A1 (en) * 2011-10-21 2014-09-04 Nelson Mandela Metropolitan University Method and circuit structure for suppressing single event transients or glitches in digital electronic circuits
CN103326711A (zh) * 2013-06-17 2013-09-25 天津大学 基于三模冗余和dice的抗辐射加固锁存器
US20160254803A1 (en) * 2013-10-16 2016-09-01 Hitachi, Ltd. Semiconductor Device
CN104270141A (zh) * 2014-08-14 2015-01-07 合肥工业大学 抗单粒子翻转和单粒子瞬态脉冲的锁存器
CN104901676A (zh) * 2015-06-06 2015-09-09 合肥工业大学 一种抗单粒子多节点翻转的锁存器
US9871520B1 (en) * 2016-08-15 2018-01-16 Xilinx, Inc. Voting circuit and self-correcting latches
CN108352834A (zh) * 2016-09-12 2018-07-31 纳尔逊曼德拉大学 用于抑制数字电子电路中的单粒子瞬变或毛刺的方法和电路
CN207218665U (zh) * 2017-09-26 2018-04-10 安庆师范大学 一种基于c单元和传输门的抗辐射锁存器电路

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
AIBIN YAN等: "A transient pulse dually filterable and online self-recoverable latch", 《IEICE ELECTRONICS EXPRESS 》 *
CHANDARASEKARAN RAMAMURTHY等: "High Performance Low Power Pulse-Clocked TMR Circuits for Soft-Error Hardness", 《IEEE TRANSACTIONS ON NUCLEAR SCIENCE》 *
ZHENGFENG HUAN等: "A New Radiation Hardened by Design Latch for Ultra-Deep-Sub-Micron Technologies", 《2008 14TH IEEE INTERNATIONAL ON-LINE TESTING SYMPOSIUM》 *
刘海龙等: "基于脉冲过滤与时域采样的软错误容忍锁存器设计", 《合肥工业大学学报(自然科学版)》 *
黄正峰等: "容忍单粒子多节点翻转的三模互锁加固锁存器", 《电子科技大学学报》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518904A (zh) * 2019-07-31 2019-11-29 安徽大学 一种n-1级故障过滤表决器
CN110518904B (zh) * 2019-07-31 2024-03-08 安徽大学 一种n-1级故障过滤表决器
CN110855270A (zh) * 2019-09-04 2020-02-28 合肥工业大学 一种低开销的跨层次双模冗余灵敏放大器型触发器
CN110855270B (zh) * 2019-09-04 2022-09-23 合肥工业大学 一种低开销的跨层次双模冗余灵敏放大器型触发器
CN110912551A (zh) * 2019-12-09 2020-03-24 合肥工业大学 一种基于dice单元的单粒子三点翻转加固锁存器

Also Published As

Publication number Publication date
CN109361387B (zh) 2022-02-22

Similar Documents

Publication Publication Date Title
CN109361387A (zh) 一种低成本三模冗余锁存器
CN105162438B (zh) 一种降低毛刺的tspc型d触发器
CN106788379A (zh) 一种基于异构双模冗余的抗辐射加固锁存器
CN104901676A (zh) 一种抗单粒子多节点翻转的锁存器
Hui et al. Circuit and layout combination technique to enhance multiple nodes upset tolerance in latches
CN103326711B (zh) 基于三模冗余和dice的抗辐射加固锁存器
CN105577160A (zh) 一种基于延时单元的自恢复抗单粒子锁存器结构
Zhang et al. A CMOS design style for logic circuit hardening
CN102082568A (zh) 一种抗单粒子瞬态电路
CN103077746B (zh) 一种辐射加固设计的寄存器电路
CN204993301U (zh) 能够抵抗双节点翻转的时域加固锁存器
CN105720948B (zh) 一种基于FinFET器件的时钟控制触发器
CN103475359B (zh) 抗单粒子瞬态脉冲cmos电路
CN108233920A (zh) 3/4双模分频器
CN103093824A (zh) 一种抗单粒子翻转的寄存器电路
CN110912551A (zh) 一种基于dice单元的单粒子三点翻转加固锁存器
CN105071796A (zh) 能够抵抗双节点翻转的时域加固锁存器
CN107425841B (zh) 一种基于跳变检错结构的时序错误检测单元
CN103546146B (zh) 抗单粒子瞬态脉冲cmos电路
CN103888099A (zh) 一种抗单粒子瞬态冗余滤波器电路
CN204068926U (zh) 应用四输入保护门的抗辐射锁存器
CN210578492U (zh) 一种cmos集成电路抗单粒子效应加固电路
CN104579275A (zh) 能够抵抗双节点翻转的触发器结构
CN110855270B (zh) 一种低开销的跨层次双模冗余灵敏放大器型触发器
CN105958974B (zh) 一种基于FinFET器件的TSPC触发器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant