CN110855270B - 一种低开销的跨层次双模冗余灵敏放大器型触发器 - Google Patents

一种低开销的跨层次双模冗余灵敏放大器型触发器 Download PDF

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Abstract

本发明涉及一种低开销的跨层次双模冗余灵敏放大器型触发器，包括第一主锁存器、第二主锁存器以及从锁存器；第一主锁存器和第二主锁存器的结构完全相同，二者均由四个PMOS管和六个NMOS管组成，构成单元级的双模冗余容错机制；从锁存器由六个PMOS管和六个NMOS管组成，采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转。本发明容错原理简单有效，容忍单粒子翻转的能力强，而且本发明使用的晶体管数目较少，有效地降低了功耗开销和面积开销，是一种低开销的跨层次双模冗余灵敏放大器型触发器设计。

Description

一种低开销的跨层次双模冗余灵敏放大器型触发器
技术领域
本发明涉及集成电路设计技术领域，尤其是一种低开销的跨层次双模冗余灵敏放大器型触发器。
背景技术
随着人类航天航空事业和空间技术的高速发展，集成电路越来越广泛地应用于诸多航天零部件和材料中。然而，空间辐射环境中存在着大量的中子、α粒子等高能粒子。在这些空间高能辐射粒子的影响下，处于其中的集成电路极易受到粒子的轰击而发生单粒子翻转，导致芯片发生错误、故障或烧毁，从而带来严重的后果。
触发器是常用的时序逻辑器件，其作为数字系统的关键元件，对系统功能的执行有着不可替代的作用,单粒子翻转将影响触发器的状态并导致错误，带来越发严重的可靠性问题。因此抗辐射加固设计中一个重要方式是对触发器进行加固设计。其中，最经典的是双模冗余加固技术，但是传统双模冗余的灵敏放大器型触发器存在功耗、面积开销较大，制作成本较高等问题。
发明内容
本发明的目的在于提供一种容忍单粒子翻转能力强、能有效降低功耗开销和面积开销的低开销的跨层次双模冗余灵敏放大器型触发器。
为实现上述目的，本发明采用了以下技术方案：一种低开销的跨层次双模冗余灵敏放大器型触发器，包括第一主锁存器、第二主锁存器以及从锁存器；第一主锁存器和第二主锁存器的结构完全相同，二者均由四个PMOS管和六个NMOS管组成，构成单元级的双模冗余容错机制；从锁存器由六个PMOS管和六个NMOS管组成，采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转；
输入信号D和输入信号DB同时传播至第一主锁存器和第二主锁存器，第一主锁存器的输出信号和第二主锁存器的输出信号均传播至从锁存器的输入端，从锁存器的输出信号Q和QB即为该跨层次双模冗余灵敏放大器型触发器的输出信号。
所述的第一主锁存器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管共十个晶体管；
第一主锁存器的输出端为节点SB1和RB1，第三NMOS管和第四NMOS管的栅极作为第一主锁存器的信号输入端分别接收外部输入信号D和DB且D与DB互为反相信号；第一PMOS管的漏极与节点SB1相连接，第一PMOS管的栅极连接时钟信号CLK，第一PMOS管的源极与电源电压VDD相连接；第二PMOS管的漏极与节点SB1相连接，第二PMOS管的栅极与节点RB1相连接，第二PMOS管的源极与电源电压VDD相连接；第三PMOS管的漏极与节点RB1相连接，第三PMOS管的栅极与节点SB1相连接，第三PMOS管的源极与电源电压VDD相连接；第四PMOS管的漏极与节点RB1相连接，第四PMOS管的栅极连接时钟信号CLK，第四PMOS管的源极与电源电压VDD相连接；第一NMOS管的漏极与节点SB1相连接，第一NMOS管的栅极与节点RB1相连接，第一NMOS管的源极与节点A1相连接；第二NMOS管的漏极与节点RB1相连接，第二NMOS管的栅极与节点SB1相连接，第二NMOS管的源极与节点B1相连接；第三NMOS管的漏极与节点A1相连接，第三NMOS管的栅极连接输入信号D，第三NMOS管的源极与节点C1相连接；第四NMOS管的漏极与节点B1相连接，第四NMOS管的栅极连接输入信号DB，第四NMOS管的源极与节点C1相连接；第五NMOS管的漏极与节点C1相连接，第五NMOS管的栅极连接时钟信号CLK，第五NMOS管的源极与地GND相连接；第六NMOS管的漏极与节点A1相连接，第六NMOS管的栅极与电源电压VDD相连接，第六NMOS管的源极与节点B1相连接。
第二主锁存器包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管共十个晶体管；
第二主锁存器的输出为节点SB2和RB2，第九NMOS管和第十NMOS管的栅极作为第二主锁存器的信号输入端分别接收外部输入信号D和DB且D与DB互为反相信号；第五PMOS管的漏极与节点SB2相连接，第五PMOS管的栅极连接时钟信号CLK，第五PMOS管的源极与电源电压VDD相连接；第六PMOS管的漏极与节点SB2相连接，第六PMOS管的栅极与节点RB2相连接，第六PMOS管的源极与电源电压VDD相连接；第七PMOS管的漏极与节点RB2相连接，第七PMOS管的栅极与节点SB2相连接，第七PMOS管的源极与电源电压VDD相连接；第八PMOS管的漏极与节点RB2相连接，第八PMOS管的栅极连接时钟信号CLK，第八PMOS管的源极与电源电压VDD相连接；第七NMOS管的漏极与节点SB2相连接，第七NMOS管的栅极与节点RB2相连接，第七NMOS管的源极与节点A2相连接；第八NMOS管的漏极与节点RB2相连接，第八NMOS管的栅极与节点SB2相连接，第八NMOS管的源极与节点B2相连接；第九NMOS管的漏极与节点A2相连接，第九NMOS管的栅极连接输入信号D，第九NMOS管的源极与节点C2相连接；第十NMOS管的漏极与节点B2相连接，第十NMOS管的栅极连接输入信号DB，第十NMOS管的源极与节点C2相连接；第十一NMOS管的漏极与节点C2相连接，第十一NMOS管的栅极连接时钟信号CLK，第十一NMOS管的源极与地GND相连接；第十二NMOS管的漏极与节点A2相连接，第十二NMOS管的栅极与电源电压VDD相连接，第十二NMOS管的源极与节点B2相连接。
从锁存器包括第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管共十二个晶体管；
从锁存器的输出节点Q和QB作为该低开销的跨层次双模冗余灵敏放大器型触发器的输出，第九PMOS管和第十五NMOS管作为从锁存器的信号输入端接收第一主锁存器输出信号SB1，第十二PMOS管和第十六NMOS管作为从锁存器的信号输入端接收第一主锁存器输出信号RB1，第十三PMOS管和第十七NMOS管作为从锁存器的信号输入端接收第二主锁存器输出信号SB2，第十四PMOS管和第十八NMOS管作为从锁存器的信号输入端接收第二主锁存器输出信号RB2；第九PMOS管的漏极与节点M1相连接，第九PMOS管的栅极与第一主锁存器输出节点SB1相连接，第九PMOS管的源极与电源电压VDD相连接；第十PMOS管的漏极与输出节点Q相连接，第十PMOS管的栅极与输出节点QB相连接，第十PMOS管的源极与电源电压VDD相连接；第十一PMOS管的漏极与输出节点QB相连接，第十一PMOS管的栅极与输出节点Q相连接，第十一PMOS管的源极与电源电压VDD相连接；第十二PMOS管的漏极与节点M4相连接，第十二PMOS管的栅极与第一主锁存器输出节点RB1相连接，第十二PMOS管的源极与电源电压VDD相连接；第十三PMOS管的漏极与输出节点Q相连接，第十三PMOS管的栅极与第二主锁存器输出节点SB2相连接，第十三PMOS管的源极与节点M1相连接；第十四PMOS管的漏极与节点QB相连接，第十四PMOS管的栅极与第二主锁存器输出节点RB2相连接，第十四PMOS管的源极与节点M4相连接；第十三NMOS管的漏极与输出节点Q相连接，第十三NMOS管的栅极与输出节点QB相连接，第十三NMOS管的源极与节点M2相连接；第十四NMOS管的漏极与输出节点QB相连接，第十四NMOS管的栅极与输出节点Q相连接，第十四NMOS管的源极与节点M5相连接；第十五NMOS管的漏极与节点M2相连接，第十五NMOS管的栅极与第一主锁存器输出节点SB1相连接，第十五NMOS管的源极与节点M3相连接；第十六NMOS管的漏极与节点M5相连接，第十六NMOS管的栅极与第一主锁存器输出节点RB1相连接，第十六NMOS管的源极与节点M6相连接；第十七NMOS管的漏极与节点M3相连接，第十七NMOS管的栅极与第二主锁存器输出节点SB2相连接，第十七NMOS管的源极与地GND相连接；第十八NMOS管的漏极与节点M6相连接，第十八NMOS管的栅极与第二主锁存器输出节点RB2相连接，第十八NMOS管的源极与地GND相连接。
由上述技术方案可知，本发明的优点在于：第一，本发明是从电路设计的角度对触发器进行抗辐射加固，利用同构的第一主锁存器和第二主锁存器构成单元级的双模冗余容错机制，从锁存器采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转，容错原理简单有效，容忍单粒子翻转(Single Event Upset,SEU)的能力强；第二，本发明使用的晶体管数目较少，能有效降低功耗开销和面积开销，是一款低开销的跨层次双模冗余灵敏放大器型触发器设计。
附图说明
图1为本发明的电路结构框图；
图2为图1中第一主锁存器的结构原理图；
图3为图1中第二主锁存器的结构原理图；
图4为图1中从锁存器的结构原理图；
图5为传统双模冗余的灵敏放大器型触发器的结构原理图；
图6为本发明的工作波形图。
具体实施方式
如图1所示，一种低开销的跨层次双模冗余灵敏放大器型触发器，其特征在于：包括第一主锁存器001、第二主锁存器002以及从锁存器003；第一主锁存器001和第二主锁存器002的结构完全相同，二者均由四个PMOS管和六个NMOS管组成，构成单元级的双模冗余容错机制；从锁存器003由六个PMOS管和六个NMOS管组成，采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转；
输入信号D和输入信号DB同时传播至第一主锁存器001和第二主锁存器002，第一主锁存器001的输出信号和第二主锁存器002的输出信号均传播至从锁存器003的输入端，从锁存器003的输出信号Q和QB即为该跨层次双模冗余灵敏放大器型触发器的输出信号。
如图2所示，所述的第一主锁存器001包括第一PMOS管101、第二PMOS管102、第三PMOS管103、第四PMOS管104、第一NMOS管105、第二NMOS管106、第三NMOS管107、第四NMOS管108、第五NMOS管109和第六NMOS管110共十个晶体管；
第一主锁存器001的输出端为节点SB1和RB1，第三NMOS管107和第四NMOS管108的栅极作为第一主锁存器001的信号输入端分别接收外部输入信号D和DB且D与DB互为反相信号；第一PMOS管101的漏极与节点SB1相连接，第一PMOS管101的栅极连接时钟信号CLK，第一PMOS管101的源极与电源电压VDD相连接；第二PMOS管102的漏极与节点SB1相连接，第二PMOS管102的栅极与节点RB1相连接，第二PMOS管102的源极与电源电压VDD相连接；第三PMOS管103的漏极与节点RB1相连接，第三PMOS管103的栅极与节点SB1相连接，第三PMOS管103的源极与电源电压VDD相连接；第四PMOS管104的漏极与节点RB1相连接，第四PMOS管104的栅极连接时钟信号CLK，第四PMOS管104的源极与电源电压VDD相连接；第一NMOS管105的漏极与节点SB1相连接，第一NMOS管105的栅极与节点RB1相连接，第一NMOS管105的源极与节点A1相连接；第二NMOS管106的漏极与节点RB1相连接，第二NMOS管106的栅极与节点SB1相连接，第二NMOS管106的源极与节点B1相连接；第三NMOS管107的漏极与节点A1相连接，第三NMOS管107的栅极连接输入信号D，第三NMOS管107的源极与节点C1相连接；第四NMOS管108的漏极与节点B1相连接，第四NMOS管108的栅极连接输入信号DB，第四NMOS管108的源极与节点C1相连接；第五NMOS管109的漏极与节点C1相连接，第五NMOS管109的栅极连接时钟信号CLK，第五NMOS管109的源极与地GND相连接；第六NMOS管110的漏极与节点A1相连接，第六NMOS管110的栅极与电源电压VDD相连接，第六NMOS管110的源极与节点B1相连接。
如图3所示，第二主锁存器002包括第五PMOS管201、第六PMOS管202、第七PMOS管203、第八PMOS管204、第七NMOS管205、第八NMOS管206、第九NMOS管207、第十NMOS管208、第十一NMOS管209和第十二NMOS管210共十个晶体管；
第二主锁存器002的输出为节点SB2和RB2，第九NMOS管207和第十NMOS管208的栅极作为第二主锁存器002的信号输入端分别接收外部输入信号D和DB且D与DB互为反相信号；第五PMOS管201的漏极与节点SB2相连接，第五PMOS管201的栅极连接时钟信号CLK，第五PMOS管201的源极与电源电压VDD相连接；第六PMOS管202的漏极与节点SB2相连接，第六PMOS管202的栅极与节点RB2相连接，第六PMOS管202的源极与电源电压VDD相连接；第七PMOS管203的漏极与节点RB2相连接，第七PMOS管203的栅极与节点SB2相连接，第七PMOS管203的源极与电源电压VDD相连接；第八PMOS管204的漏极与节点RB2相连接，第八PMOS管204的栅极连接时钟信号CLK，第八PMOS管204的源极与电源电压VDD相连接；第七NMOS管205的漏极与节点SB2相连接，第七NMOS管205的栅极与节点RB2相连接，第七NMOS管205的源极与节点A2相连接；第八NMOS管206的漏极与节点RB2相连接，第八NMOS管206的栅极与节点SB2相连接，第八NMOS管206的源极与节点B2相连接；第九NMOS管207的漏极与节点A2相连接，第九NMOS管207的栅极连接输入信号D，第九NMOS管207的源极与节点C2相连接；第十NMOS管208的漏极与节点B2相连接，第十NMOS管208的栅极连接输入信号DB，第十NMOS管208的源极与节点C2相连接；第十一NMOS管209的漏极与节点C2相连接，第十一NMOS管209的栅极连接时钟信号CLK，第十一NMOS管209的源极与地GND相连接；第十二NMOS管210的漏极与节点A2相连接，第十二NMOS管210的栅极与电源电压VDD相连接，第十二NMOS管210的源极与节点B2相连接。
如图4所示，从锁存器003包括第九PMOS管301、第十PMOS管302、第十一PMOS管303、第十二PMOS管304、第十三PMOS管305、第十四PMOS管306、第十三NMOS管307、第十四NMOS管308、第十五NMOS管309、第十六NMOS管310、第十七NMOS管311和第十八NMOS管312共十二个晶体管；
从锁存器003的输出节点Q和QB作为该低开销的跨层次双模冗余灵敏放大器型触发器的输出，第九PMOS管301和第十五NMOS管309作为从锁存器003的信号输入端接收第一主锁存器001输出信号SB1，第十二PMOS管304和第十六NMOS管310作为从锁存器003的信号输入端接收第一主锁存器001输出信号RB1，第十三PMOS管305和第十七NMOS管311作为从锁存器003的信号输入端接收第二主锁存器002输出信号SB2，第十四PMOS管306和第十八NMOS管312作为从锁存器003的信号输入端接收第二主锁存器002输出信号RB2；第九PMOS管301的漏极与节点M1相连接，第九PMOS管301的栅极与第一主锁存器001输出节点SB1相连接，第九PMOS管301的源极与电源电压VDD相连接；第十PMOS管302的漏极与输出节点Q相连接，第十PMOS管302的栅极与输出节点QB相连接，第十PMOS管302的源极与电源电压VDD相连接；第十一PMOS管303的漏极与输出节点QB相连接，第十一PMOS管303的栅极与输出节点Q相连接，第十一PMOS管303的源极与电源电压VDD相连接；第十二PMOS管304的漏极与节点M4相连接，第十二PMOS管304的栅极与第一主锁存器001输出节点RB1相连接，第十二PMOS管304的源极与电源电压VDD相连接；第十三PMOS管305的漏极与输出节点Q相连接，第十三PMOS管305的栅极与第二主锁存器002输出节点SB2相连接，第十三PMOS管305的源极与节点M1相连接；第十四PMOS管306的漏极与节点QB相连接，第十四PMOS管306的栅极与第二主锁存器002输出节点RB2相连接，第十四PMOS管306的源极与节点M4相连接；第十三NMOS管307的漏极与输出节点Q相连接，第十三NMOS管307的栅极与输出节点QB相连接，第十三NMOS管307的源极与节点M2相连接；第十四NMOS管308的漏极与输出节点QB相连接，第十四NMOS管308的栅极与输出节点Q相连接，第十四NMOS管308的源极与节点M5相连接；第十五NMOS管309的漏极与节点M2相连接，第十五NMOS管309的栅极与第一主锁存器001输出节点SB1相连接，第十五NMOS管309的源极与节点M3相连接；第十六NMOS管310的漏极与节点M5相连接，第十六NMOS管310的栅极与第一主锁存器001输出节点RB1相连接，第十六NMOS管310的源极与节点M6相连接；第十七NMOS管311的漏极与节点M3相连接，第十七NMOS管311的栅极与第二主锁存器002输出节点SB2相连接，第十七NMOS管311的源极与地GND相连接；第十八NMOS管312的漏极与节点M6相连接，第十八NMOS管312的栅极与第二主锁存器002输出节点RB2相连接，第十八NMOS管312的源极与地GND相连接。
在本实施方式中，时钟信号CLK用于控制第一主锁存器001和第二主锁存器002在其跳变的上升沿采样输入信号D和DB的值，且输入信号D和输入信号DB互为反相信号。
图5为传统双模冗余的灵敏放大器型触发器结构原理图，其将传统基于灵敏放大器的触发器进行双模冗余并连接C单元构成单元级的双模冗余容错机制来容忍单粒子翻转。这里通过统计触发器所包含的晶体管数目来衡量其面积开销。由触发器的结构原理图可知，传统双模冗余的灵敏放大器型触发器包括40个晶体管(18个PMOS管和22个NMOS管)，而本发明仅包括32个晶体管(14个PMOS管和18个NMOS管)。由此可见，本发明所述触发器减少了晶体管数目，在面积开销上占有一定优势。
此外，在HSPICE仿真工具上进行仿真实验，利用16纳米多栅晶体管预测技术模型(Predictive Technology Model for Multi-Gate transistors，PTM-MG)可测得上述两种触发器的延迟、功耗以及功耗延迟积如下表所示。
Figure GDA0003795072530000081
从表中数据可以得出，本发明在功耗、延时上均具有很大的优势，仅为17.77ps和0.77μW。特别是在功耗延迟积的综合性能比较上，本发明仅为16.17aJ，约占传统双模冗余的灵敏放大器型触发器功耗延迟积的51.37％。综上所述，相比较于传统双模冗余的灵敏放大器型触发器，本发明在具有相同的可靠性(抗单粒子翻转能力)前提下，无论是在面积、功耗、延时还是功耗延迟积方面都有着较大的优势。
图6为本发明所述跨层次双模冗余灵敏放大器型触发器的工作波形图。在HSPICE软件上采用16纳米多栅晶体管预测技术模型(Predictive Technology Model for Multi-Gate transistors，PTM-MG)进行仿真实验，其中电源电压为0.9V，温度为25摄氏度，时钟信号CLK为250MHz。工作波形图从上到下分别为时钟信号CLK、电路输入信号D和DB、从锁存器003的内部节点M2、第一主锁存器001输出节点SB1和RB1、第二主锁存器002输出节点SB2和RB2、从锁存器003的输出信号Q和QB。
在1.5ns时，电路中无故障注入，时钟信号CLK为高电平，输入信号D和DB分别为低、高电平，第一主锁存器001的输出节点SB1、RB1分别为高、低电平，第二主锁存器002的输出节点SB2、RB2分别为高、低电平，从锁存器003的输出信号Q为低电平而QB为高电平。同样在3.5ns时，电路中无故障注入，时钟信号CLK为低电平，输入信号D和DB分别为低、高电平，第一主锁存器001和第二主锁存器002的输出节点SB1、RB1、SB2和RB2均为高电平，从锁存器003的输出信号Q和QB形成互锁状态、保持原有的值不变。综上所述，该工作波形图与本发明的工作原理相符合。
在2.2ns时，时钟信号CLK为高电平，对第一主锁存器001输出节点RB1进行故障注入，如图6中SEU①，使节点RB1产生一个由0到1的翻转，以此模拟空间辐射粒子撞击带来的单粒子翻转现象。节点RB1由0到1的翻转将同时带来节点SB1发生由1到0的翻转，但由于第二主锁存器002的输出节点SB2和RB2保持原先值不变，输出信号Q始终保持为低电平。本发明实现了在时钟高电平抗主锁存器内部节点发生的单粒子翻转的目的。
在3ns时，时钟信号CLK为低电平，对第一主锁存器001的输出节点SB1进行故障注入，如图6中SEU②，使节点SB1产生一个由1到0的翻转，以此模拟空间辐射粒子撞击带来的单粒子翻转现象。但由于此时时钟信号CLK为低电平，第一PMOS管101和第四PMOS管104一直处于导通状态，故节点SB1的值将在很短时间内恢复为原值。而且第二主锁存器002的输出节点SB2和RB2也未受单粒子翻转的影响、保持原有值不变，因此输出信号Q仍然保持为低电平。同样在4ns时，对第一主锁存器001的输出节点RB1进行故障注入，如图6中SEU③，使节点RB1产生一个由1到0的翻转，以此模拟空间辐射粒子撞击带来的单粒子翻转现象。但由于此时时钟信号CLK为低电平，第一PMOS管101和第四PMOS管104一直处于导通状态，故节点RB1的值将在很短时间内恢复为原值。而且第二主锁存器002的输出节点SB2和RB2也未受单粒子翻转的影响、保持原先值不变，因此输出信号Q仍然保持为低电平。本发明实现了在时钟低电平抗主锁存器内部节点发生的单粒子翻转的目的。
在6ns时，时钟信号CLK为高电平，对从锁存器003的内部节点M2进行故障注入，如图6中SEU④，使内部节点M2产生一个由0到1的翻转，以此模拟空间辐射粒子撞击带来的单粒子翻转现象。节点M2发生的单粒子翻转并未影响其他节点的值，输出信号Q始终保持为高电平。本发明实现了在时钟高电平抗从锁存器内部节点发生的单粒子翻转的目的。
在7ns时，时钟信号CLK为低电平，对从锁存器003的内部节点M2进行故障注入，如图6中SEU⑤，使内部节点M2产生一个由0到1的翻转，以此模拟空间辐射粒子撞击带来的单粒子翻转现象。但由于此时第一主锁存器001和第二主锁存器002的输出节点SB1、SB2均为高电平，第十五NMOS管309和第十七NMOS管311导通，故节点M2将很快自恢复为原先的低电平。而且节点M2发生的单粒子翻转同样没有影响其他节点的值，输出信号Q始终保持为高电平。本发明实现了在时钟低电平抗从锁存器内部节点发生的单粒子翻转的目的。
在7.6ns时，时钟信号CLK为低电平，对第一主锁存器001的输出节点SB1和RB1同时进行故障注入，如图6中SEU⑥，使节点SB1和RB1同时产生一个由1到0的翻转，以此模拟空间辐射粒子撞击带来的单粒子翻转现象。由于时钟信号为低电平，第一PMOS管101和第四PMOS管104一直处于导通状态，故节点SB1和RB1的值将在很短时间内恢复为原值。而且由于第二主锁存器002输出节点SB2和RB2的值保持不变，故输出信号Q始终保持为高电平。本发明实现了在时钟低电平抗主锁存器两个内部节点同时发生的单粒子翻转的目的。
综上所述，本发明容错原理简单有效，容忍单粒子翻转的能力强，而且本发明使用的晶体管数目较少，有效地降低了功耗开销和面积开销，是一种低开销的跨层次双模冗余灵敏放大器型触发器设计。

Claims (1)

1.一种低开销的跨层次双模冗余灵敏放大器型触发器，其特征在于：包括第一主锁存器(001)、第二主锁存器(002)以及从锁存器(003)；第一主锁存器(001)和第二主锁存器(002)的结构完全相同，二者均由四个PMOS管和六个NMOS管组成，构成单元级的双模冗余容错机制；从锁存器(003)由六个PMOS管和六个NMOS管组成，采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转；
输入信号D和输入信号DB同时传播至第一主锁存器(001)和第二主锁存器(002)，第一主锁存器(001)的输出信号和第二主锁存器(002)的输出信号均传播至从锁存器(003)的输入端，从锁存器(003)的输出信号Q和QB即为该跨层次双模冗余灵敏放大器型触发器的输出信号；
所述的第一主锁存器(001)包括第一PMOS管(101)、第二PMOS管(102)、第三PMOS管(103)、第四PMOS管(104)、第一NMOS管(105)、第二NMOS管(106)、第三NMOS管(107)、第四NMOS管(108)、第五NMOS管(109)和第六NMOS管(110)共十个晶体管；
第一主锁存器(001)的输出端为节点SB1和RB1，第三NMOS管(107)和第四NMOS管(108)的栅极作为第一主锁存器(001)的信号输入端分别接收外部输入信号D和DB且D与DB互为反相信号；第一PMOS管(101)的漏极与节点SB1相连接，第一PMOS管(101)的栅极连接时钟信号CLK，第一PMOS管(101)的源极与电源电压VDD相连接；第二PMOS管(102)的漏极与节点SB1相连接，第二PMOS管(102)的栅极与节点RB1相连接，第二PMOS管(102)的源极与电源电压VDD相连接；第三PMOS管(103)的漏极与节点RB1相连接，第三PMOS管(103)的栅极与节点SB1相连接，第三PMOS管(103)的源极与电源电压VDD相连接；第四PMOS管(104)的漏极与节点RB1相连接，第四PMOS管(104)的栅极连接时钟信号CLK，第四PMOS管(104)的源极与电源电压VDD相连接；第一NMOS管(105)的漏极与节点SB1相连接，第一NMOS管(105)的栅极与节点RB1相连接，第一NMOS管(105)的源极与节点A1相连接；第二NMOS管(106)的漏极与节点RB1相连接，第二NMOS管(106)的栅极与节点SB1相连接，第二NMOS管(106)的源极与节点B1相连接；第三NMOS管(107)的漏极与节点A1相连接，第三NMOS管(107)的栅极连接输入信号D，第三NMOS管(107)的源极与节点C1相连接；第四NMOS管(108)的漏极与节点B1相连接，第四NMOS管(108)的栅极连接输入信号DB，第四NMOS管(108)的源极与节点C1相连接；第五NMOS管(109)的漏极与节点C1相连接，第五NMOS管(109)的栅极连接时钟信号CLK，第五NMOS管(109)的源极与地GND相连接；第六NMOS管(110)的漏极与节点A1相连接，第六NMOS管(110)的栅极与电源电压VDD相连接，第六NMOS管(110)的源极与节点B1相连接；
第二主锁存器(002)包括第五PMOS管(201)、第六PMOS管(202)、第七PMOS管(203)、第八PMOS管(204)、第七NMOS管(205)、第八NMOS管(206)、第九NMOS管(207)、第十NMOS管(208)、第十一NMOS管(209)和第十二NMOS管(210)共十个晶体管；
第二主锁存器(002)的输出为节点SB2和RB2，第九NMOS管(207)和第十NMOS管(208)的栅极作为第二主锁存器(002)的信号输入端分别接收外部输入信号D和DB且D与DB互为反相信号；第五PMOS管(201)的漏极与节点SB2相连接，第五PMOS管(201)的栅极连接时钟信号CLK，第五PMOS管(201)的源极与电源电压VDD相连接；第六PMOS管(202)的漏极与节点SB2相连接，第六PMOS管(202)的栅极与节点RB2相连接，第六PMOS管(202)的源极与电源电压VDD相连接；第七PMOS管(203)的漏极与节点RB2相连接，第七PMOS管(203)的栅极与节点SB2相连接，第七PMOS管(203)的源极与电源电压VDD相连接；第八PMOS管(204)的漏极与节点RB2相连接，第八PMOS管(204)的栅极连接时钟信号CLK，第八PMOS管(204)的源极与电源电压VDD相连接；第七NMOS管(205)的漏极与节点SB2相连接，第七NMOS管(205)的栅极与节点RB2相连接，第七NMOS管(205)的源极与节点A2相连接；第八NMOS管(206)的漏极与节点RB2相连接，第八NMOS管(206)的栅极与节点SB2相连接，第八NMOS管(206)的源极与节点B2相连接；第九NMOS管(207)的漏极与节点A2相连接，第九NMOS管(207)的栅极连接输入信号D，第九NMOS管(207)的源极与节点C2相连接；第十NMOS管(208)的漏极与节点B2相连接，第十NMOS管(208)的栅极连接输入信号DB，第十NMOS管(208)的源极与节点C2相连接；第十一NMOS管(209)的漏极与节点C2相连接，第十一NMOS管(209)的栅极连接时钟信号CLK，第十一NMOS管(209)的源极与地GND相连接；第十二NMOS管(210)的漏极与节点A2相连接，第十二NMOS管(210)的栅极与电源电压VDD相连接，第十二NMOS管(210)的源极与节点B2相连接；
从锁存器(003)包括第九PMOS管(301)、第十PMOS管(302)、第十一PMOS管(303)、第十二PMOS管(304)、第十三PMOS管(305)、第十四PMOS管(306)、第十三NMOS管(307)、第十四NMOS管(308)、第十五NMOS管(309)、第十六NMOS管(310)、第十七NMOS管(311)和第十八NMOS管(312)共十二个晶体管；
从锁存器(003)的输出节点Q和QB作为该低开销的跨层次双模冗余灵敏放大器型触发器的输出，第九PMOS管(301)和第十五NMOS管(309)作为从锁存器(003)的信号输入端接收第一主锁存器(001)输出信号SB1，第十二PMOS管(304)和第十六NMOS管(310)作为从锁存器(003)的信号输入端接收第一主锁存器(001)输出信号RB1，第十三PMOS管(305)和第十七NMOS管(311)作为从锁存器(003)的信号输入端接收第二主锁存器(002)输出信号SB2，第十四PMOS管(306)和第十八NMOS管(312)作为从锁存器(003)的信号输入端接收第二主锁存器(002)输出信号RB2；第九PMOS管(301)的漏极与节点M1相连接，第九PMOS管(301)的栅极与第一主锁存器(001)输出节点SB1相连接，第九PMOS管(301)的源极与电源电压VDD相连接；第十PMOS管(302)的漏极与输出节点Q相连接，第十PMOS管(302)的栅极与输出节点QB相连接，第十PMOS管(302)的源极与电源电压VDD相连接；第十一PMOS管(303)的漏极与输出节点QB相连接，第十一PMOS管(303)的栅极与输出节点Q相连接，第十一PMOS管(303)的源极与电源电压VDD相连接；第十二PMOS管(304)的漏极与节点M4相连接，第十二PMOS管(304)的栅极与第一主锁存器(001)输出节点RB1相连接，第十二PMOS管(304)的源极与电源电压VDD相连接；第十三PMOS管(305)的漏极与输出节点Q相连接，第十三PMOS管(305)的栅极与第二主锁存器(002)输出节点SB2相连接，第十三PMOS管(305)的源极与节点M1相连接；第十四PMOS管(306)的漏极与节点QB相连接，第十四PMOS管(306)的栅极与第二主锁存器(002)输出节点RB2相连接，第十四PMOS管(306)的源极与节点M4相连接；第十三NMOS管(307)的漏极与输出节点Q相连接，第十三NMOS管(307)的栅极与输出节点QB相连接，第十三NMOS管(307)的源极与节点M2相连接；第十四NMOS管(308)的漏极与输出节点QB相连接，第十四NMOS管(308)的栅极与输出节点Q相连接，第十四NMOS管(308)的源极与节点M5相连接；第十五NMOS管(309)的漏极与节点M2相连接，第十五NMOS管(309)的栅极与第一主锁存器(001)输出节点SB1相连接，第十五NMOS管(309)的源极与节点M3相连接；第十六NMOS管(310)的漏极与节点M5相连接，第十六NMOS管(310)的栅极与第一主锁存器(001)输出节点RB1相连接，第十六NMOS管(310)的源极与节点M6相连接；第十七NMOS管(311)的漏极与节点M3相连接，第十七NMOS管(311)的栅极与第二主锁存器(002)输出节点SB2相连接，第十七NMOS管(311)的源极与地GND相连接；第十八NMOS管(312)的漏极与节点M6相连接，第十八NMOS管(312)的栅极与第二主锁存器(002)输出节点RB2相连接，第十八NMOS管(312)的源极与地GND相连接。
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