WO2018230235A1 - シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路 - Google Patents

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WO2018230235A1
WO2018230235A1 PCT/JP2018/018955 JP2018018955W WO2018230235A1 WO 2018230235 A1 WO2018230235 A1 WO 2018230235A1 JP 2018018955 W JP2018018955 W JP 2018018955W WO 2018230235 A1 WO2018230235 A1 WO 2018230235A1
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redundant
type transistor
node
dice
dice element
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PCT/JP2018/018955
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Inventor
明史 丸
久保山　智司
司 海老原
亜紀子 槙原
Original Assignee
国立研究開発法人宇宙航空研究開発機構
Ｈｉｒｅｃ株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
    • H03K3/356078—Bistable circuits using additional transistors in the feedback circuit with synchronous operation

Definitions

  • the present invention relates to a latch circuit and a flip-flop circuit, and more particularly to a latch circuit and a flip-flop circuit having single event upset (SEU) tolerance.
  • SEU single event upset
  • FIG. 20 shows FIG. 2 of page 2877 of Upset Hardened Memory Design for Submicron CMOS Technology (Non-Patent Document 1).
  • 4 is a circuit diagram of the DICE circuit described in FIG. 4 (transistor numbers are changed). This is the original DICE circuit published by a researcher at the French research institution TIMA. In the figure, a circuit is shown in which four elements each consisting of a p-type transistor and an n-type transistor connected in series are connected in a loop.
  • the gate of the p-type transistor is connected to a node between the p-type transistor and the n-type transistor of the other element in the front, and the gate of the n-type transistor is connected to the p-type transistor of the other element in the rear. Connected to a node between n-type transistors.
  • FIG. 21 is a circuit diagram of a DICE circuit described in US Pat. No. 6,696,873 (Patent Document 1). Note that transistor numbers are replaced. This also describes a circuit in which four elements composed of a p-type transistor and an n-type transistor connected in series are connected in a loop.
  • FIG. 22 is a circuit diagram of a DICE circuit described in US Pat. No. 6,327,176 (Patent Document 2). Note that transistor numbers are replaced. This also describes a circuit in which four elements composed of a p-type transistor and an n-type transistor connected in series are connected in a loop.
  • FIG. 23 is a circuit diagram of a DICE circuit described in US Patent Application Publication No. 2004/0017237 (Patent Document 3) and US Pat.
  • the DICE circuit described in FIGS. 20 to 23 has a difference in the clock input section, etc., but a memory section in which four elements of a p-type transistor and an n-type transistor connected in series are connected in a loop. This is common in that it has the circuit.
  • FIG. 24 is a circuit diagram showing an equivalent DICE circuit by two types of expression methods.
  • four elements consisting of a p-type transistor and an n-type transistor connected in series are connected in a loop, and in the circuit shown on the right side, the drain and gate are connected to each other.
  • four elements (hereinafter referred to as “DICE elements”) made of p-type transistors and n-type transistors are connected in a loop. These are only expressed differently depending on what unit of circuit they are based on, and as a whole, they represent completely equivalent DICE circuits.
  • the element of the expression method on the right side of FIG. 24 is called a DICE element, and will be described using it.
  • FIG. 25 is a block diagram expressing a DICE circuit as a circuit composed of DICE elements.
  • the DICE element circuit is configured by connecting four DICE elements of DICE element 1 to DICE element 4 in a loop shape. Each DICE element is connected through nodes X1 to X4.
  • FIG. 26 is an explanatory diagram of the data holding operation of the DICE circuit.
  • FIG. 26 shows an operation when a DICE circuit is considered in the DICE element.
  • the DICE element is in an isolated state when all the transistors included in the DICE element are OFF.
  • the input / output of the DICE element is the gate input / n-type of the p-type transistor. High (1) at the drain output of the transistor, low (0) at the gate input of the n-type transistor / drain output of the p-type transistor.
  • FIG. 26 shows an explanatory diagram of the data holding operation of the DICE circuit.
  • FIG. 26 shows an operation when a DICE circuit is considered in the DICE element.
  • the DICE element is in an isolated state when all the transistors included in the DICE element are OFF.
  • the input / output of the DICE element is the gate input / n-type of the p-type transistor. High (1) at the drain output of the transistor, low (0) at the gate input of the
  • the DICE element is in a latched state when all of the transistors included in the DICE element are ON.
  • the input / output of the DICE element is the gate input / output of the p-type transistor.
  • the drain output of the n-type transistor is low (0), and the gate input of the n-type transistor / the drain output of the p-type transistor is high (1).
  • the four DICE elements connected in a loop are alternately in different states: isolated state-latch state-isolate state-latch state or latch state-isolate state-latch state-isolate state.
  • FIG. 27 is an explanatory diagram of the principle of SEU tolerance of a conventional DICE circuit.
  • the conventional DICE circuit because the DICE elements in the latched state and the isolated state are alternately adjacent to each other, the logic between the nodes continues without contradiction, and the data can be stably held.
  • both adjacent latch-state (on-state) DICE nodes eg, : The original state is restored (complemented) by the DICE element 1 and the DICE element 3). Accordingly, the DICE circuit as a whole is kept in a normal state, and the retained data is not inverted (SEU generation).
  • the DICE element 1 to the DICE element 4 are in the order of on (latched state) -off (isolated state) -on (latch state) -off (isolated state).
  • the p-type transistor and the n-type transistor of the DICE element 2 are off, but ions are incident on one or both of them and inverted from off to on.
  • the DICE element 2 is switched from OFF to ON for a moment due to a malfunction, but because the correct data is input to the DICE element 2 from the DICE element 1 and the DICE element 3 on both sides, the DICE element 2 is incident.
  • the influence of ions disappears, it immediately returns to the correct operation and is turned off. In this way, the conventional DICE circuit prevents the occurrence of SEU.
  • SEU can occur when ions are incident under specific conditions.
  • the data held in the DICE circuit is inverted (SEU is generated) when a total of two or more off-state transistors across different DICE elements (eg, DICE element 2 and DICE element 4) are simultaneously turned on. is there.
  • An off-state transistor of each of the off-state DICE nodes (eg, DICE element 2 and DICE element 4) on both sides of the on-state DICE element (eg: DICE element 3) is inverted by incident ions. For this reason, when two erroneous data are given to an on-state DICE element (eg, DICE element 3), the data complementing function does not work and the DICE circuit generates SEU.
  • FIG. 28 is an explanatory diagram of a mechanism in which SEU occurs in a conventional DICE circuit.
  • a case where ions are simultaneously incident on the DICE element 2 and the DICE element 4 is shown.
  • Such a situation can occur when different ions are incident on the DICE element 2 and the DICE element 4 at the same time, but can also occur when one ion passes through the region of the DICE element 2 and the DICE element 4 in the substrate. . Therefore, in a conventional DICE circuit, depending on the intensity and direction of incident ions, a pair of two transistors (called a critical transistor pair) may be simultaneously reversed from off to on. In this case, the logic state of the DICE circuit Is inverted and SEU is generated. Thus, the conventional DICE circuit may not be able to sufficiently prevent SEU.
  • FIG. 29 is a diagram showing a critical transistor pair of a conventional DICE circuit.
  • the DICE circuit shown on the left side of FIG. 29 includes a p-type transistor P1, an n-type transistor N1, a p-type transistor P2, an n-type transistor N2, a p-type transistor P3, an n-type transistor N3, a p-type transistor P4, and an n-type transistor.
  • a combination of eight types of transistors shown in the two tables on the right side of FIG. 29 (where “SEU” is indicated at the intersection) is a critical transistor pair. If any of these critical transistor pairs are simultaneously turned on by malfunction, the logic state of the DICE circuit is inverted.
  • the conventional DICE circuit has potential vulnerability to SEU.
  • the present invention has been made in view of the above problems, and provides a latch circuit and a flip-flop circuit with higher SEU resistance by redundancy by multiplexing DICE circuits.
  • the single event upset tolerance latch circuit according to the present invention is configured in series, parallel, and series-parallel to each of the eight transistors constituting the conventional DICE latch circuit in order to duplicate the series duplication in parallel. By adding redundant transistors at three positions, each is replaced with four transistors, and the first data input unit and the second data input unit are also redundantly made redundant. It is characterized by that.
  • the single event upset tolerance latch circuit according to the present invention is configured such that redundant first, second, third and fourth DICE elements are controlled in phase opposite to the clock which controls the first and second data input units, respectively.
  • the connection to the positive power source or the negative power source can be controlled.
  • the single event upset tolerant latch circuit of the present invention has 14 types of critical transistor combinations where simultaneous inversion can cause a single event, and at least two of the three transistors in the same combination are
  • the gates can be arranged with a predetermined distance between the gates on a straight line in the vertical direction or the horizontal direction.
  • the single event upset tolerance latch circuit of the present invention has a redundant first DICE element and a redundant fourth DICE element arranged vertically, and a redundant third DICE element and a redundant second DICE element.
  • the circuits other than the first DICE element made redundant, the second DICE element made redundant, the third DICE element made redundant, and the fourth DICE element made redundant are arranged one above the other.
  • a circuit layout arranged between the circuit of the first DICE element made redundant and the circuit of the fourth DICE element made redundant, and the circuit of the third redundant DICE element arranged vertically and the circuit of the second redundant DICE element arranged It can be configured to have.
  • the redundant first data input section is composed of two transmission gates
  • the redundant second data input section is composed of two transmission gates. Can be.
  • redundant transistors are added at eight positions in order to triple the transistors constituting the DICE element in series in parallel. By doing so, it is possible to configure it to be composed of nine transistors and to accept inputs from the same data source through three transmission gates.
  • the single event upset resistance latch circuit according to the present invention is redundant at k 2 ⁇ 1 positions so that each of the transistors constituting the DICE element is k-layered in series and k-layered in parallel.
  • each of the transistors constituting the DICE element is k-layered in series and k-layered in parallel.
  • it can be configured from k 2 transistors, and the input from the same data source can be received through the k transmission gates.
  • the single event upset tolerance latch circuit of the present invention uses two of the master part and the slave part of the subsequent stage, and the output of the single event upset tolerance latch circuit of the master part is the single event upset tolerance of the slave part. Connect to the input of the latch circuit, and input a single-phase upset tolerance latch circuit in the slave section by inputting a clock that is out of phase with the clock input to the single-event upset tolerance latch circuit in the master section.
  • a flip-flop circuit can be configured.
  • the DICE latch circuit eight transistors constituting the DICE latch circuit are respectively added with redundant transistors at three positions in series, parallel, and series-parallel in order to duplicate what is duplicated in series in parallel.
  • the first data input section and the second data input section are also made redundant twice, so that the SEU resistance superior to that of the conventional DICE latch circuit is achieved. It has the effect.
  • the redundant first, second, third, and fourth DICE elements are connected to the positive power source or the negative power source by controlling the phase opposite to the clock that controls the first and second data input units, respectively.
  • the connection is controlled, there is an effect that the data from the data input unit can be reliably held by controlling the clock.
  • the present invention relates to 14 types of critical transistor combinations where simultaneous inversion can cause a single event, and at least two of the three transistors in the same combination are vertically aligned in the circuit layout. If they are arranged with a predetermined distance between the gates on a straight line in the direction or the horizontal direction, the triangular openings having the three critical transistors as vertices can be widened, and the number of incident particles can be increased by three. This has the effect of reducing the possibility that SEU will occur due to the simultaneous inversion of the critical transistors.
  • the present invention arranges the circuit of the first DICE element made redundant and the circuit of the fourth DICE element made redundant, and arranged the circuit of the third DICE element made redundant and the second DICE element made redundant vertically. Redundant first DICE element, redundant second DICE element, redundant third DICE element, and redundant fourth DICE element other than the redundant first DICE element arranged vertically If the circuit layout is arranged between the circuit of the redundant fourth DICE element and the circuit of the redundant third DICE element and the circuit of the redundant second DICE element arranged above and below, Widen the triangular opening with the critical transistor at the top It is possible to have the effect that the three critical transistors by the incident particle may SEU occurs inverted simultaneously decreases further.
  • the redundant first data input section is composed of two transmission gates
  • the redundant second data input section is composed of two transmission gates
  • the present invention is composed of nine transistors by adding redundant transistors at eight positions in order to triple the transistors that make up the DICE element in parallel to each other in series.
  • the number of transistors that form a critical combination increases, which is superior. SEU resistance can be obtained.
  • the present invention adds k 2 redundant transistors at positions k 2 ⁇ 1 to add k redundantly in parallel to each of the transistors constituting the DICE element. If it is composed of a plurality of transistors and each input from the same data source is received through k transmission gates, the number of transistors that form a critical combination (the transistors that generate SEUs when inverted) is reduced. It has the effect that it can increase further and can obtain the further outstanding SEU tolerance.
  • the present invention uses two master units, a master unit in the previous stage and a slave unit in the subsequent stage, and connects the output of the single event upset tolerance latch circuit in the master unit to the input of the single event upset tolerance latch circuit in the slave unit.
  • the flip-flop circuit can be configured.
  • FIG. 1 is an explanatory diagram showing the principle of redundancy by duplicating DICE elements (DE) in series and in parallel.
  • FIG. 2 is a block diagram of a HyperDICE memory unit composed of HyperDICE elements.
  • FIG. 3 is a circuit diagram of the HyperDICE memory unit (HDM).
  • FIG. 4 is an explanatory diagram of the operation of the HyperDICE memory unit.
  • FIG. 5 is a circuit diagram of a HyperDICE latch circuit (HDL).
  • FIG. 6 is a circuit diagram of a circuit that generates two clock signals having a predetermined timing difference.
  • FIG. 7 is a circuit diagram of the output buffer unit (OBF).
  • FIG. 8 is a truth table of the HyperDICE latch circuit (HDL).
  • FIG. 1 is an explanatory diagram showing the principle of redundancy by duplicating DICE elements (DE) in series and in parallel.
  • FIG. 2 is a block diagram of a HyperDICE memory unit composed of HyperDICE elements.
  • FIG. 3
  • FIG. 9A is an explanatory diagram showing the principle of SEU tolerance of the HyperDICE latch circuit (HDL) and is a diagram showing the case of normal operation.
  • FIG. 9B is an explanatory diagram illustrating the principle of SEU tolerance of the HyperDICE latch circuit (HDL), and illustrates a case where no SEU occurs.
  • FIG. 9C is an explanatory diagram illustrating the principle of SEU tolerance of the HyperDICE latch circuit (HDL) and illustrates a case where no SEU occurs.
  • FIG. 10 is an explanatory diagram illustrating the principle of SEU tolerance of the HyperDICE latch circuit (HDL), and is an explanatory diagram when SEU occurs.
  • FIG. 11 is an explanatory diagram of a critical transistor.
  • FIG. 12 is a layout diagram of critical transistors.
  • FIG. 13 is an explanatory diagram of a critical three transistor that causes SEU generation in the HyperDICE latch circuit (HDL).
  • FIG. 14 is a table showing combinations of three critical transistors that should not be reversed at the same time.
  • FIG. 15 is a layout diagram of the HyperDICE latch circuit. 16A to 16C are enlarged views of the layout shown on the upper side of FIG. 15 and divided into three parts. 16A to 16C are enlarged views of the layout shown on the upper side of FIG. 15 and divided into three parts. 16A to 16C are enlarged views of the layout shown on the upper side of FIG. 15 and divided into three parts.
  • FIG. 17A is a circuit diagram of the triple HyperDICE element (3HDE1). FIG.
  • FIG. 17B is a block diagram of a triple HyperDICE latch circuit (3HDL).
  • FIG. 18A is a circuit diagram of a k-duplex HyperDICE element (kHDE1) (k is an integer of 4 or more).
  • FIG. 18B is a block diagram of a k-duplex HyperDICE latch circuit (kHDL).
  • FIG. 19 is a block diagram of a HyperDICE flip-flop circuit (HDFF).
  • FIG. 20 shows FIG. 2 of page 2877 of Upset Hardened Memory Design for Submicron CMOS Technology (Non-Patent Document 1).
  • 4 is a circuit diagram of a DICE circuit described in FIG.
  • FIG. 21 is a circuit diagram of a DICE circuit described in US Pat. No. 6,696,873 (Patent Document 1).
  • FIG. 22 is a circuit diagram of a DICE circuit described in US Pat. No. 6,327,176 (Patent Document 2).
  • FIG. 23 is a circuit diagram of a DICE circuit described in US Patent Application Publication No. 2004/0017237 (Patent Document 3) and US Pat. No. 6,696,874.
  • FIG. 24 is a circuit diagram showing an equivalent DICE circuit by two types of expression methods.
  • FIG. 25 is a block diagram expressing a DICE circuit as a circuit composed of DICE elements.
  • FIG. 26 is an explanatory diagram of the data holding operation of the DICE circuit.
  • FIG. 27 is an explanatory diagram of the principle of SEU tolerance of a conventional DICE circuit.
  • FIG. 28 is an explanatory diagram of a mechanism for generating SEU in a conventional DICE circuit.
  • FIG. 29 is a diagram showing a critical transistor pair of a conventional DICE circuit.
  • FIG. 1 is an explanatory diagram showing the principle of redundancy by duplicating DICE elements (DE) in series and in parallel.
  • a conventional DICE element (DE) is described at the left end of the figure.
  • the drain and gate are composed of a p-type transistor P1 and an n-type transistor N1, and the gate of the p-type transistor P1 and the drain of the n-type transistor N1 are connected to form a node X4.
  • the gate of the transistor N1 and the drain of the p-type transistor P1 are connected to form a node X1.
  • FIG. 1 is an explanatory diagram showing the principle of redundancy by duplicating DICE elements (DE) in series and in parallel.
  • a conventional DICE element (DE) is described at the left end of the figure.
  • the drain and gate are composed of a p-type transistor P1 and an n-type transistor N1, and the gate of the p-type transistor P1 and the drain of the n-type transistor N1 are connected to
  • a p-type transistor P1 and an n-type transistor N1 are connected in series by connecting transistors of the same conductivity type in series. Duplicate. That is, a double p-type transistor P1_1 is inserted in series with the p-type transistor P1_2, and a double n-type transistor N1_1 is inserted in series with the n-type transistor N1_2.
  • the p-type transistor P1 is replaced with the p-type transistor P1_1 and the p-type transistor P1_2, and the n-type transistor N1 is replaced with the n-type transistor N1_1 and the n-type transistor N1_2.
  • a serial duplex DICE element (DE ′) is obtained.
  • serially duplexed transistors of the serial duplex DICE element (DE ') are duplexed in parallel. That is, as shown in the right end of FIG. 1, a double p-type transistor P1_3 / p-type transistor P1_4 is inserted in parallel with the p-type transistor P1_1 / p-type transistor P1_2, and the n-type transistor N1_1 / n-type transistor N1_2 is inserted. In parallel, a double n-type transistor N1_3 / n-type transistor N1_4 is inserted. At this time, the gate input is made in common with the gates of the transistors facing each other in the same stage in parallel.
  • the gates of the p-type transistor P1_1 and p-type transistor P1_3 and the drain of the n-type transistor N1_4 are connected to form a node X4_1, and the gates of the p-type transistor P1_2 and p-type transistor P1_4 and the drain of the n-type transistor N1_2 are connected.
  • a node X4_2 is formed, and the gates of the n-type transistor N1_2 and n-type transistor N1_4 and the drain of the p-type transistor P1_2 are connected to form a node X1_1.
  • the gates of the n-type transistor N1_1 and n-type transistor N1_3 and the p-type transistor P1_4 Are connected to form a node X1_2.
  • the p-type transistor P1 is replaced with the p-type transistor P1_1, the p-type transistor P1_2, the p-type transistor P1_3, and the p-type transistor P1_4, and the n-type transistor N1 is replaced with the n-type transistor N1_1 and the n-type transistor N1_1.
  • the type transistor N1_2, the n-type transistor N1_3, and the n-type transistor N1_4 are replaced, the node X1 is replaced with the nodes X1_1 and X1_2, and the node X4 is replaced with the nodes X4_1 and X4_2.
  • HyperDICE element a circuit made redundant by serially duplicating each transistor of the conventional DICE circuit in this way.
  • the HyperDICE element (HDE) is an n-type element by adding redundant transistors at three positions in series, parallel, and series-parallel in order to parallelize the doubled transistors in series.
  • This is a redundant DICE element consisting of a total of eight transistors, each consisting of four p-type transistors.
  • what was duplexed in series first was duplexed in parallel, but it is the same even if what was duplexed in parallel first is duplexed in series.
  • the symbol of two transistors doubled in parallel the symbol of one conductor passes through the portion representing the gate, which is commonly connected to the conductor. (Ie, their gates are connected in parallel to each other).
  • FIG. 2 is a block diagram of a HyperDICE memory unit composed of HyperDICE elements.
  • the HyperDICE memory unit (HDM) is formed by connecting four HyperDICE elements (HDE1, HDE2, HDE3, and HDE4) in a loop.
  • Each HyperDICE element has four connection points (nodes), and nodes X4_1, X4_2, X1_1, and X1_2 of the HyperDICE element (HDE1) are nodes X4_1, X4_2, and HyperDICE elements of the HyperDICE element (HDE4), respectively.
  • the nodes X1_1, X1_2, X2_1, and X2_2 of the HyperDICE element (HDE2) are shared and connected to the nodes X1_1 and X1_2 of the HyperDICE element (HDE1) and the nodes X2_1 and X2_2 of the HyperDICE element (HDE3), respectively.
  • the nodes X2_1, X2_2, X3_1, and X3_2 of the HyperDICE element (HDE3) are shared and connected to the nodes X2_1 and X2_2 of the HyperDICE element (HDE2) and the nodes X3_1 and X3_2 of the HyperDICE element (HDE4), respectively.
  • the nodes X3_1, X3_2, X4_1, and X4_2 of the HyperDICE element (HDE4) are shared and connected to the nodes X3_1 and X3_2 of the HyperDICE element (HDE3) and the nodes X4_1 and X4_2 of the HyperDICE element (HDE1), respectively. ing.
  • FIG. 3 is a transistor level circuit diagram of the HyperDICE memory unit (HDM).
  • the HyperDICE element HDE1 to HDE4 shown in FIG. 2 is applied with the transistor level circuit of the HyperDICE element (HDE) shown on the right side of FIG.
  • HDE transistor level circuit of the HyperDICE element
  • FIG. 4 is an explanatory diagram of the operation of the HyperDICE memory unit.
  • the input / output is 1 (high) at the gate input of the p-type transistor / the drain output of the n-type transistor, and 0 at the gate input of the n-type transistor / the drain output of the p-type transistor.
  • the operation in the isolated state of (low) is shown.
  • the input / output of the HyperDICE element HDE1 is 0 at the gate input of the p-type transistor / the drain output of the n-type transistor.
  • the upper table of FIG. 4 shows the logical states of the respective HyperDICE elements HDE1 to HDE4.
  • the HyperDICE elements in different states are adjacent to each other, so that one logical state is stably held in the entire HyperDICE memory unit. In this way, the HyperDICE latch memory unit holds two logical states.
  • the same logical state is input to the HyperDICE element HDE1 and the HyperDICE element HDE3, or the same logical state is input to the HyperDICE element HDE2 and the HyperDICE element HDE4. be able to.
  • FIG. 5 is a circuit diagram of a HyperDICE latch circuit (HDL).
  • FIG. 5 shows a HyperDICE latch circuit (HDL) configured by adding a data input unit or the like to the HyperDICE memory unit (HDM) shown in FIG.
  • the HyperDICE latch circuit (HDL) is obtained by adding the following circuit to the HyperDICE memory unit (HDM): A p-type transistor (P9_1) connected to the positive power supply V DD side of the HyperDICE element (HDE1) and controlled by the clock signal CKB1 (ON when the clock signal CKB1 is 0 and OFF when the clock signal CKB1 is 1).
  • N-type transistor (N9_1) connected to the negative power supply V SS side of the HyperDICE element (HDE2) and controlled by the clock signal CK1 (on when the clock signal CK1 is 1 and off when the clock signal CK1 is 0)
  • a p-type transistor (P9_2) connected to the positive power supply V DD side of the HyperDICE element (HDE3) and controlled by the clock signal CKB3 (ON when the clock signal CKB3 is 0 and OFF when the clock signal CKB3 is 1).
  • N-type transistor (N9_2) connected to the negative power supply V SS side of the HyperDICE element (HDE4) and controlled by the clock signal CK3 (on when the clock signal CK3 is 1 and off when the clock signal CK3 is 0) ;
  • the node is connected downstream to each of the node X1_1 and the node X1_2 shared by the HyperDICE element (HDE1) and the HyperDICE element (HDE2), and is controlled by the clock signal CKB1 and its opposite phase clock signal CK1 (the clock signal CKB1 is 0)
  • the node is connected downstream to each of the node X3_1 and the node X3_2 shared by the HyperDICE element (HDE3) and the HyperDICE element (HDE4), and is controlled by the clock signal CKB3 and its opposite phase clock signal CK3 (the clock signal
  • the node X3_1 includes a data output unit for obtaining an inverted data output QB. Data output or inverted data output can be obtained from any node.
  • the HyperDICE latch circuit constitutes a single event upset tolerance latch circuit having SEU tolerance superior to that of the conventional DICE circuit.
  • the configuration of the HyperDICE latch circuit will be described using terms that are distinguished by adding an ordinal number to each circuit element name.
  • the basic circuit of the HyperDICE latch circuit (HDL) is composed of a p-type transistor and an n-type transistor whose gate and drain are connected to each other, and a first circuit between the gate of the p-type transistor and the drain of the n-type transistor.
  • Dual Interlocked Storage Cell (DICE) elements having a node, a second node between the drain of the p-type transistor and the gate of the n-type transistor are connected in series and in a loop
  • a first DICE element including a first p-type transistor (P1_1) and a first n-type transistor (N1_1) having a gate and a drain connected to each other
  • a second DICE element including a second p-type transistor (P2_1) and a second n-type transistor (N2_1) whose gates and drains are connected to each other
  • a third DICE element including a third p-type transistor (P3_1) and a third n-type transistor (N3_1) whose gates and drains are connected to each other
  • a fourth DICE element including a fourth p-type transistor (P4_1) and a fourth n-type transistor (N4_1) whose gates and drains are connected to each other;
  • the first, second, third and fourth DICE elements made redundant are the clock for controlling the first and second data input units, respectively.
  • the connection with the positive power source or the negative power source is controlled by the reverse phase control.
  • the gates of the transistors that are duplicated and the transistors that are duplicated in parallel are connected in common.
  • the gates of the transistors that are duplicated in series and the transistors that are duplicated in series and parallel are connected in common.
  • the transistor to be duplicated and the transistor to be duplicated in series are connected in series,
  • the transistors that are duplexed in parallel and the transistors that are duplexed in series and parallel are connected in series.
  • the series, parallel, and series-parallel duplication are: For each of the first to fourth p-type transistors (P1_1, P2_1, P3_1, P4_1) constituting the first to fourth DICE elements, the first to fourth series duplexed p-type transistors (P1_2, P2_2, P3_2). , P4_2) are connected in series to the negative power supply side, and each of the redundant n-type transistors (N1_1, N2_1, N3_1, N4_1) constituting the first to fourth DICE elements is serially duplexed.
  • n-type transistors (N1_2, N2_2, N3_2, N4_2) are connected in series to the positive power supply side, For each of the first to fourth p-type transistors (P1_1, P2_1, P3_1, P4_1) constituting the redundant first to fourth DICE elements, the first to fourth gates are connected to each other.
  • the parallel dual p-type transistors (P1_3, P2_3, P3_3, P4_3) and the first to fourth series dual p-type transistors (P1_2, P2_2, P3_2, P4_2) that constitute the redundant first to fourth DICE elements, respectively.
  • the first to fourth series-parallel duplexed p-type transistors (P1_4, P2_4, P3_4, P4_4), each having its gate connected to each other, are connected in series to the negative power supply side, The first to fourth gates connected to the first to fourth n-type transistors (N1_1, N2_1, N3_1, N4_1) constituting the redundant first to fourth DICE elements, respectively.
  • the first to fourth series-parallel duplexed n-type transistors (N1_4, N2_4, N3_4, N4_4) are connected in series to the positive power supply side. .
  • the p-type transistors that are duplicated in series and the p-type transistors that are duplicated in series and parallel are connected in common. Connected to the drain side of the serially duplicated n-type transistor connected in series to the n-type transistor to form a redundant DICE element first node by being duplicated, The commonly connected gates of the n-type transistor duplexed in series and the n-type transistor duplexed in series are connected to the drain of the series-doubled p-type transistor connected to the duplexed p-type transistor.
  • the redundant DICE element second node is formed by being connected to the side and being duplicated.
  • the gate of the first p-type transistor (P1_1) included in the redundant first DICE element and the first series-parallel duplexing The node between the drains of the n-type transistor (N1_4) is the first DICE element first node (X4_1) made redundant,
  • the second DICE element in which the node between the gate of the second p-type transistor (P2_1) and the drain of the second series-parallel duplexed n-type transistor (N2_4) included in the second DICE element made redundant is made redundant.
  • 1 node (X1_1), the redundant second DICE element first node (X1_1) is connected to the redundant first data input unit,
  • the third DICE element in which the node between the gate of the third p-type transistor (P3_1) and the drain of the third series-parallel duplexed n-type transistor (N3_4) included in the redundant third DICE element is made redundant.
  • the fourth DICE element in which the node between the gate of the fourth p-type transistor (P4_1) and the drain of the fourth series-parallel duplexed n-type transistor (N4_4) included in the redundant fourth DICE element is redundant.
  • the first DICE element in which a node between the gate of the first series duplex p-type transistor (P1_2) and the drain of the first series duplex n-type transistor (N1_2) included in the first DICE element made redundant is made redundant Forming a redundant first node (X4_2);
  • a second DICE element in which a node between the gate of the second series duplex p-type transistor (P2_2) and the drain of the second series duplex n-type transistor (N2_2) included in the second DICE element made redundant is made redundant
  • a redundant first node (X1_2) forming a redundant first DICE element redundant first node (X1_2) is connected to the redundant first data input unit,
  • Element second node (X1_1) The second DICE in which a node between the drain of the second series duplex p-type transistor (P2_2) and the gate of the second series duplex n-type transistor (N2_2) included in the second DICE element made redundant is made redundant Element second node (X2_1), The third DICE with a redundant node between the drain of the third series duplexed p-type transistor (P3_2) and the gate of the third series duplexed n-type transistor (N3_2) included in the redundant third DICE element Element second node (X3_1), The fourth DICE in which a node between the drain of the fourth serial duplex p-type transistor (P4_2) and the gate of the fourth serial duplex n-type transistor (N4_2) included in the redundant fourth DICE element is redundant Element second node (X4_1), The first DICE element duplexing in which the node between the drain of the first series-parallel duplexing p-type transistor (
  • the redundant first data input section is composed of two transmission gates, and the respective outputs of the transmission gates are made redundant.
  • the redundant second data input unit is composed of two transmission gates, and each output of the transmission gate is duplicated with the redundant fourth fourth DICE element first node and the redundant fourth DICE element. Connected to the first node.
  • the HyperDICE latch circuit (HDL) is applied with two types of clock signals CK1 (and anti-phase CKB1) and CK3 (and anti-phase CKB3), but these may be the same signal.
  • the transmission gates TG1 and TG2 are turned on (conductive state), and data can be input via the gates, and p-type transistors P9_1 and P9_2 and n
  • the type transistors N9_1 and N9_2 are turned off to turn off the power supplied from the HyperDICE element HDE1 to HDE4 so that the logic state of the HyperDICE latch circuit (HDL) is defined according to the data input.
  • the transmission gates TG1 and TG2 are turned off (non-conducting state), and data input through the gates is impossible, and the p-type transistors P9_1 and P9_2 and the n-type are input.
  • the transistors N9_1 and N9_2 are turned on to turn on the power supplied from the HyperDICE element HDE1 to HDE4 so that the logic state of the HyperDICE latch circuit (HDL) is maintained.
  • the clock signal (CK1) (and the anti-phase CKB1) and the clock signal (CK3) (and the anti-phase CKB3) have a slight timing difference within one clock cycle.
  • the fall of the clock signal (CKB3) which is a polarity that turns on the transmission gate (TG2) when it is at a high level, is a polarity that turns on the transmission gate (TG1) when it is at a high level.
  • the same timing as the fall of the clock signal (CKB1) The edge of the clock is delayed so that the rising edge of the clock signal (CKB3) is a timing having a predetermined delay time from the rising edge of the clock (CKB1).
  • FIG. 6 is a circuit diagram of a circuit that generates two clock signals having a predetermined timing difference.
  • the clock signal (CK1) and the clock signal (CK3) having such a timing difference, the clock signal (CK1) and the clock signal are generated in the circuit of the clock buffer unit (CKBF1) shown on the upper side of FIG. (CKB1) is generated, and a clock signal (CK2) and a clock signal (CKB2) whose timings are delayed are generated from them through two inverters connected in series which are delay circuits for SET countermeasures.
  • the clock signal (CKB1) and the clock signal (CKB2) are input to the setup / hold countermeasure circuit in the clock buffer unit (CKBF2) shown on the lower side of FIG.
  • a clock signal (CKB3) having a predetermined delay time from the rising edge of the signal (CKB1) and a clock signal having a predetermined delay time from the falling edge of the clock signal (CK1) when the clock signal (CK3) falls. (CK3) is generated.
  • the clock signal (CK1) (and the anti-phase CKB1) and the clock signal (CK3) (and the anti-phase CKB3) have a timing difference
  • the clock signal (CK1) (or the anti-phase CKB1) is generated. Due to the delay between the part of the memory part consisting of the applied DICE elements HDE1 and HDE2 and the part of the memory part consisting of the DICE elements HDE3 and HDE4 to which the clock signal (CK3) (or reverse phase CKB3) is applied. Even if an erroneous input is made upstream by a single event transient (SET) during a period in which the clock signals do not match, it prevents the data in both memory portions from changing due to this. be able to.
  • SET single event transient
  • FIG. 7 is a circuit diagram of the output buffer unit (OBF).
  • the output buffer unit (OBF) outputs inverted output data QB appearing in the data output unit as output data Q through an inverter.
  • the output buffer unit (OBF) is configured by an inverter composed of two p-type and n-type transistors, but the output buffer unit (OBF) is a single p-type and n-type transistor.
  • An inverter configured may be used. The number of transistors constituting the inverter should be determined by the drive capability and the transistor size.
  • FIG. 8 is a truth table of the HyperDICE latch circuit (HDL).
  • the HyperDICE latch circuit (HDL) When the clock signal CK (CK1 and CK3) is 0, the HyperDICE latch circuit (HDL) is in a data through state, and the same logic as the input data signal D is output as the output data signal Q.
  • the clock signal CK (CK1 and CK3) When the clock signal CK (CK1 and CK3) is 1, the HyperDICE latch circuit (HDL) is in a data latch state, and the output data signal Q that holds the previous logic is received regardless of the logic of the input data signal D. Is output.
  • FIG. 9A is an explanatory diagram showing the principle of SEU tolerance of the HyperDICE latch circuit (HDL), and is an explanatory diagram of normal operation when no SEU occurs.
  • the upper table of FIG. 9A shows two types of logic states (isolated state and latch state) when the HyperDICE elements (HDE1 to HDE4) stably hold data.
  • the HyperDICE elements (HDE1 to HDE4) in the latched state and the isolated state are alternately adjacent to each other so that the logic between the nodes is continuous without any contradiction and the data is stable. Can be held in.
  • FIG. 9A shows the state of the transistor when the HyperDICE element (HDE1) is in the isolated state and the latched state.
  • FIG. 9B is an explanatory diagram illustrating the principle of SEU tolerance of the HyperDICE latch circuit (HDL), and is an explanatory diagram when no SEU occurs.
  • FIG. 9B shows an operation when one or more transistors included in the same HyperDICE element (HDE2) are inverted.
  • FIG. 9C is also an explanatory diagram illustrating the principle of SEU tolerance of the HyperDICE latch circuit (HDL), and is an explanatory diagram when no SEU occurs.
  • FIG. 9C illustrates an example in which data held in the HyperDICE latch circuit is not inverted (SEU does not occur) even if two off-state transistors across different HyperDICE elements in the memory section are simultaneously turned on. .
  • the data held in the HyperDICE latch circuit is inverted (SEU is generated) when any three or more off-state transistors across different HyperDICE nodes (eg, HDE2 and HDE4) are simultaneously turned on. is there.
  • SEU is generated
  • FIG. 9C for example, even if two or less transistors across HDE2 (P2_2) and HDE4 (N4_4) are inverted, inversion of data held in the HDE3 in the on state does not occur, and the HyperDICE latch circuit ( SEU does not occur in (HDL).
  • FIG. 10 is an explanatory diagram showing the principle of SEU tolerance of the HyperDICE latch circuit (HDL), and is an explanatory diagram when SEU occurs.
  • the data held in the HyperDICE latch circuit is inverted (SEU is generated) when any three or more off-state transistors across different HyperDICE elements (eg, HDE2 and HDE4) are simultaneously turned on. .
  • the three off-state transistors in the off-state HyperDICE elements (eg, HDE2 and HDE4) on both sides of the HyperDICE element (eg: HDE3) on both sides of the on-state HyperDICE element (eg: HDE3) are inverted by incident ions.
  • an on-state HyperDICE element eg, HDE3
  • an on-state HyperDICE element eg: HDE3
  • the HyperDICE latch circuit generates SEU.
  • the lower left diagram of FIG. 10 is a transistor level circuit diagram of the HyperDICE element (HDE2) in the off state. All eight transistors constituting HDE2 are all in the off state. Among these, when the state of the two transistors P2_2 and P2_4 changes from the off state to the on state due to the influence of ion incidence, the respective nodes of X2_1 and X2_2 are in the on state adjacent to HDE2. An input signal to the HyperDICE element (HDE3) is transmitted, and the input signal to the HDE3 changes from the original 0 state to the 1 state.
  • the lower right diagram of FIG. 10 is a transistor level circuit diagram of the HyperDICE element (HDE4) in the off state.
  • All eight transistors constituting the HDE 4 are all off.
  • the node of X3_1 is a HyperDICE element (HDE3) that is in the on state adjacent to HDE4.
  • the input signal to HDE 3 changes from the original 1 state to the 0 state.
  • the phenomenon shown in the lower left diagram of FIG. 10 and the lower right diagram occur simultaneously, three of the four input signals to the HyperDICE element (HDE3) in the on state are different from the original logic state. Will change.
  • FIG. 11 is an explanatory diagram of a critical transistor.
  • A In the conventional DICE circuit described on the left side, when two critical transistors (critical transistor pairs) are arranged on the locus of the incident particles, there is a risk that they are reversed at the same time and SEU occurs. .
  • the HyperDICE circuit shown on the right side the wider the triangular opening having the three critical transistors as apexes, the lower the risk that the three critical transistors are simultaneously inverted by the same incident particle and SEU is generated.
  • at least two of the three transistors in the same combination with respect to the combination of critical transistors are predetermined on the vertical or horizontal straight line in the circuit layout. It is preferable that the triangular openings having the three critical transistors as apexes are widened with a distance between the gates of each other.
  • FIG. 12 is a layout diagram of critical transistors. The figure shows the layout of transistors and the like. Transistors surrounded by solid rectangles are all critical transistor candidates when HDE1 and HDE3 are in an isolated state, and transistors surrounded by broken rectangles are those when HDE2 and HDE4 are in an isolated state. All critical transistor candidates. SEU occurs when HDE1 and HDE3 are in an isolated state or when HDE2 and HDE4 are in an isolated state, the three transistors included in different HyperDICE elements each malfunction. Is the case. Such three transistors are called critical three transistors (a combination of three critical transistors). In FIG.
  • the n-type transistor N2_4, the n-type transistor N4_2, and the n-type transistor N4_4 are connected by a broken line, but these three transistors are included in the critical transistor candidates when the HDE2 and HDE4 are in the isolated state. And each is contained in a different HyperDICE element. Therefore, the three transistors are critical three transistors.
  • FIG. 13 is an explanatory diagram of critical three transistors that cause SEU generation in the HyperDICE latch circuit (HDL).
  • a combination of three transistors is represented by a solid triangle.
  • the combination of the three transistors is called a combination of three critical transistors.
  • FIG. 14 is a table showing combinations of three critical transistors that should not be reversed at the same time. There are 14 types of critical 3 transistors in which HDE1 and HDE3 are in the isolated state and HDE2 and HDE4 are in the isolated state, respectively.
  • the specific critical three transistors of the HyperDICE latch circuit are described using terms distinguished from each circuit element name with an ordinal number. That is, critical 3 transistors (combination of 3 critical transistors) where simultaneous inversion can cause a single event: (1) The first series dual p-type transistor (P1_2) included in the redundant first DICE element, the first serial parallel dual p-type transistor (P1_4) included in the redundant first DICE element, And a combination of the third series duplex n-type transistors (N3_2) included in the redundant third DICE element; (2) The first series duplex p-type transistor (P1_2) included in the redundant first DICE element, the first serial parallel dual p-type transistor (P1_4) included in the redundant first DICE element, And a combination of the third series-parallel duplexed n-type transistors (N3_4) included in the redundant third DICE element; (3) The first series duplex n-type transistor (N1_2) included in the redundant first DICE element, the first serial parallel duplex n-
  • the three transistors in the same combination are arranged with a predetermined distance between the gates on the straight line in the vertical direction or the horizontal direction in the circuit layout.
  • the distance between the gates of the critical transistors at the apexes of the triangle is 1.2 ⁇ m or more.
  • FIG. 15 is an example of a layout diagram of the HyperDICE latch circuit.
  • a specific layout example is described on the upper side of FIG. 15, and a description of a circuit corresponding to the upper diagram is described on the lower side of FIG. 16A to 16C are enlarged views of the layout shown in the upper side of FIG. 15 and divided into three parts.
  • the layout is largely divided into two HyperDICE elements in the left-right direction, other circuits (clock buffer, output buffer, etc.), and two HyperDICE elements, and is also divided into two in the vertical direction.
  • a structure in which two layouts are arranged side by side in this way is called a double height structure.
  • the HyperDICE element (HDE1) and the HyperDICE element (HDE4) are arranged above and below, and the HyperDICE element (HDE2) and the HyperDICE element (HDE3) are arranged above and below.
  • the transistors constituting one HyperDICE element are arranged as far apart as possible in the vertical direction.
  • the transistors constituting one HyperDICE element are distributed in two upper and lower layouts.
  • the transistors constituting each of the two HyperDICE elements arranged in the vertical direction are distributed in the two upper and lower layouts, and there is no vertical relationship between the two HyperDICE elements.
  • the solid triangle in the upper diagram of FIG. 15 shows an example of the arrangement of one type of critical three transistors.
  • the circuits other than the HyperDICE element are arranged between the HyperDICE element (HDE1) and the HyperDICE element (HDE4) arranged above and below, the HyperDICE element (HDE2) and the HyperDICE element (HDE3) arranged above and below, This makes it possible to dispose the HyperDICE element including the critical transistor greatly apart in the left-right direction.
  • the HyperDICE latch circuit vertically arranges the circuit of the first DICE element made redundant and the circuit of the fourth DICE element made redundant,
  • the redundant third DICE element and the redundant second DICE element circuit are arranged above and below, Circuits other than the first DICE element made redundant, the second DICE element made redundant, the third DICE element made redundant, and the fourth DICE element made redundant are made redundantly arranged above and below
  • FIG. 17A is a circuit diagram of the triple HyperDICE element (3HDE1).
  • FIG. 17A shows a circuit of the first triple HyperDICE element (3HDE1), which is for the p-type transistor (P1_1), the p-type transistor (P1_2), and the p-type transistor (P1_3) tripled in series.
  • a p-type transistor (P1_1_1), a p-type transistor (P1_2_1), and a p-type transistor (P1_3_1) tripled in series, a p-type transistor (P1_1_2), a p-type transistor (P1_2_2), and a p-type transistor (P1_3_2) tripled in series is connected in parallel.
  • the n-type transistor (N1_1_1), the n-type transistor (N1_2_1), and the n-type transistor are compared with the n-type transistor (N1_1), the n-type transistor (N1_2), and the n-type transistor (N1_3) that are tripled in series.
  • a triplet of (N1_3_1) in series and a triplet of n-type transistor (N1_1_2), n-type transistor (N1_2_2), and n-type transistor (N1_3_2) are connected in parallel.
  • FIG. 17B shows a block diagram of the triple HyperDICE latch circuit (3HDL).
  • the triple HyperDICE memory unit (3HDM) is obtained by connecting four triple HyperDICE elements (3HDE1, 3HDE2, 3HDE3, 3HDE4) in a loop shape.
  • Each triple HyperDICE element has six connection points (nodes), and nodes X4_1, X4_2, X4_3, X1_1, X1_2, and X1_3 of the triple HyperDICE element (3HDE1) are respectively triple triple HyperDICE elements (3HDE4).
  • the nodes X1_1, X1_2, X1_3, X2_1, X2_2, and X2_3 of the triple HyperDICE element (3HDE2) are respectively the nodes X1_1, X1_2, X1_3, and the triple HyperDICE element (3HDE3) of the triple HyperDICE element (3HDE1).
  • nodes X2_1, X2_2, X3_3, X3_1, X3_2, and X3_3 of the triple HyperDICE element (3HDE3) are respectively connected to nodes X2_1, X2_2, X2_3, and triple HyperDICE element (3HDE4) of the triple HyperDICE element (3HDE2).
  • nodes X3_1, X3_2, X3_3, X4_1, X4_2, and X4_3 of the triple HyperDICE element (3HDE4) are respectively connected to nodes X3_1, X3_2, X3_3, and triple HyperDICE element (3HDE1) of the triple HyperDICE element (3HDE3).
  • the 2n-type transistor (N2_1), the third p-type transistor (P3_1), the third n-type transistor (N3_1), the fourth p-type transistor (P4_1), and the fourth n-type transistor (N4_1) are tripled in series. In order to triple this in parallel, it is made up of 9 transistors by adding redundant transistors at 8 positions and 3 inputs each from the same data source.
  • the number of transistors that form critical combinations is increased by making the triple redundancy, which is superior. SEU resistance can be obtained.
  • FIG. 18A is a circuit diagram of a k-duplex HyperDICE element (kHDE1) (k is an integer of 4 or more).
  • N1_k_1 n-type transistor (N1_k_1) in series k, and n-type transistor (N1_1_2), n-type transistor (N1_2_2),... And n-type transistor (N1_k_2) in series k And n-type transistor (N1_1_k-1), n-type transistor (N1_2_k-1),... And n-type transistor (N1_k_k-1) stacked in series k are connected in parallel. ing.
  • FIG. 18B is a block diagram of a k-duplex HyperDICE latch circuit (kHDL).
  • kHDL k-duplex HyperDICE latch circuit
  • a k-duplex HyperDICE memory unit (kHDM) can be configured by connecting four k-duplex HyperDICE elements (kHDE1, kHDE2, kHDE3, kHDE4) in a loop. Further, by adding a clock circuit and a data input unit to the k-duplex HyperDICE memory unit (kHDM), a k-duplex HyperDICE latch circuit (kHDL) can be configured.
  • the n-type transistor (N2_1), the third p-type transistor (P3_1), the third n-type transistor (N3_1), the fourth p-type transistor (P4_1), and the fourth n-type transistor (N4_1) are each k-layered in series.
  • the first data input unit and the first data input unit and the first data input unit, respectively, are received through k transmission gates. Constituting the second data input unit.
  • the number of transistors that form critical combinations is also increased by k-duplication. Further increase, and further excellent SEU resistance can be obtained.
  • a HyperDICE flip-flop circuit can be configured by combining two HyperDICE latch circuits (HDL).
  • FIG. 19 is a block diagram of a HyperDICE flip-flop circuit (HDFF).
  • the intermediate output (MO) from the preceding HyperDICE latch circuit (MHDL), which is made to function as a master circuit arranged in the previous stage, is supplied with a reverse phase clock signal that is made to function as a slave circuit arranged in the subsequent stage.
  • the HyperDICE flip-flop circuit can be configured by inputting to the subsequent-stage HyperDICE latch circuit (SHDL).
  • the HyperDICE flip-flop circuit includes a SEU-resistant HyperDICE latch circuit
  • the HyperDICE flip-flop circuit has the same SEU resistance.
  • a triple HyperDICE flip-flop circuit (3HDFF) and a k-double HyperDICE flip-flop circuit (kHDFF) can be configured by using a triple HyperDICE latch circuit and a k-double HyperDICE latch circuit, respectively. Each of them has the same SEU tolerance as the triple HyperDICE latch circuit and the k-layer HyperDICE latch circuit.

Landscapes

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Abstract

より優れたシングルイベントアップセット（ＳＥＵ）耐性を有するラッチ回路及びフリップフロップ回路を提供する。本発明のシングルイベントアップセット（ＳＥＵ）耐性を有するラッチ回路は、従来のＤＩＣＥラッチ回路を構成する８つのトランジスタに対して、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって、それぞれを４個のトランジスタに置き換えて構成されるようにするとともに、第１データ入力部及び第２データ入力部も二重に冗長化される。

Description

シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路
　本発明は、ラッチ回路及びフリップフロップ回路に関し、より詳しくは、シングルイベントアップセット（ＳＥＵ）耐性を有するラッチ回路及びフリップフロップ回路に関する。
　データラッチ回路やフリップフロップ回路などの半導体メモリ素子において、それを構成するトランジスタに、放射線、イオン線等の高エネルギー粒子が入射すると、そのエネルギー粒子の電離作用、励起作用などによって、素子内に電子－正孔対を生じ、電荷が発生することがある。この発生電荷が素子内のＰＮ接合部の電界によって異なる領域に流れ込むこと（電荷収集）によってオフのトランジスタが誤動作して一時的にオンとなり、正常状態では流れることのない電流が素子内で流れ、これによってラッチ回路やフリップフロップ回路のような半導体素子が記憶するデータが反転するような誤作動を起こすことがある。この現象は、シングルイベントアップセット（ＳＥＵ）と呼ばれ、誤作動を引き起こすシングルイベント現象の１つである。
　（従来のＤＩＣＥ回路）
　そのようなＳＥＵに対する耐性を有する従来の素子として、ＤＩＣＥ（Ｄｕａｌ　Ｉｎｔｅｒｌｏｃｋｅｄ　Ｓｔｏｒａｇｅ　Ｃｅｌｌ）回路というラッチ回路の一種が知られている。以下、従来のＤＩＣＥ回路について説明する。図２０は、Upset Hardened Memory Design for Submicron CMOS Technology（非特許文献１）の２８７７ページのＦｉｇ．４に記載されているＤＩＣＥ回路の回路図である（トランジスタ番号は付け替えた）。これは、フランスの研究機関ＴＩＭＡの研究者により論文発表されたオリジナルなＤＩＣＥ回路である。その図には、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続された回路が記載されている。それぞれのエレメントは、ｐ型トランジスタのゲートが、前方の他のエレメントのｐ型トランジスタとｎ型トランジスタの間のノードに接続され、ｎ型トランジスタのゲートが、後方の他のエレメントのｐ型トランジスタとｎ型トランジスタの間のノードに接続される。
　図２１は、米国特許第６６９６８７３号明細書（特許文献１）に記載されているＤＩＣＥ回路の回路図である。なお、トランジスタ番号は付け替えている。これも、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続された回路を記載している。図２２は、米国特許第６３２７１７６号明細書（特許文献２）に記載されているＤＩＣＥ回路の回路図である。なお、トランジスタ番号は付け替えている。これも、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続された回路を記載している。図２３は、米国特許出願公開第２００４／００１７２３７号明細書（特許文献３）及び米国特許第６６９６８７４号明細書に記載されているＤＩＣＥ回路の回路図である。なお、トランジスタ番号は付け替えている。これも、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメント（一部のエレメントにはクロック入力のためのトランジスタが付加されている）がループ状に４つ接続された回路を記載している。図２１から図２３に記載された回路は、オリジナルなＤＩＣＥ回路の論文発表後に、米国の半導体企業が米国に特許出願したものである。これらの回路は、オリジナルなＤＩＣＥ回路とはクロックの入力部が若干異なるだけの回路である。
　図２０から図２３に記載されたＤＩＣＥ回路は、クロックの入力部などに違いがあるが、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続されたメモリー部の回路を有している点で共通している。
　図２４は、等価なＤＩＣＥ回路を２種類の表現方法で表した回路図である。左側に記載された回路では、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続されており、右側に記載された回路では、ドレインとゲートがお互いに接続されたｐ型トランジスタとｎ型トランジスタからなるエレメント（以下、「ＤＩＣＥエレメント」と呼ぶ）ループ状に４つ接続されている。これらは、どのような回路の単位を基本とするかで表現が異なっているだけであり、全体として、全く等価なＤＩＣＥ回路を表現している。本明細書では、図２４の右側の表現方法のエレメントをＤＩＣＥエレメントと呼び、それを使用して説明するが、左側の表現方法によって回路を表現したとしても、同じように説明することが可能である。図２５は、ＤＩＣＥ回路をＤＩＣＥエレメントから構成される回路として表現したブロック図である。ＤＩＣＥエレメント回路は、ＤＩＣＥエレメント１からＤＩＣＥエレメント４の４つのＤＩＣＥエレメントがループ状に接続されて構成される。それぞれのＤＩＣＥエレメント間はノードＸ１からノードＸ４のノードを通じて接続される。
　従来のＤＩＣＥ回路の動作について説明する。図２６は、ＤＩＣＥ回路のデータ保持動作の説明図である。図２６では、ＤＩＣＥエレメントでＤＩＣＥ回路を考えた場合の動作を表わしている。図２６の左下の図に示されるように、ＤＩＣＥエレメントは、それに含まれるトランジスタがすべてＯＦＦの時に、アイソレート状態となり、このときそのＤＩＣＥエレメントの入出力は、ｐ型トランジスタのゲート入力/ｎ型トランジスタのドレイン出力でハイ（１）、ｎ型トランジスタのゲート入力/ｐ型トランジスタのドレイン出力でロー（０）である。また、図２６の右下の図に示されるように、ＤＩＣＥエレメントは、それに含まれるトランジスタがすべてＯＮの時に、ラッチ状態となり、このときそのＤＩＣＥエレメントの入出力は、ｐ型トランジスタのゲート入力/ｎ型トランジスタのドレイン出力でロー（０）、ｎ型トランジスタのゲート入力/ｐ型トランジスタのドレイン出力でハイ（１）である。そして、ループ状に接続された４つのＤＩＣＥエレメントが、交互に、アイソレート状態－ラッチ状態－アイソレート状態－ラッチ状態、又はラッチ状態－アイソレート状態－ラッチ状態－アイソレート状態となって異なる状態のＤＩＣＥエレメントが隣り合うことにより、ＤＩＣＥ回路全体で１つの論理状態を安定的に保持することになる。図２６の上側の表に、それを示す。
　従来のＤＩＣＥ回路のＳＥＵ耐性の原理について説明する。図２７は、従来のＤＩＣＥ回路のＳＥＵ耐性の原理の説明図である。従来のＤＩＣＥ回路では、ラッチ状態とアイソレート状態のＤＩＣＥエレメントが交互に隣り合うことで、ノード間のロジックが矛盾なく連続し、データを安定的に保持することができる。ここで、アイソレート状態（オフ状態）のＤＩＣＥエレメントには、２個のオフ状態のトランジスタが存在し、これらはイオン入射等の外的要因により容易に反転してオン状態になり得る。しかし、アイソレート状態の同一ＤＩＣＥノード（例：ＤＩＣＥエレメント２）の、１個もしくは２個のオフ状態トランジスタが、オン状態に反転しても、両隣のラッチ状態（オン状態）のＤＩＣＥノード（例：ＤＩＣＥエレメント１とＤＩＣＥエレメント３）により、元の状態に戻される（補完される）。従って、ＤＩＣＥ回路全体としては正常状態が保たれ、保持データの反転（ＳＥＵ発生）は起こらない。
　具体的な動作としてはＤＩＣＥエレメント１からＤＩＣＥエレメント４が、その順に、オン（ラッチ状態）－オフ（アイソレート状態）－オン（ラッチ状態）－オフ（アイソレート状態）であったとする。このとき、ＤＩＣＥエレメント２のｐ型トランジスタ及びｎ型トランジスタはオフであるが、その一方あるいは両方にイオンが入射してオフからオンに反転したとする。この場合、ＤＩＣＥエレメント２は、一瞬、オフからオンに誤動作により切り替わるが、その両側のＤＩＣＥエレメント１及びＤＩＣＥエレメント３から正しいデータがＤＩＣＥエレメント２に入力されているため、ＤＩＣＥエレメント２は、入射したイオンの影響がなくなると、すぐに正しい動作に戻り、オフの状態となる。このようにして、従来のＤＩＣＥ回路はＳＥＵの発生を防止している。
米国特許第６６９６８７３号明細書 米国特許第６３２７１７６号明細書 米国特許出願公開第２００４／００１７２３７号明細書 米国特許第６６９６８７４号明細書
T. Calin, M. Nicolaidis, R. Velazco，Upset Hardened Memory Design for Submicron CMOS Technology、IEEE TRANSACTIONS ON NUCLEAR SCIENCE，ＩＥＥＥ，１９９６年１２月，４３巻，６号，２８７４～２８７８ページ
　しかし従来のＤＩＣＥ回路では、特定の条件でイオンの入射があった場合には、ＳＥＵが発生しうる。ＤＩＣＥ回路の保持データが反転（ＳＥＵ発生）するのは、異なるＤＩＣＥエレメント（例：ＤＩＣＥエレメント２とＤＩＣＥエレメント４)をまたがる計２個かそれ以上のオフ状態トランジスタが同時にオン状態に反転した場合である。オン状態のＤＩＣＥエレメント（例：ＤＩＣＥエレメント３）に対し、その両側のオフ状態のＤＩＣＥノード（例：ＤＩＣＥエレメント２、ＤＩＣＥエレメント４）のそれぞれ１個ずつのオフ状態トランジスタが、入射イオンにより反転したことが原因で、２箇所の誤ったデータがオン状態のＤＩＣＥエレメント（例：ＤＩＣＥエレメント３）に与えられた場合には、データ補完の機能が働かず、ＤＩＣＥ回路はＳＥＵを発生する。
　図２８は、従来のＤＩＣＥ回路でＳＥＵが発生する機構の説明図である。図では、ＤＩＣＥエレメント２とＤＩＣＥエレメント４に同時にイオン入射があった場合が示されている。このような状態は、異なるイオンが同時にＤＩＣＥエレメント２とＤＩＣＥエレメント４に入射した場合に生じ得るが、１つのイオンが基板中でＤＩＣＥエレメント２とＤＩＣＥエレメント４の領域を通過した場合にも生じ得る。従って、従来のＤＩＣＥ回路では、入射したイオンの強さや方向によっては、２つのトランジスタのペア（クリティカルトランジスタペアと呼ぶ）が同時にオフからオンに反転することがあり、この場合、ＤＩＣＥ回路の論理状態が反転し、ＳＥＵが発生する。このように、従来のＤＩＣＥ回路では、十分にＳＥＵを防止できない場合がある。
　図２９は、従来のＤＩＣＥ回路のクリティカルトランジスタペアを示す図である。図２９の左側の図に示すＤＩＣＥ回路は、ｐ型トランジスタＰ１、ｎ型トランジスタＮ１、ｐ型トランジスタＰ２、ｎ型トランジスタＮ２、ｐ型トランジスタＰ３、ｎ型トランジスタＮ３、ｐ型トランジスタＰ４、ｎ型トランジスタＮ４の８つのトランジスタを含んでいるところ、図２９の右側の２つの表に示す、８種類のトランジスタの組み合わせ（交点に「ＳＥＵ」と記載されているもの）がクリティカルトランジスタペアである。これらの内のいずれかのクリティカルトランジスタペアが誤動作により同時にオンになると、ＤＩＣＥ回路の論理状態が反転する。このように、従来のＤＩＣＥ回路は、ＳＥＵに対する脆弱性を潜在的に有している。
　本発明は上記の課題に鑑みてなされたものであり、ＤＩＣＥ回路の多重化による冗長化により、よりＳＥＵ耐性の高いラッチ回路やフリップフロップ回路を提供するものである。
　本発明のシングルイベントアップセット耐性ラッチ回路は、従来のＤＩＣＥラッチ回路を構成する８つのトランジスタに対して、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって、それぞれを４個のトランジスタに置き換えて構成されるようにするとともに、第１データ入力部及び第２データ入力部も二重に冗長化されることを特徴とする。
　本発明のシングルイベントアップセット耐性ラッチ回路は、冗長化された、第１、第２、第３及び第４ＤＩＣＥエレメントが、それぞれ第１及び第２データ入力部を制御するクロックと逆相の制御により、正電源又は負電源との接続を制御されるように構成できる。
　本発明のシングルイベントアップセット耐性ラッチ回路は、１４種類の、同時反転がシングルイベントを生じさせ得るクリティカルトランジスタの組み合わせに対して、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタは、当該回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置されるように構成できる。
　本発明のシングルイベントアップセット耐性ラッチ回路は、冗長化された第１ＤＩＣＥエレメントと冗長化された第４ＤＩＣＥエレメントの回路を上下に配置し、冗長化された第３ＤＩＣＥエレメントと冗長化された第２ＤＩＣＥエレメントの回路を上下に配置し、冗長化された第１ＤＩＣＥエレメント、冗長化された第２ＤＩＣＥエレメント、冗長化された第３ＤＩＣＥエレメント、及び冗長化された第４ＤＩＣＥエレメント以外の回路を、上下に配置された冗長化された第１ＤＩＣＥエレメントと冗長化された第４ＤＩＣＥエレメントの回路と、上下に配置された冗長化された第３ＤＩＣＥエレメントと冗長化された第２ＤＩＣＥエレメントの回路との間に配置した回路レイアウトを有するように構成できる。
　本発明のシングルイベントアップセット耐性ラッチ回路は、冗長化された第１データ入力部は２個のトランスミッションゲートから構成され、冗長化された第２データ入力部は２個のトランスミッションゲートから構成されるようにすることができる。
　本発明のシングルイベントアップセット耐性ラッチ回路は、それのＤＩＣＥエレメントを構成するトランジスタを、それぞれ、直列に三重化したものを並列に三重化するために、８箇所の位置に冗長化するトランジスタを追加することによって９個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれ３個のトランスミッションゲートを通じて受け付けるように構成できる。
　本発明のシングルイベントアップセット耐性ラッチ回路は、それのＤＩＣＥエレメントを構成するトランジスタを、それぞれ、直列にｋ重化したものを並列にｋ重化するために、ｋ2－１箇所の位置に冗長化するトランジスタを追加することによってｋ2個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれｋ個のトランスミッションゲートを通じて受け付けるように構成できる。
　本発明のシングルイベントアップセット耐性ラッチ回路は、それを前段のマスター部と後段のスレーブ部の２個使用し、マスター部のシングルイベントアップセット耐性ラッチ回路の出力をスレーブ部のシングルイベントアップセット耐性ラッチ回路の入力に接続し、マスター部のシングルイベントアップセット耐性ラッチ回路に入力されるクロックと逆相のクロックをスレーブ部のシングルイベントアップセット耐性ラッチ回路に入力することにより、シングルイベントアップセット耐性フリップフロップ回路を構成できる。
　本発明は、ＤＩＣＥラッチ回路を構成する８つのトランジスタが、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって４個のトランジスタから構成されるようにするとともに、第１データ入力部及び第２データ入力部も二重に冗長化されるようにしたため、従来のＤＩＣＥラッチ回路より優れたＳＥＵ耐性を有するという効果を有する。
　本発明は、冗長化された、第１、第２、第３及び第４ＤＩＣＥエレメントが、それぞれ第１及び第２データ入力部を制御するクロックと逆相の制御により、正電源又は負電源との接続を制御されるようにすると、クロックの制御によりデータ入力部からのデータを確実に保持できるという効果を有する。
　本発明は、１４種類の、同時反転がシングルイベントを生じさせ得るクリティカルトランジスタの組み合わせに対して、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタは、当該回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置されるようにすると、３個のクリティカルトランジスタを頂点とする三角形の開口部を広くすることができ、入射粒子によって３個のクリティカルトランジスタが同時反転してＳＥＵが発生する可能性が減少するという効果を有する。
　本発明は、冗長化された第１ＤＩＣＥエレメントと冗長化された第４ＤＩＣＥエレメントの回路を上下に配置し、冗長化された第３ＤＩＣＥエレメントと冗長化された第２ＤＩＣＥエレメントの回路を上下に配置し、冗長化された第１ＤＩＣＥエレメント、冗長化された第２ＤＩＣＥエレメント、冗長化された第３ＤＩＣＥエレメント、及び冗長化された第４ＤＩＣＥエレメント以外の回路を、上下に配置された冗長化された第１ＤＩＣＥエレメントと冗長化された第４ＤＩＣＥエレメントの回路と、上下に配置された冗長化された第３ＤＩＣＥエレメントと冗長化された第２ＤＩＣＥエレメントの回路との間に配置した回路レイアウトを有するようにすると、３個のクリティカルトランジスタを頂点とする三角形の開口部をさらに広くすることができ、入射粒子によって３個のクリティカルトランジスタが同時反転してＳＥＵが発生する可能性がさらに減少するという効果を有する。
　本発明は、冗長化された第１データ入力部は２個のトランスミッションゲートから構成され、冗長化された第２データ入力部は２個のトランスミッションゲートから構成されるようにすると、データ入力においても冗長性を確保することによって、ＳＥＵが発生する可能性がさらに減少するという効果を有する。
　本発明は、ＤＩＣＥエレメントを構成するトランジスタを、それぞれ、直列に三重化したものを並列に三重化するために、８箇所の位置に冗長化するトランジスタを追加することによって９個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれ３個のトランスミッションゲートを通じて受け付けるようにすると、クリティカルな組み合わせを形成するトランジスタ（反転するとＳＥＵを発生させるトランジスタ）の数が多くなり、より優れたＳＥＵ耐性を得ることができるという効果を有する。
　本発明は、ＤＩＣＥエレメントを構成するトランジスタを、それぞれ、直列にｋ重化したものを並列にｋ重化するために、ｋ2－１箇所の位置に冗長化するトランジスタを追加することによってｋ2個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれｋ個のトランスミッションゲートを通じて受け付けるようにすると、クリティカルな組み合わせを形成するトランジスタ（反転するとＳＥＵを発生させるトランジスタ）の数がさらに多くなり、さらに優れたＳＥＵ耐性を得ることができるという効果を有する。
　本発明は、それ前段のマスター部と後段のスレーブ部の２個使用し、マスター部のシングルイベントアップセット耐性ラッチ回路の出力をスレーブ部のシングルイベントアップセット耐性ラッチ回路の入力に接続し、マスター部のシングルイベントアップセット耐性ラッチ回路に入力されるクロックと逆相のクロックをスレーブ部のシングルイベントアップセット耐性ラッチ回路に入力すると、従来のＤＩＣＥ回路より優れたＳＥＵ耐性を有するシングルイベントアップセット耐性フリップフロップ回路を構成できるという効果を有する。
図１は、ＤＩＣＥエレメント（ＤＥ）の直列及び並列の二重化による冗長化の原理を示す説明図である。 図２は、ＨｙｐｅｒＤＩＣＥエレメントからなるＨｙｐｅｒＤＩＣＥメモリー部のブロック図である。 図３は、ＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）の回路図である。 図４は、ＨｙｐｅｒＤＩＣＥメモリー部の動作の説明図である。 図５は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の回路図である。 図６は、所定のタイミング差を有する２つのクロック信号を生成する回路の回路図である。 図７は、出力バッファ部（ＯＢＦ）の回路図である。 図８はＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の真理値表である。 図９Ａは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図で、正常動作の場合を示す図である。 図９Ｂは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図で、ＳＥＵが発生しない場合を示す図である。 図９Ｃは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図で、ＳＥＵが発生しない場合を示す図である。 図１０は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生する場合の説明図である。 図１１は、クリティカルトランジスタの説明図である。 図１２は、クリティカルトランジスタのレイアウト配置図である。 図１３は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ発生原因となるクリティカル３トランジスタの説明図である。 図１４は、同時に反転してはいけない３つのクリティカルトランジスタの組み合わせを示す表である。 図１５は、ＨｙｐｅｒＤＩＣＥラッチ回路のレイアウト図である。 図１６Ａから１６Ｃは、図１５の上側に示したレイアウト図を拡大して３つに分けて示したものである。 図１６Ａから１６Ｃは、図１５の上側に示したレイアウト図を拡大して３つに分けて示したものである。 図１６Ａから１６Ｃは、図１５の上側に示したレイアウト図を拡大して３つに分けて示したものである。 図１７Ａは、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）の回路図である。 図１７Ｂは、三重化ＨｙｐｅｒＤＩＣＥラッチ回路（３ＨＤＬ）のブロック図である。 図１８Ａは、ｋ重化ＨｙｐｅｒＤＩＣＥエレメント（ｋＨＤＥ１）（ｋは４以上の整数）の回路図である。 図１８Ｂは、ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路（ｋＨＤＬ）のブロック図である。 図１９は、ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）のブロック図である。 図２０は、Upset Hardened Memory Design for Submicron CMOS Technology（非特許文献１）の２８７７ページのＦｉｇ．４に記載されているＤＩＣＥ回路の回路図である。 図２１は、米国特許第６６９６８７３号明細書（特許文献１）に記載されているＤＩＣＥ回路の回路図である。 図２２は、米国特許第６３２７１７６号明細書（特許文献２）に記載されているＤＩＣＥ回路の回路図である。 図２３は、米国特許出願公開第２００４／００１７２３７号明細書（特許文献３）及び米国特許第６６９６８７４号明細書に記載されているＤＩＣＥ回路の回路図である。 図２４は、等価なＤＩＣＥ回路を２種類の表現方法で表した回路図である。 図２５は、ＤＩＣＥ回路をＤＩＣＥエレメントから構成される回路として表現したブロック図である。 図２６は、ＤＩＣＥ回路のデータ保持動作の説明図である。 図２７は、従来のＤＩＣＥ回路のＳＥＵ耐性の原理の説明図である。 図２８は、従来のＤＩＣＥ回路でＳＥＵが発生する機構の説明図である。 図２９は、従来のＤＩＣＥ回路のクリティカルトランジスタペアを示す図である。
（信号類の符号）
　これから説明するにあたり、本明細書中で使用する信号類の符号の説明を以下に示す：
　ＣＫ（ＣＫＸ）　　　クロック信号；
　ＣＫＢ（ＣＫＢＸ）　　反転クロック信号；
　Ｄ　　　　入力データ信号；
　ＭＯ　　　フリップフロップ回路の内部においてマスタからスレーブへと出力される中間出力信号；
　Ｑ　　　　出力データ信号；
　ＱＢ　　　反転出力データ信号；
　ＶDD　　　正電源からの電源電圧；及び
　ＶSS　　　負電源からの電源電圧（通常は０Ｖの接地電位）。
（ＨｙｐｅｒＤＩＣＥエレメント）
　本発明は、従来のＤＩＣＥ回路のＳＥＵに対する脆弱性を解消するためになされたものであり、ＤＩＣＥ回路に冗長性を持たせたものである。図１は、ＤＩＣＥエレメント（ＤＥ）の直列及び並列の二重化による冗長化の原理を示す説明図である。その図の左端には、従来のＤＩＣＥエレメント（ＤＥ）が記載されている。それにおいては、ドレインとゲートがお互いに接続されたｐ型トランジスタＰ１とｎ型トランジスタＮ１からなり、ｐ型トランジスタＰ１のゲートとｎ型トランジスタＮ１のドレインが接続されてノードＸ４を形成し、ｎ型トランジスタＮ１のゲートとｐ型トランジスタＰ１のドレインが接続されてノードＸ１を形成している。図１の中央に示すように、この従来のＤＩＣＥエレメント（ＤＥ）に対して、まず、ｐ型トランジスタＰ１及びｎ型トランジスタＮ１を、それぞれ直列に同じ導電型のトランジスタを接続することによって、直列に二重化する。すなわち、ｐ型トランジスタＰ１＿２に対して直列に二重化ｐ型トランジスタＰ１＿１を挿入し、ｎ型トランジスタＮ１＿２に対して直列に二重化ｎ型トランジスタＮ１＿１を挿入する。これにより、従来のＤＩＣＥ回路（ＤＥ）において、ｐ型トランジスタＰ１は、ｐ型トランジスタＰ１＿１とｐ型トランジスタＰ１＿２で置き換えられ、ｎ型トランジスタＮ１は、ｎ型トランジスタＮ１＿１とｎ型トランジスタＮ１＿２で置き換えられることになり、直列二重化ＤＩＣＥエレメント（ＤＥ’）が得られる。
　次に、直列二重化ＤＩＣＥエレメント（ＤＥ’）の直列に二重化されたトランジスタを並列に二重化する。すなわち、図１の右端に示すように、ｐ型トランジスタＰ１＿１／ｐ型トランジスタＰ１＿２に対して並列に二重化ｐ型トランジスタＰ１＿３／ｐ型トランジスタＰ１＿４を挿入し、ｎ型トランジスタＮ１＿１／ｎ型トランジスタＮ１＿２に対して並列に二重化ｎ型トランジスタＮ１＿３／ｎ型トランジスタＮ１＿４を挿入する。この際に、ゲート入力は並列同士でそれぞれ同じ段に相対するトランジスタのゲートと共通にする。ｐ型トランジスタＰ１＿１及びｐ型トランジスタＰ１＿３のゲートとｎ型トランジスタＮ１＿４のドレインが接続されてノードＸ４＿１を形成し、ｐ型トランジスタＰ１＿２及びｐ型トランジスタＰ１＿４のゲートとｎ型トランジスタＮ１＿２のドレインが接続されてノードＸ４＿２を形成し、ｎ型トランジスタＮ１＿２及びｎ型トランジスタＮ１＿４のゲートとｐ型トランジスタＰ１＿２のドレインが接続されてノードＸ１＿１を形成し、ｎ型トランジスタＮ１＿１及びｎ型トランジスタＮ１＿３のゲートとｐ型トランジスタＰ１＿４のドレインが接続されてノードＸ１＿２を形成する。これにより、従来のＤＩＣＥ回路において、ｐ型トランジスタＰ１は、ｐ型トランジスタＰ１＿１とｐ型トランジスタＰ１＿２及びｐ型トランジスタＰ１＿３とｐ型トランジスタＰ１＿４で置き換えられ、ｎ型トランジスタＮ１は、ｎ型トランジスタＮ１＿１とｎ型トランジスタＮ１＿２及びｎ型トランジスタＮ１＿３とｎ型トランジスタＮ１＿４で置き換えられ、ノードＸ１がノードＸ１＿１及びＸ１＿２で、ノードＸ４がノードＸ４＿１及びＸ４＿２で置き換えられることになる。
　このようにして、従来のＤＩＣＥ回路の各トランジスタを直列に二重化したものを、さらに並列に二重化することによって冗長化された回路を、本明細書においてはＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ）と呼ぶ。すなわち、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ）は、トランジスタを直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって、ｎ型及びｐ型それぞれ４個のトランジスタで計８個のトランジスタからなる冗長化ＤＩＣＥエレメントである。なお、上述の説明では、先に直列に二重化したものを並列に二重化したが、先に並列に二重化したものを直列に二重化しても同じである。なお、図で、並列に二重化された２つのトランジスタのシンボルにおいて、ゲートを表わす部分を１つの導線のシンボルが通過しているが、これは、それらのゲートが当該導線に共通に接続されていること（すなわち、それらのゲートがお互いに並列接続されていること）を表わしている。
　図２は、ＨｙｐｅｒＤＩＣＥエレメントからなるＨｙｐｅｒＤＩＣＥメモリー部のブロック図である。ＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）は、４つのＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１，ＨＤＥ２，ＨＤＥ３，ＨＤＥ４）をループ状に接続したものである。それぞれのＨｙｐｅｒＤＩＣＥエレメントは４つの接続点（ノード）を有しており、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）のノードＸ４＿１，Ｘ４＿２，Ｘ１＿１，Ｘ１＿２は、それぞれ、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）のノードＸ４＿１，Ｘ４＿２，及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）のノードＸ１＿１，Ｘ１＿２と共有され、接続されている。同様に、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）のノードＸ１＿１，Ｘ１＿２，Ｘ２＿１，Ｘ２＿２は、それぞれ、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）のノードＸ１＿１，Ｘ１＿２，及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）のノードＸ２＿１，Ｘ２＿２と共有され、接続されている。また同様に、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）のノードＸ２＿１，Ｘ２＿２，Ｘ３＿１，Ｘ３＿２は、それぞれ、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）のノードＸ２＿１，Ｘ２＿２，及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）のノードＸ３＿１，Ｘ３＿２と共有され、接続されている。また同様に、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）のノードＸ３＿１，Ｘ３＿２，Ｘ４＿１，Ｘ４＿２は、それぞれ、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）のノードＸ３＿１，Ｘ３＿２，及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）のノードＸ４＿１，Ｘ４＿２と共有され、接続されている。
　図３は、ＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）のトランジスタレベルの回路図である。図２に示したＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１からＨＤＥ４のシンボルに、図１の右側に示したＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ）のトランジスタレベルの回路を適用したものである。これは、ＨｙｐｅｒＤＩＣＥラッチ回路の基本的な回路部分であり、外部から入力されたデータを保持するメモリー部として機能する。
　図４は、ＨｙｐｅｒＤＩＣＥメモリー部の動作の説明図である。図４の左下には、ＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１において、入出力が、ｐ型トランジスタのゲート入力/ｎ型トランジスタのドレイン出力で１（ハイ）、ｎ型トランジスタのゲート入力/ｐ型トランジスタのドレイン出力で０（ロー）となるアイソレート状態の時の動作が示されており、図４の右下には、ＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１において、入出力が、ｐ型トランジスタのゲート入力/ｎ型トランジスタのドレイン出力で０（ロー）、ｎ型トランジスタのゲート入力/ｐ型トランジスタのドレイン出力で１（ハイ）となるラッチ状態の時の動作が示されている。図４の上側の表には、それぞれのＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１からＨＤＥ４の論理状態が示されている。そして、ループ状に接続された４つのＨｙｐｅｒＤＩＣＥエレメントにおいて、交互に異なる状態のＨｙｐｅｒＤＩＣＥエレメントが隣り合うことにより、ＨｙｐｅｒＤＩＣＥメモリー部全体で１つの論理状態を安定的に保持することになる。このようにして、ＨｙｐｅｒＤＩＣＥラッチメモリー部は、２通りの論理状態を保持する。また、ＨｙｐｅｒＤＩＣＥメモリー部に論理状態を入力するためには、ＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１及びＨｙｐｅｒＤＩＣＥエレメントＨＤＥ３に同じ論理状態の入力をするか、ＨｙｐｅｒＤＩＣＥエレメントＨＤＥ２及びＨｙｐｅｒＤＩＣＥエレメントＨＤＥ４に同じ論理状態の入力をすることによって行うことができる。
（ＨｙｐｅｒＤＩＣＥラッチ回路）
　図５は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の回路図である。図５には、図４に示したＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）に対してデータ入力部などを付加することによって構成されたＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）が示されている。ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）は、ＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）に対して、以下の回路が追加されたものである：
　ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）の正電源ＶDD側に接続された、クロック信号ＣＫＢ１によって制御された（クロック信号ＣＫＢ１が０のときにオン、クロック信号ＣＫＢ１が１のときにオフ）ｐ型トランジスタ（Ｐ９＿１）；
　ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）の負電源ＶSS側に接続された、クロック信号ＣＫ１によって制御された（クロック信号ＣＫ１が１のときにオン、クロック信号ＣＫ１が０のときにオフ）ｎ型トランジスタ（Ｎ９＿１）；
　ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）の正電源ＶDD側に接続された、クロック信号ＣＫＢ３によって制御された（クロック信号ＣＫＢ３が０のときにオン、クロック信号ＣＫＢ３が１のときにオフ）ｐ型トランジスタ（Ｐ９＿２）；
　ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）の負電源ＶSS側に接続された、クロック信号ＣＫ３によって制御された（クロック信号ＣＫ３が１のときにオン、クロック信号ＣＫ３が０のときにオフ）ｎ型トランジスタ（Ｎ９＿２）；
　ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）とＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）とで共有するノードＸ１＿１及びノードＸ１＿２のそれぞれに下流でそれぞれ接続され、クロック信号ＣＫＢ１とその逆相クロック信号ＣＫ１の制御を受け（クロック信号ＣＫＢ１が０のときにオフ、クロック信号ＣＫＢ１が１のときにオン）、上流で共通接続された２つのトランスミッションゲート（ＴＧ１）（請求項の「第１データ入力部」に対応）；
　ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）とＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）とで共有されるノードＸ３＿１及びノードＸ３＿２のそれぞれに下流でそれぞれ接続され、クロック信号ＣＫＢ３とその逆相クロック信号ＣＫ３の制御を受け（クロック信号ＣＫＢ３が０のときにオフ、クロック信号ＣＫＢ３が１のときにオン）、上流で共通接続された２つのトランスミッションゲート（ＴＧ２）（請求項の「第２データ入力部」に対応）；及び
　トランスミッションゲート（ＴＧ１）とトランスミッションゲート（ＴＧ２）のそれぞれの上流にそれぞれ下流が接続され、上流が共通接続された２つのインバータからなるＤ入力バッファ（ＤＩＢ）。
　図５のＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）では、ノードＸ３＿１に、反転データ出力ＱＢを得るデータ出力部を備えている。どのノードからでもデータ出力又は反転データ出力を得ることが可能である。
（ＨｙｐｅｒＤＩＣＥラッチ回路の構成）
　このＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）は、従来のＤＩＣＥ回路より優れたＳＥＵ耐性を有するシングルイベントアップセット耐性ラッチ回路を構成する。以下、それぞれの回路要素名に序数を付して区別した用語を用いて、ＨｙｐｅｒＤＩＣＥラッチ回路の構成を記載する。このＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の基本的な回路は、ゲートとドレインが相互に接続されたｐ型トランジスタとｎ型トランジスタから構成され、ｐ型トランジスタのゲートとｎ型トランジスタのドレインの間の第１ノードとｐ型トランジスタのドレインとｎ型トランジスタのゲートの間の第２ノードとを有するＤｕａｌ　Ｉｎｔｅｒｌｏｃｋｅｄ　Ｓｔｏｒａｇｅ　Ｃｅｌｌ（ＤＩＣＥ）エレメントが４つ直列かつループ状に接続されて構成され、
　ゲートとドレインが相互に接続された第１ｐ型トランジスタ（Ｐ１＿１）及び第１ｎ型トランジスタ（Ｎ１＿１）を含む第１ＤＩＣＥエレメントと、
　ゲートとドレインが相互に接続された第２ｐ型トランジスタ（Ｐ２＿１）及び第２ｎ型トランジスタ（Ｎ２＿１）を含む第２ＤＩＣＥエレメントと、
　ゲートとドレインが相互に接続された第３ｐ型トランジスタ（Ｐ３＿１）及び第３ｎ型トランジスタ（Ｎ３＿１）を含む第３ＤＩＣＥエレメントと、
　ゲートとドレインが相互に接続された第４ｐ型トランジスタ（Ｐ４＿１）及び第４ｎ型トランジスタ（Ｎ４＿１）を含む第４ＤＩＣＥエレメントと、を含み、
　前記第１ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第１ＤＩＣＥエレメント第１ノードを形成し、
　前記第２ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第２ＤＩＣＥエレメント第１ノードを形成し、
　前記第３ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第３ＤＩＣＥエレメント第１ノードを形成し、
　前記第４ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第４ＤＩＣＥエレメント第１ノードを形成し、
　前記第１ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第１ＤＩＣＥエレメント第２ノードを形成し、
　前記第２ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第２ＤＩＣＥエレメント第２ノードを形成し、
　前記第３ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第３ＤＩＣＥエレメント第２ノードを形成し、
　前記第４ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第４ＤＩＣＥエレメント第２ノードを形成し、
　前記第１ＤＩＣＥエレメント第１ノードは前記第４ＤＩＣＥエレメント第２ノードに接続され、
　前記第２ＤＩＣＥエレメント第１ノードは前記第１ＤＩＣＥエレメント第２ノードに接続され、
　前記第３ＤＩＣＥエレメント第１ノードは前記第２ＤＩＣＥエレメント第２ノードに接続され、
　前記第４ＤＩＣＥエレメント第１ノードは前記第３ＤＩＣＥエレメント第２ノードに接続され、
　前記第２ＤＩＣＥエレメント第１ノード及び前記第４ＤＩＣＥエレメント第１ノードは、クロックの制御により導通を制御された、第１データ入力部及び第２データ入力部にそれぞれ接続され、
　前記第１ＤＩＣＥエレメント第２ノード、前記第２ＤＩＣＥエレメント第２ノード、前記第３ＤＩＣＥエレメント第２ノード、及び前記第４ＤＩＣＥエレメント第２ノードの少なくとも１つはデータ出力部に接続されているラッチ回路において、
　前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって４個のトランジスタから構成されるようにするとともに、二重に冗長化された前記第１データ入力部及び前記第２データ入力部を構成する。
　ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントの電源に関しては、冗長化された、前記第１、第２、第３及び第４ＤＩＣＥエレメントは、それぞれ前記第１及び第２データ入力部を制御する前記クロックと逆相の制御により、正電源又は負電源との接続を制御されるものである。
　ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントを二重化するトランジスタの配置に関しては、二重化されるトランジスタと、並列に二重化するトランジスタは、ゲートが共通に接続され、
　直列に二重化するトランジスタと、直列並列に二重化するトランジスタは、ゲートが共通に接続され、
　二重化されるトランジスタと、直列に二重化するトランジスタは、直列に接続され、
　並列に二重化するトランジスタと、直列並列に二重化するトランジスタは、直列に接続される。
　ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントを二重化するトランジスタの具体的配置に関しては、前記直列、並列、及び直列並列の二重化は、
　前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれに対して、第１から第４直列二重化ｐ型トランジスタ（Ｐ１＿２，Ｐ２＿２，Ｐ３＿２，Ｐ４＿２）をそれぞれ直列に負電源側に接続し、冗長化された前記第１から第４ＤＩＣＥエレメントを構成するすべてのｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれに対して、直列二重化ｎ型トランジスタ（Ｎ１＿２，Ｎ２＿２，Ｎ３＿２，Ｎ４＿２）をそれぞれ直列に正電源側に接続し、
　冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれに対して、それとゲート同士が接続された第１から第４並列二重化ｐ型トランジスタ（Ｐ１＿３，Ｐ２＿３，Ｐ３＿３，Ｐ４＿３）と、冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４直列二重化ｐ型トランジスタ（Ｐ１＿２，Ｐ２＿２，Ｐ３＿２，Ｐ４＿２）のそれぞれに対して、それとゲート同士が接続された、第１から第４直列並列二重化ｐ型トランジスタ（Ｐ１＿４，Ｐ２＿４，Ｐ３＿４，Ｐ４＿４）をそれぞれ直列に負電源側に接続し、
　冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれに対して、それとゲート同士が接続された第１から第４並列二重化ｎ型トランジスタ（Ｎ１＿３，Ｎ２＿３，Ｎ３＿３，Ｎ４＿３）と、冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４直列二重化ｎ型トランジスタ（Ｎ１＿２，Ｎ２＿２，Ｎ３＿２，Ｎ４＿２）のそれぞれに対して、それとゲート同士が接続された、第１から第４直列並列二重化ｎ型トランジスタ（Ｎ１＿４，Ｎ２＿４，Ｎ３＿４，Ｎ４＿４）をそれぞれ直列に正電源側に接続することによって実施される。
　ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントを二重化するトランジスタの接続関係に関しては、前記直列に二重化するｐ型トランジスタと、前記直列並列に二重化するｐ型トランジスタの共通に接続されたゲートは、前記二重化されるｎ型トランジスタに直列接続された前記直列に二重化するｎ型トランジスタのドレイン側に接続され、二重化されることによって冗長化されたＤＩＣＥエレメント第１ノードを形成し、
　前記直列に二重化するｎ型トランジスタと、前記直列並列に二重化するｎ型トランジスタの共通に接続されたゲートは、前記二重化されるｐ型トランジスタに直列接続された前記直列に二重化するｐ型トランジスタのドレイン側に接続され、二重化されることによって冗長化されたＤＩＣＥエレメント第２ノードを形成する。
　ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントを二重化するトランジスタの具体的な接続関係に関しては、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１ｐ型トランジスタ（Ｐ１＿１）のゲートと前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）のドレインの間のノードが冗長化された前記第１ＤＩＣＥエレメント第１ノード（Ｘ４＿１）であり、
　冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２ｐ型トランジスタ（Ｐ２＿１）のゲートと前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）のドレインの間のノードが冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）であり、冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）は、冗長化された前記第１データ入力部に接続され、
　冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３ｐ型トランジスタ（Ｐ３＿１）のゲートと前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）のドレインの間のノードが冗長化された前記第３ＤＩＣＥエレメント第１ノード（Ｘ２＿１）であり、
　冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４ｐ型トランジスタ（Ｐ４＿１）のゲートと前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）のドレインの間のノードが冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）であり、冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）は、冗長化された前記第２データ入力部に接続され、
　冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）のゲートと前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）のドレインの間のノードが冗長化された第１ＤＩＣＥエレメント二重化第１ノード（Ｘ４＿２）を形成し、
　冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）のゲートと前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）のドレインの間のノードが冗長化された第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）を形成し、冗長化された前記第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）は、冗長化された前記第１データ入力部に接続され、
　冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）のゲートと前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）のドレインの間のノードが冗長化された第３ＤＩＣＥエレメント二重化第１ノード（Ｘ２＿２）を形成し、
　冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）のゲートと前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）のドレインの間のノードが冗長化された第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）を形成し、冗長化された前記第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）は、冗長化された前記第２データ入力部に接続され、
　冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）のドレインと前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）のゲートの間のノードが冗長化された前記第１ＤＩＣＥエレメント第２ノード（Ｘ１＿１）であり、
　冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）のドレインと前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）のゲートの間のノードが冗長化された前記第２ＤＩＣＥエレメント第２ノード（Ｘ２＿１）であり、
　冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）のドレインと前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）のゲートの間のノードが冗長化された前記第３ＤＩＣＥエレメント第２ノード（Ｘ３＿１）であり、
　冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）のドレインと前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）のゲートの間のノードが冗長化された前記第４ＤＩＣＥエレメント第２ノード（Ｘ４＿１）であり、
　冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）のドレインと前記第１ｎ型トランジスタ（Ｎ１＿１）のゲートの間のノードが冗長化された前記第１ＤＩＣＥエレメント二重化第２ノード（Ｘ１＿２）を形成し、
　冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）のドレインと前記第２ｎ型トランジスタ（Ｎ２＿１）のゲートの間のノードが冗長化された前記第２ＤＩＣＥエレメント二重化第２ノード（Ｘ２＿２）を形成し、
　冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）のドレインと前記第３ｎ型トランジスタ（Ｎ３＿１）のゲートの間のノードが冗長化された前記第３ＤＩＣＥエレメント二重化第２ノード（Ｘ３＿２）を形成し、
　冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｐ型トランジスタ（Ｐ４＿４）のドレインと前記第４ｎ型トランジスタ（Ｎ４＿１）のゲートの間のノードが冗長化された前記第４ＤＩＣＥエレメント二重化第２ノード（Ｘ４＿２）を形成し、
　冗長化された前記第１ＤＩＣＥエレメント第１ノード（Ｘ４＿１）は冗長化された前記第４ＤＩＣＥエレメント第２ノード（Ｘ４＿１）に接続され、
　冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）は冗長化された前記第１ＤＩＣＥエレメント第２ノード（Ｘ１＿１）に接続され、
　冗長化された前記第３ＤＩＣＥエレメント第１ノード（Ｘ２＿１）は冗長化された前記第２ＤＩＣＥエレメント第２ノード（Ｘ２＿１）に接続され、
　冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）は冗長化された前記第３ＤＩＣＥエレメント第２ノード（Ｘ３＿１）に接続され、
　冗長化された前記第１ＤＩＣＥエレメント二重化第１ノード（Ｘ４＿２）は冗長化された前記第４ＤＩＣＥエレメント二重化第２ノード（Ｘ４＿２）に接続され、
　冗長化された前記第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）は冗長化された前記第１ＤＩＣＥエレメント二重化第２ノード（Ｘ１＿２）に接続され、
　冗長化された前記第３ＤＩＣＥエレメント二重化第１ノード（Ｘ２＿２）は冗長化された前記第２ＤＩＣＥエレメント二重化第２ノード（Ｘ２＿２）に接続され、
　冗長化された前記第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）は冗長化された前記第３ＤＩＣＥエレメント二重化第２ノード（Ｘ３＿２）に接続されている。
　ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のデータ入力部の具体的な接続関係に関しては、冗長化された前記第１データ入力部は２個のトランスミッションゲートから構成され、前記トランスミッションゲートのそれぞれの出力は、冗長化された前記第２ＤＩＣＥエレメント第１ノードと冗長化された前記第２ＤＩＣＥエレメント二重化第１ノードに接続され、
　冗長化された前記第２データ入力部は２個のトランスミッションゲートから構成され、前記トランスミッションゲートのそれぞれの出力は、冗長化された前記第４ＤＩＣＥエレメント第１ノードと冗長化された前記第４ＤＩＣＥエレメント二重化第１ノードに接続される。
（クロック信号）
　ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）に印加されるクロック信号について説明する。ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）には、ＣＫ１（及び逆相のＣＫＢ１）、ＣＫ３（及び逆相のＣＫＢ３）の二種類のクロック信号が印加されるが、これらは同じ信号であっても構わない。基本的には、クロック信号ＣＫ１及びＣＫ３が０（ロー）の時にトランスミッションゲートＴＧ１及びＴＧ２がオン（導通状態）となり、それを介したデータ入力が可能となると共に、ｐ型トランジスタＰ９＿１及びＰ９＿２及びｎ型トランジスタＮ９＿１及びＮ９＿２がオフとなってＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１からＨＤＥ４に供給される電源をオフとして、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の論理状態がデータ入力に従って規定されるようにする。そして、クロック信号ＣＫ１及びＣＫ３が１（ハイ）の時にトランスミッションゲートＴＧ１及びＴＧ２がオフ（非導通状態）となり、それを介したデータ入力が不可能となると共に、ｐ型トランジスタＰ９＿１及びＰ９＿２及びｎ型トランジスタＮ９＿１及びＮ９＿２がオンとなってＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１からＨＤＥ４に供給される電源をオンにして、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の論理状態が保持されるようにする。
　なお、クロック信号（ＣＫ１）（及び逆相のＣＫＢ１）とクロック信号（ＣＫ３）（及び逆相のＣＫＢ３）には１クロックサイクル内で僅かなタイミング差を持たせると好適である。具体的には、ハイレベルのときにトランスミッションゲート（ＴＧ２）がオンになる極性である、クロック信号（ＣＫＢ３）の立ち下がりは、ハイレベルのときにトランスミッションゲート（ＴＧ１）がオンになる極性である、クロック信号（ＣＫＢ１）の立ち下がりと同じタイミングであり、
　クロック信号（ＣＫＢ３）の立ち上がりは、クロック（ＣＫＢ１）の立ち上がりから所定の遅延時間を有するタイミングであるようにクロックのエッジが遅延させられる。
　図６は、所定のタイミング差を有する２つのクロック信号を生成する回路の回路図である。そのようなタイミング差を有するクロック信号（ＣＫ１）とクロック信号（ＣＫ３）を生成するためには、図６の上側に示したクロックバッファ部（ＣＫＢＦ１）の回路において、クロック信号（ＣＫ１）及びクロック信号（ＣＫＢ１）を生成すると共に、それらからＳＥＴ対策用遅延回路である直列接続された２つのインバータを介してタイミングが遅延させられたクロック信号（ＣＫ２）及びクロック信号（ＣＫＢ２）を生成する。次に、図６の下側に示したクロックバッファ部（ＣＫＢＦ２）内のセットアップ/ホールド対策回路に、クロック信号（ＣＫＢ１）、クロック信号（ＣＫＢ２）を入力し、クロック信号（ＣＫＢ３）の立ち上がりがクロック信号（ＣＫＢ１）の立ち上がりから所定の遅延時間を有するようなクロック信号（ＣＫＢ３）及び、クロック信号（ＣＫ３）の立下りがクロック信号(ＣＫ１)の立下りから所定の遅延時間を有するようなクロック信号（ＣＫ３）を生成する。
　このように、クロック信号（ＣＫ１）（及び逆相のＣＫＢ１）とクロック信号（ＣＫ３）（及び逆相のＣＫＢ３）にタイミング差を持たせると、クロック信号（ＣＫ１）（又は逆相のＣＫＢ１）が印加されるＤＩＣＥエレメントＨＤＥ１及びＨＤＥ２からなるメモリー部の部分と、クロック信号（ＣＫ３）（又は逆相のＣＫＢ３）が印加されるＤＩＣＥエレメントＨＤＥ３及びＨＤＥ４からなるメモリー部の部分との間で、遅延によりそれらのクロック信号が一致していない期間には、上流でシングルイベントトランジェント（ＳＥＴ）により誤った入力がなされたとしても、それによって両方のメモリー部の部分のデータが変化してしまうことを防止することができる。
　図７は、出力バッファ部（ＯＢＦ）の回路図である。出力バッファ部（ＯＢＦ）は、データ出力部に現れる反転出力データＱＢを、インバータを介して出力データＱとして出力する。図７では、２個ずつのｐ型及びｎ型トランジスタで構成されるインバータにより出力バッファ部（ＯＢＦ）を構成しているが、出力バッファ部（ＯＢＦ）は単一のｐ型及びｎ型トランジスタで構成されるインバータでもよい。インバータを構成するトランジスタの数は、ドライブ能力やトランジスタサイズによって決定されるべきものである。
　図８はＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の真理値表である。クロック信号ＣＫ（ＣＫ１及びＣＫ３）が０のときはＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）は、データスルー状態であり、入力データ信号Ｄと同じ論理が出力データ信号Ｑとして出力される。クロック信号ＣＫ（ＣＫ１及びＣＫ３）が１のときはＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）は、データラッチ状態であり、入力データ信号Ｄの論理にかかわらず、直前の論理を保持している出力データ信号Ｑが出力される。
（ＨｙｐｅｒＤＩＣＥラッチ回路の動作）
　次にＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の動作について説明する。従来のＤＩＣＥは、メモリー部のオフ状態トランジスタが、２個同時にオン状態に反転すると、ＤＩＣＥ回路の保持データも反転する（ＳＥＵが発生）のに対し、ＨｙｐｅｒＤＩＣＥラッチ回路では、メモリー部のオフ状態トランジスタが２個同時にオン状態に反転しても、ＨｙｐｅｒＤＩＣＥラッチ回路の保持データは反転しない（ＳＥＵが発生しない）。ＨｙｐｅｒＤＩＣＥラッチ回路では、特定の３個かそれ以上のオフ状態トランジスタが同時にオン状態に反転しないかぎり、保持データは反転しない。
　図９Ａは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生しない場合における正常動作の説明図である。図９Ａの上側の表には、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１～ＨＤＥ４）がデータを安定的に保持する場合の２種類のロジック状態（アイソレート状態及びラッチ状態）が示されている。正常状態のＨｙｐｅｒＤＩＣＥラッチ回路では、ＤＩＣＥ回路と同様に、ラッチ状態とアイソレート状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１～ＨＤＥ４）が交互に隣り合うことで、ノード間のロジックが矛盾なく連続し、データを安定的に保持することができる。図９Ａの下側には、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）がアイソレート状態とラッチ状態のときのトランジスタの状態が示されている。図９Ｂは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生しない場合の説明図である。図９Ｂには、同一のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）に含まれる１個以上のトランジスタが反転した場合の動作が示されている。アイソレート状態（オフ状態）のＤＩＣＥノードには、８個のオフ状態トランジスタが存在し、これらはイオン入射等の外的要因により容易に反転してオン状態になり得る。しかし、アイソレート状態の同一ＨｙｐｅｒＤＩＣＥノード（例：ＨＤＥ２）の、８個以下のオフ状態トランジスタが、オン状態に反転しても、両隣のラッチ状態（オン状態）のＤＩＣＥノード（例：ＨＤＥ１とＨＤＥ３）により、元の状態に戻される（補完される）。従って、ＨｙｐｅｒＤＩＣＥラッチ回路全体としては正常状態が保たれ、保持データの反転（ＳＥＵ発生）は起こらない。図９Ｃも、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生しない場合の説明図である。図９Ｃは、メモリー部の異なるＨｙｐｅｒＤＩＣＥエレメントにまたがるオフ状態トランジスタが、２個同時にオン状態に反転しても、ＨｙｐｅｒＤＩＣＥラッチ回路の保持データは反転しない（ＳＥＵが発生しない）例を説明するものである。ＨｙｐｅｒＤＩＣＥラッチ回路の保持データが反転（ＳＥＵが発生）するのは、異なるＨｙｐｅｒＤＩＣＥノード（例：ＨＤＥ２とＨＤＥ４）をまたがる任意の計３個かそれ以上のオフ状態トランジスタが同時にオン状態に反転した場合である。図９Ｃに示すように、例えばＨＤＥ２（Ｐ２＿２）及びＨＤＥ４（Ｎ４＿４）をまたがる２個以下のトランジスタが反転したとしても、オン状態のＨＤＥ３に保持されているデータの反転は起こらず、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）にＳＥＵは発生しない。
　図１０は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生する場合の説明図である。ＨｙｐｅｒＤＩＣＥラッチ回路の保持データが反転（ＳＥＵ発生）するのは、異なるＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ２とＨＤＥ４）をまたがる任意の計３個かそれ以上のオフ状態トランジスタが同時にオン状態に反転した場合である。オン状態のＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ３）に対し、その両側のオフ状態のＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ２、ＨＤＥ４）の計３個のオフ状態トランジスタが、入射イオンにより反転したことが原因で、３箇所誤ったデータがオン状態のＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ３）に与えられた場合には、本来データ補完をするべきオン状態のＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ３）が誤動作状態となり、データ補完の機能が働かず、ＨｙｐｅｒＤＩＣＥラッチ回路はＳＥＵを発生する。
　図１０の左下の図は、オフ状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）のトランジスタレベルの回路図である。ＨＤＥ２を構成する全８個のトランジスタは全てオフ状態である。これらの中で、Ｐ２＿２及びＰ２＿４の２個のトランジスタの状態が、イオン入射の影響でオフ状態からオン状態に変化した場合、Ｘ２＿１及びＸ２＿２それぞれのノードは、これらはＨＤＥ２に隣接するオン状態であるＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）への入力信号を伝えるものであるが、このＨＤＥ３への入力信号が本来のロジックである０状態から１状態に変化する。
　図１０の右下の図は、オフ状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）のトランジスタレベルの回路図である。ＨＤＥ４を構成する全８個のトランジスタは全てオフ状態である。これらの中で、Ｎ４＿４の１個のトランジスタの状態が、イオン入射の影響でオフ状態からオン状態に変化した場合、Ｘ３＿１のノードは、これはＨＤＥ４に隣接するオン状態であるＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）への入力信号を伝えるものであるが、このＨＤＥ３への入力信号が本来のロジックである１状態から０状態に変化する。上記図１０の左下の図、及び右下の図の現象が同時に発生した場合、オン状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）への４個の入力信号の内、３個が本来のロジック状態と異なる状態に変化することになる。これにより、オン状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）の保持データが反転し、オン状態のエレメントによるデータの補完関係が崩れ、結果としてＨｙｐｅｒＤＩＣＥラッチ回路でＳＥＵが発生することになる。なお、Ｂｕｌｋプロセスでは、サブストレート／ウェル構造により、全てのトランジスタがＧＮＤ／ＶDDとショートする可能性があるため、図１０の左下の図及び右下の図のように、直列２段積みトランジスタ構造で、どちらか一つのトランジスタがオンした場合でも、その出力にはＧＮＤ／ＶDDが現れる。ここは、全てのトランジスタがアイソレートされているＳＯＩプロセスとは異なる点である。
（クリティカルトランジスタ）
　図１１は、クリティカルトランジスタの説明図である。左側に記載した（ａ）従来のＤＩＣＥ回路においては、入射粒子の軌跡上に２個のクリティカルトランジスタ（クリティカルトランジスタペア）が配置されていた場合、それらが同時に反転してＳＥＵが発生するリスクがある。右側に記載したＨｙｐｅｒＤＩＣＥ回路においては、３個のクリティカルトランジスタを頂点とする三角形の開口部が広いほど、同一入射粒子によって３個のクリティカルトランジスタが同時反転してＳＥＵが発生するリスクは減っていく。ＳＥＵ耐性をより高めるためには、クリティカルトランジスタの組み合わせに対して、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタは、回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置し、３個のクリティカルトランジスタを頂点とする三角形の開口部を広くするようにすると好適である。
　クリティカル３トランジスタについて説明する。図１２は、クリティカルトランジスタのレイアウト配置図である。図は、トランジスタなどのレイアウトを示したものである。実線の長方形で符号を囲んだトランジスタは、ＨＤＥ１とＨＤＥ３がアイソレート状態の時のすべてのクリティカルトランジスタ候補であり、破線の長方形で符号を囲んだトランジスタは、ＨＤＥ２とＨＤＥ４がアイソレート状態の時のすべてのクリティカルトランジスタ候補である。ＳＥＵが発生するのは、ＨＤＥ１とＨＤＥ３がアイソレート状態の時又はＨＤＥ２とＨＤＥ４がアイソレート状態の時のいずれかのクリティカルトランジスタ候補において、それぞれが異なるＨｙｐｅｒＤＩＣＥエレメントに含まれる３個のトランジスタが誤動作した場合である。そのような３個のトランジスタをクリティカル３トランジスタ（３個のクリティカルトランジスタの組み合わせ）と呼ぶ。図１２では、ｎ型トランジスタＮ２＿４、ｎ型トランジスタＮ４＿２、ｎ型トランジスタＮ４＿４が破線で結ばれているが、それらの３個のトランジスタはＨＤＥ２とＨＤＥ４がアイソレート状態の時におけるクリティカルトランジスタ候補に含まれており、また、それぞれが異なるＨｙｐｅｒＤＩＣＥエレメントに含まれている。従って、その３個のトランジスタは、クリティカル３トランジスタである。
　図１３は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ発生原因となるクリティカル３トランジスタの説明図である。図１３の下側に、３個のトランジスタの組み合わせを、実線の三角形で結んで表している。その３個のトランジスタの組み合わせは１４種類存在するが、その３個のトランジスタが同時に誤作動してオフからオンに変化すると、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の保持するデータが反転し、ＳＥＵが発生する。その３個のトランジスタの組み合わせを、３個のクリティカルトランジスタの組み合わせと呼ぶ。
　図１４は、同時に反転してはいけない３個のクリティカルトランジスタの組み合わせを示す表である。そこには、ＨＤＥ１とＨＤＥ３がアイソレート状態、ＨＤＥ２とＨＤＥ４がアイソレート状態のそれぞれにおけるクリティカル３トランジスタが１４種類示されている。
　ＨｙｐｅｒＤＩＣＥラッチ回路の具体的なクリティカル３トランジスタについて、それぞれの回路要素名に序数を付して区別した用語を用いて記載する。すなわち、同時反転がシングルイベントを生じさせ得るクリティカル３トランジスタ（３個のクリティカルトランジスタの組み合わせ）は、
（１）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）の組み合わせ；
（２）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
（３）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）の組み合わせ；
（４）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
（５）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）の組み合わせ；
（６）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）の組み合わせ；
（７）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
（８）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
（９）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）の組み合わせ；
（１０）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ；
（１１）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）の組み合わせ；
（１２）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ；
（１３）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｐ型トランジスタ（Ｐ４＿４）の組み合わせ；及び
（１４）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ、　からなる１４種類の組み合わせである。
　そして、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタを、当該回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置すると好適である。例えば６５ｎｍプロセスにおいて、三角形の頂点のクリティカルトランジスタのゲート間距離を１．２μｍ以上とすると好適である。このように十分なゲート間距離を置くことによって、６５ｎｍ以下の微細化された半導体ＣＭＯＳプロセスで設計及び製造された本発明のメモリ素子において、シングルイベントアップセット及びシングルイベントトランジェントに対し、重イオンのＬＥＴ（Linear Energy Transfer: 線エネルギー付与）で６８ＭｅＶ／（ｍｇ／ｃｍ2）以上の耐性を得られることが確認された。宇宙空間では４０ＭｅＶ／（ｍｇ／ｃｍ2）以上のＬＥＴを有する重イオンの存在は希なので、十分なＳＥＵ耐性が実現できることとなる。
　図１５は、ＨｙｐｅｒＤＩＣＥラッチ回路のレイアウト図の例である。図１５の上側には具体的なレイアウト例を、図１５の下側には、上側の図に対応させた回路の説明が記載されている。また、図１６Ａから１６Ｃは、図１５の上側に示したレイアウト図を拡大して３つに分けて示したものである。レイアウトは、左右方向に、２つのＨｙｐｅｒＤＩＣＥエレメント、その他の回路（クロックバッファ、出力バッファなど）、２つのＨｙｐｅｒＤＩＣＥエレメントと大きく分かれており、また、上下方向にも２つに分かれている。このように、上下方向に２つのレイアウトを並べて配置した構造を、ダブルハイト構造と呼ぶ。具体的には、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）とＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）が上下に配置され、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）とＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）が上下に配置される。なお、２つのＨｙｐｅｒＤＩＣＥエレメントを上下に配置する際には、１つのＨｙｐｅｒＤＩＣＥエレメントを構成するトランジスタをできるだけ上下方向に離して配置すると好適である。そのためには、１つのＨｙｐｅｒＤＩＣＥエレメントを構成するトランジスタを上下の２つのレイアウトに分散して配置する。この場合、上下方向に並べられる２つのＨｙｐｅｒＤＩＣＥエレメントのそれぞれを構成するトランジスタは、上下の２つのレイアウトに分散して配置され、２つのＨｙｐｅｒＤＩＣＥエレメントの間には上下関係は生じないようになる。また、図１５の上側の図の中の実線の三角形は、クリティカル３トランジスタの１種類における配置の例を示したものである。
　また、ＨｙｐｅｒＤＩＣＥエレメント以外の回路は、上下に配置されたＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）、上下に配置されたＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）の間に配置されており、これによって、クリティカルトランジスタを含むＨｙｐｅｒＤＩＣＥエレメントを左右方向に大きく離して配置することが可能となる。
　具体的には、ＨｙｐｅｒＤＩＣＥラッチ回路は、冗長化された前記第１ＤＩＣＥエレメントと冗長化された前記第４ＤＩＣＥエレメントの回路を上下に配置し、
　冗長化された前記第３ＤＩＣＥエレメントと冗長化された前記第２ＤＩＣＥエレメントの回路を上下に配置し、
　冗長化された前記第１ＤＩＣＥエレメント、冗長化された前記第２ＤＩＣＥエレメント、冗長化された前記第３ＤＩＣＥエレメント、及び冗長化された前記第４ＤＩＣＥエレメント以外の回路を、上下に配置された冗長化された前記第１ＤＩＣＥエレメントと冗長化された前記第４ＤＩＣＥエレメントの回路と、上下に配置された冗長化された前記第３ＤＩＣＥエレメントと冗長化された前記第２ＤＩＣＥエレメントの回路との間に配置した回路レイアウトを有する。
（三重化ＨｙｐｅｒＤＩＣＥエレメント）
　今まで、二重化による冗長化を行う技術について説明してきたが、同様にして、三重化や、四重化などのｋ重化（ｋは４以上の整数）を行うことも可能であり、ＳＥＵ耐性をさらに向上させることもできる。
　図１７Ａは、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）の回路図である。図１７Ａには、第１三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）の回路が示されており、直列に三重化したｐ型トランジスタ（Ｐ１＿１）、ｐ型トランジスタ（Ｐ１＿２）、及びｐ型トランジスタ（Ｐ１＿３）に対して、ｐ型トランジスタ（Ｐ１＿１＿１）、ｐ型トランジスタ（Ｐ１＿２＿１）、及びｐ型トランジスタ（Ｐ１＿３＿１）を直列に三重化したものと、ｐ型トランジスタ（Ｐ１＿１＿２）、ｐ型トランジスタ（Ｐ１＿２＿２）、及びｐ型トランジスタ（Ｐ１＿３＿２）を直列に三重化したものとを、並列に接続している。また、直列に三重化したｎ型トランジスタ（Ｎ１＿１）、ｎ型トランジスタ（Ｎ１＿２）、及びｎ型トランジスタ（Ｎ１＿３）に対して、ｎ型トランジスタ（Ｎ１＿１＿１）、ｎ型トランジスタ（Ｎ１＿２＿１）、及びｎ型トランジスタ（Ｎ１＿３＿１）を直列に三重化したものと、ｎ型トランジスタ（Ｎ１＿１＿２）、ｎ型トランジスタ（Ｎ１＿２＿２）、及びｎ型トランジスタ（Ｎ１＿３＿２）を直列に三重化したものとを、並列に接続している。
　図１７Ｂには、三重化ＨｙｐｅｒＤＩＣＥラッチ回路（３ＨＤＬ）のブロック図が示されている。三重化ＨｙｐｅｒＤＩＣＥメモリー部（３ＨＤＭ）は、４つの三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１，３ＨＤＥ２，３ＨＤＥ３，３ＨＤＥ４）をループ状に接続したものである。それぞれの三重化ＨｙｐｅｒＤＩＣＥエレメントは６つの接続点（ノード）を有しており、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）のノードＸ４＿１，Ｘ４＿２，Ｘ４＿３，Ｘ１＿１，Ｘ１＿２，Ｘ１＿３は、それぞれ、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ４）のノードＸ４＿１，Ｘ４＿２，Ｘ４＿３，及び三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ２）のノードＸ１＿１，Ｘ１＿２，Ｘ１＿３と共有され、接続されている。同様に、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ２）のノードＸ１＿１，Ｘ１＿２，Ｘ１＿３，Ｘ２＿１，Ｘ２＿２，Ｘ２＿３は、それぞれ、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）のノードＸ１＿１，Ｘ１＿２，Ｘ１＿３，及び三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ３）のノードＸ２＿１，Ｘ２＿２，Ｘ２＿３と共有され、接続されている。また同様に、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ３）のノードＸ２＿１，Ｘ２＿２，Ｘ３＿３，Ｘ３＿１，Ｘ３＿２，Ｘ３＿３は、それぞれ、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ２）のノードＸ２＿１，Ｘ２＿２，Ｘ２＿３，及び三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ４）のノードＸ３＿１，Ｘ３＿２，Ｘ３＿３と共有され、接続されている。また同様に、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ４）のノードＸ３＿１，Ｘ３＿２，Ｘ３＿３，Ｘ４＿１，Ｘ４＿２，Ｘ４＿３は、それぞれ、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ３）のノードＸ３＿１，Ｘ３＿２，Ｘ３＿３，及び三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）のノードＸ４＿１，Ｘ４＿２，Ｘ４＿３と共有され、接続されている。
　三重化ＨｙｐｅｒＤＩＣＥラッチ回路（３ＨＤＬ）においては、三重化の前に含まれていた、前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列に三重化したものを並列に三重化するために、８箇所の位置に冗長化するトランジスタを追加することによって９個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれ３個のトランスミッションゲートを通じて受け付けるように前記第１データ入力部及び前記第２データ入力部を構成する。
　三重化ＨｙｐｅｒＤＩＣＥエレメントや、それを含む三重化ＨｙｐｅｒＤＩＣＥラッチ回路では、三重に冗長化することによって、クリティカルな組み合わせを形成するトランジスタ（同時反転するとＳＥＵを発生させるトランジスタ）の数も多くなり、より優れたＳＥＵ耐性を得ることができる。
（ｋ重化ＨｙｐｅｒＤＩＣＥエレメント）
　図１８Ａは、ｋ重化ＨｙｐｅｒＤＩＣＥエレメント（ｋＨＤＥ１）（ｋは４以上の整数）の回路図である。図１８Ａには、ｋ＝４とした場合の第１ｋ重化ＨｙｐｅｒＤＩＣＥエレメント（ｋＨＤＥ１）の回路が示されており、直列にｋ重化したｐ型トランジスタ（Ｐ１＿１）、ｐ型トランジスタ（Ｐ１＿２）、・・・及びｐ型トランジスタ（Ｐ１＿ｋ）に対して、ｐ型トランジスタ（Ｐ１＿１＿１）、ｐ型トランジスタ（Ｐ１＿２＿１）、・・・及びｐ型トランジスタ（Ｐ１＿ｋ＿１）を直列にｋ重化したものと、ｐ型トランジスタ（Ｐ１＿１＿２）、ｐ型トランジスタ（Ｐ１＿２＿２）、・・・及びｐ型トランジスタ（Ｐ１＿ｋ＿２）を直列にｋ重化したものと、・・・ｐ型トランジスタ（Ｐ１＿１＿ｋ－１）、ｐ型トランジスタ（Ｐ１＿２＿ｋ－１）、・・・及びｐ型トランジスタ（Ｐ１＿ｋ＿ｋ－１）を直列にｋ重化したものと、を並列に接続している。直列にｋ重化したｎ型トランジスタ（Ｎ１＿１）、ｎ型トランジスタ（Ｎ１＿２）、・・・及びｎ型トランジスタ（Ｎ１＿ｋ）に対して、ｎ型トランジスタ（Ｎ１＿１＿１）、ｎ型トランジスタ（Ｎ１＿２＿１）、・・・及びｎ型トランジスタ（Ｎ１＿ｋ＿１）を直列にｋ重化したものと、ｎ型トランジスタ（Ｎ１＿１＿２）、ｎ型トランジスタ（Ｎ１＿２＿２）、・・・及びｎ型トランジスタ（Ｎ１＿ｋ＿２）を直列にｋ重化したものと、・・・ｎ型トランジスタ（Ｎ１＿１＿ｋ－１）、ｎ型トランジスタ（Ｎ１＿２＿ｋ－１）、・・・及びｎ型トランジスタ（Ｎ１＿ｋ＿ｋ－１）を直列にｋ重化したものと、を並列に接続している。
　図１８Ｂは、ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路（ｋＨＤＬ）のブロック図である。図には、ｋ＝４の場合が示されている。ｋ重化ＨｙｐｅｒＤＩＣＥメモリー部（ｋＨＤＭ）を、４つのｋ重化ＨｙｐｅｒＤＩＣＥエレメント（ｋＨＤＥ１，ｋＨＤＥ２，ｋＨＤＥ３，ｋＨＤＥ４）をループ状に接続することによって構成することができる。また、ｋ重化ＨｙｐｅｒＤＩＣＥメモリー部（ｋＨＤＭ）にクロック回路やデータ入力部を付加することによって、ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路（ｋＨＤＬ）を構成することができる。
　ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路においては、ｋ重化の前に含まれていた、前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列にｋ重化したものを並列にｋ重化するために、ｋ2－１箇所の位置に冗長化するトランジスタを追加することによってｋ2個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれｋ個のトランスミッションゲートを通じて受け付けるように前記第１データ入力部及び前記第２データ入力部を構成する。
　ｋ重化ＨｙｐｅｒＤＩＣＥエレメントや、それを含むｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路（ｋＨＤＬ）では、ｋ重に冗長化することによって、クリティカルな組み合わせを形成するトランジスタ（同時反転するとＳＥＵを発生させるトランジスタ）の数もさらに多くなり、さらに優れたＳＥＵ耐性を得ることができる。
（フリップフロップ回路）
　ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）を２つ組み合わせることによって、ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）を構成することができる。図１９は、ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）のブロック図である。前段に配置したマスター回路として機能させられる、クロック信号が与えられる前段ＨｙｐｅｒＤＩＣＥラッチ回路（ＭＨＤＬ）からの中間出力（ＭＯ）を、後段に配置したスレーブ回路として機能させられる、逆相のクロック信号が与えられる後段ＨｙｐｅｒＤＩＣＥラッチ回路（ＳＨＤＬ）に入力するように構成することによって、ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）を構成することができる。
　ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）は、ＳＥＵ耐性のＨｙｐｅｒＤＩＣＥラッチ回路を含むものであるため、同様のＳＥＵ耐性を有している。なお、三重化ＨｙｐｅｒＤＩＣＥラッチ回路やｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路を使用して、それぞれ、三重化ＨｙｐｅｒＤＩＣＥフリップフロップ回路（３ＨＤＦＦ）やｋ重化ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ｋＨＤＦＦ）を構成することもできる。それらは、それぞれ、三重化ＨｙｐｅｒＤＩＣＥラッチ回路やｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路と同様のＳＥＵ耐性を有している。
　ＤＥ　ＤＩＣＥエレメント
　ＤＥ’　直列二重化ＤＩＣＥエレメント
　ＨＤＥ　ＨｙｐｅｒＤＩＣＥエレメント
　ＨＤＭ　ＨｙｐｅｒＤＩＣＥメモリー部
　ＨＤＬ　ＨｙｐｅｒＤＩＣＥラッチ回路
　ＨＤＦＦ　ＨｙｐｅｒＤＩＣＥフリップフロップ回路
　３ＨＤＥ　三重化ＨｙｐｅｒＤＩＣＥエレメント
　３ＨＤＭ　三重化ＨｙｐｅｒＤＩＣＥメモリー部
　３ＨＤＬ　三重化ＨｙｐｅｒＤＩＣＥラッチ回路
　ｋＨＤＥ　ｋ重化ＨｙｐｅｒＤＩＣＥエレメント
　ｋＨＤＭ　ｋ重化ＨｙｐｅｒＤＩＣＥメモリー部
　ｋＨＤＬ　ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路

Claims (12)

  1. 　ゲートとドレインが相互に接続されたｐ型トランジスタとｎ型トランジスタから構成され、ｐ型トランジスタのゲートとｎ型トランジスタのドレインの間の第１ノードとｐ型トランジスタのドレインとｎ型トランジスタのゲートの間の第２ノードとを有するＤｕａｌ　Ｉｎｔｅｒｌｏｃｋｅｄ　Ｓｔｏｒａｇｅ　Ｃｅｌｌ（ＤＩＣＥ）エレメントが４つ直列かつループ状に接続されて構成されるシングルイベントアップセット耐性ラッチ回路であって、
    　ゲートとドレインが相互に接続された第１ｐ型トランジスタ（Ｐ１＿１）及び第１ｎ型トランジスタ（Ｎ１＿１）を含む第１ＤＩＣＥエレメントと、
    　ゲートとドレインが相互に接続された第２ｐ型トランジスタ（Ｐ２＿１）及び第２ｎ型トランジスタ（Ｎ２＿１）を含む第２ＤＩＣＥエレメントと、
    　ゲートとドレインが相互に接続された第３ｐ型トランジスタ（Ｐ３＿１）及び第３ｎ型トランジスタ（Ｎ３＿１）を含む第３ＤＩＣＥエレメントと、
    　ゲートとドレインが相互に接続された第４ｐ型トランジスタ（Ｐ４＿１）及び第４ｎ型トランジスタ（Ｎ４＿１）を含む第４ＤＩＣＥエレメントと、を含み、
    　前記第１ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第１ＤＩＣＥエレメント第１ノードを形成し、
    　前記第２ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第２ＤＩＣＥエレメント第１ノードを形成し、
    　前記第３ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第３ＤＩＣＥエレメント第１ノードを形成し、
    　前記第４ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第４ＤＩＣＥエレメント第１ノードを形成し、
    　前記第１ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第１ＤＩＣＥエレメント第２ノードを形成し、
    　前記第２ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第２ＤＩＣＥエレメント第２ノードを形成し、
    　前記第３ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第３ＤＩＣＥエレメント第２ノードを形成し、
    　前記第４ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第４ＤＩＣＥエレメント第２ノードを形成し、
    　前記第１ＤＩＣＥエレメント第１ノードは前記第４ＤＩＣＥエレメント第２ノードに接続され、
    　前記第２ＤＩＣＥエレメント第１ノードは前記第１ＤＩＣＥエレメント第２ノードに接続され、
    　前記第３ＤＩＣＥエレメント第１ノードは前記第２ＤＩＣＥエレメント第２ノードに接続され、
    　前記第４ＤＩＣＥエレメント第１ノードは前記第３ＤＩＣＥエレメント第２ノードに接続され、
    　前記第２ＤＩＣＥエレメント第１ノード及び前記第４ＤＩＣＥエレメント第１ノードは、クロックの制御により導通を制御された、第１データ入力部及び第２データ入力部にそれぞれ接続され、
    　前記第１ＤＩＣＥエレメント第２ノード、前記第２ＤＩＣＥエレメント第２ノード、前記第３ＤＩＣＥエレメント第２ノード、及び前記第４ＤＩＣＥエレメント第２ノードの少なくとも１つはデータ出力部に接続されているラッチ回路において、
    　前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって４個のトランジスタから構成されるようにするとともに、二重に冗長化された前記第１データ入力部及び前記第２データ入力部を構成することを特徴とする、シングルイベントアップセット耐性ラッチ回路。
  2. 　冗長化された、前記第１、第２、第３及び第４ＤＩＣＥエレメントは、それぞれ前記第１及び第２データ入力部を制御する前記クロックと逆相の制御により、正電源又は負電源との接続を制御されるものである、
    請求項１に記載のシングルイベントアップセット耐性ラッチ回路。
  3. 　二重化されるトランジスタと、並列に二重化するトランジスタは、ゲートが共通に接続され、
    　直列に二重化するトランジスタと、直列並列に二重化するトランジスタは、ゲートが共通に接続され、
    　二重化されるトランジスタと、直列に二重化するトランジスタは、直列に接続され、
    　並列に二重化するトランジスタと、直列並列に二重化するトランジスタは、直列に接続される、請求項１又は２に記載のシングルイベントアップセット耐性ラッチ回路。
  4. 　前記直列、並列、及び直列並列の二重化は、
    　前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれに対して、第１から第４直列二重化ｐ型トランジスタ（Ｐ１＿２，Ｐ２＿２，Ｐ３＿２，Ｐ４＿２）をそれぞれ直列に負電源側に接続し、冗長化された前記第１から第４ＤＩＣＥエレメントを構成するすべてのｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれに対して、直列二重化ｎ型トランジスタ（Ｎ１＿２，Ｎ２＿２，Ｎ３＿２，Ｎ４＿２）をそれぞれ直列に正電源側に接続し、
    　冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれに対して、それとゲート同士が接続された第１から第４並列二重化ｐ型トランジスタ（Ｐ１＿３，Ｐ２＿３，Ｐ３＿３，Ｐ４＿３）と、冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４直列二重化ｐ型トランジスタ（Ｐ１＿２，Ｐ２＿２，Ｐ３＿２，Ｐ４＿２）のそれぞれに対して、それとゲート同士が接続された、第１から第４直列並列二重化ｐ型トランジスタ（Ｐ１＿４，Ｐ２＿４，Ｐ３＿４，Ｐ４＿４）をそれぞれ直列に負電源側に接続し、
    　冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれに対して、それとゲート同士が接続された第１から第４並列二重化ｎ型トランジスタ（Ｎ１＿３，Ｎ２＿３，Ｎ３＿３，Ｎ４＿３）と、冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４直列二重化ｎ型トランジスタ（Ｎ１＿２，Ｎ２＿２，Ｎ３＿２，Ｎ４＿２）のそれぞれに対して、それとゲート同士が接続された、第１から第４直列並列二重化ｎ型トランジスタ（Ｎ１＿４，Ｎ２＿４，Ｎ３＿４，Ｎ４＿４）をそれぞれ直列に正電源側に接続することによって実施される、請求項３に記載のシングルイベントアップセット耐性ラッチ回路。
  5. 　前記直列に二重化するｐ型トランジスタと、前記直列並列に二重化するｐ型トランジスタの共通に接続されたゲートは、前記二重化されるｎ型トランジスタに直列接続された前記直列に二重化するｎ型トランジスタのドレイン側に接続され、二重化されることによって冗長化されたＤＩＣＥエレメント第１ノードを形成し、
    　前記直列に二重化するｎ型トランジスタと、前記直列並列に二重化するｎ型トランジスタの共通に接続されたゲートは、前記二重化されるｐ型トランジスタに直列接続された前記直列に二重化するｐ型トランジスタのドレイン側に接続され、二重化されることによって冗長化されたＤＩＣＥエレメント第２ノードを形成する、請求項４に記載のシングルイベントアップセット耐性ラッチ回路。
  6. 　冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１ｐ型トランジスタ（Ｐ１＿１）のゲートと前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）のドレインの間のノードが冗長化された前記第１ＤＩＣＥエレメント第１ノード（Ｘ４＿１）であり、
    　冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２ｐ型トランジスタ（Ｐ２＿１）のゲートと前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）のドレインの間のノードが冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）であり、冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）は、冗長化された前記第１データ入力部に接続され、
    　冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３ｐ型トランジスタ（Ｐ３＿１）のゲートと前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）のドレインの間のノードが冗長化された前記第３ＤＩＣＥエレメント第１ノード（Ｘ２＿１）であり、
    　冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４ｐ型トランジスタ（Ｐ４＿１）のゲートと前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）のドレインの間のノードが冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）であり、冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）は、冗長化された前記第２データ入力部に接続され、
    　冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）のゲートと前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）のドレインの間のノードが冗長化された第１ＤＩＣＥエレメント二重化第１ノード（Ｘ４＿２）を形成し、
    　冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）のゲートと前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）のドレインの間のノードが冗長化された第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）を形成し、冗長化された前記第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）は、冗長化された前記第１データ入力部に接続され、
    　冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）のゲートと前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）のドレインの間のノードが冗長化された第３ＤＩＣＥエレメント二重化第１ノード（Ｘ２＿２）を形成し、
    　冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）のゲートと前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）のドレインの間のノードが冗長化された第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）を形成し、冗長化された前記第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）は、冗長化された前記第２データ入力部に接続され、
    　冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）のドレインと前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）のゲートの間のノードが冗長化された前記第１ＤＩＣＥエレメント第２ノード（Ｘ１＿１）であり、
    　冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）のドレインと前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）のゲートの間のノードが冗長化された前記第２ＤＩＣＥエレメント第２ノード（Ｘ２＿１）であり、
    　冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）のドレインと前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）のゲートの間のノードが冗長化された前記第３ＤＩＣＥエレメント第２ノード（Ｘ３＿１）であり、
    　冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）のドレインと前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）のゲートの間のノードが冗長化された前記第４ＤＩＣＥエレメント第２ノード（Ｘ４＿１）であり、
    　冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）のドレインと前記第１ｎ型トランジスタ（Ｎ１＿１）のゲートの間のノードが冗長化された前記第１ＤＩＣＥエレメント二重化第２ノード（Ｘ１＿２）を形成し、
    　冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）のドレインと前記第２ｎ型トランジスタ（Ｎ２＿１）のゲートの間のノードが冗長化された前記第２ＤＩＣＥエレメント二重化第２ノード（Ｘ２＿２）を形成し、
    　冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）のドレインと前記第３ｎ型トランジスタ（Ｎ３＿１）のゲートの間のノードが冗長化された前記第３ＤＩＣＥエレメント二重化第２ノード（Ｘ３＿２）を形成し、
    　冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｐ型トランジスタ（Ｐ４＿４）のドレインと前記第４ｎ型トランジスタ（Ｎ４＿１）のゲートの間のノードが冗長化された前記第４ＤＩＣＥエレメント二重化第２ノード（Ｘ４＿２）を形成し、
    　冗長化された前記第１ＤＩＣＥエレメント第１ノード（Ｘ４＿１）は冗長化された前記第４ＤＩＣＥエレメント第２ノード（Ｘ４＿１）に接続され、
    　冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）は冗長化された前記第１ＤＩＣＥエレメント第２ノード（Ｘ１＿１）に接続され、
    　冗長化された前記第３ＤＩＣＥエレメント第１ノード（Ｘ２＿１）は冗長化された前記第２ＤＩＣＥエレメント第２ノード（Ｘ２＿１）に接続され、
    　冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）は冗長化された前記第３ＤＩＣＥエレメント第２ノード（Ｘ３＿１）に接続され、
    　冗長化された前記第１ＤＩＣＥエレメント二重化第１ノード（Ｘ４＿２）は冗長化された前記第４ＤＩＣＥエレメント二重化第２ノード（Ｘ４＿２）に接続され、
    　冗長化された前記第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）は冗長化された前記第１ＤＩＣＥエレメント二重化第２ノード（Ｘ１＿２）に接続され、
    　冗長化された前記第３ＤＩＣＥエレメント二重化第１ノード（Ｘ２＿２）は冗長化された前記第２ＤＩＣＥエレメント二重化第２ノード（Ｘ２＿２）に接続され、
    　冗長化された前記第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）は冗長化された前記第３ＤＩＣＥエレメント二重化第２ノード（Ｘ３＿２）に接続されている請求項５に記載のシングルイベントアップセット耐性ラッチ回路。
  7. （１）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）の組み合わせ；
    （２）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
    （３）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）の組み合わせ；
    （４）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
    （５）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）の組み合わせ；
    （６）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）の組み合わせ；
    （７）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
    （８）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
    （９）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）の組み合わせ；
    （１０）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ；
    （１１）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）の組み合わせ；
    （１２）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ；
    （１３）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｐ型トランジスタ（Ｐ４＿４）の組み合わせ；及び
    （１４）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ、
    　からなる１４種類の、同時反転がシングルイベントを生じさせ得るクリティカルトランジスタの組み合わせに対して、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタは、当該回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置されることを特徴とする請求項６に記載のシングルイベントアップセット耐性ラッチ回路。
  8. 　冗長化された前記第１ＤＩＣＥエレメントと冗長化された前記第４ＤＩＣＥエレメントの回路を上下に配置し、
    　冗長化された前記第３ＤＩＣＥエレメントと冗長化された前記第２ＤＩＣＥエレメントの回路を上下に配置し、
    　冗長化された前記第１ＤＩＣＥエレメント、冗長化された前記第２ＤＩＣＥエレメント、冗長化された前記第３ＤＩＣＥエレメント、及び冗長化された前記第４ＤＩＣＥエレメント以外の回路を、上下に配置された冗長化された前記第１ＤＩＣＥエレメントと冗長化された前記第４ＤＩＣＥエレメントの回路と、上下に配置された冗長化された前記第３ＤＩＣＥエレメントと冗長化された前記第２ＤＩＣＥエレメントの回路との間に配置した回路レイアウトを有する請求項１から７のいずれかに記載のシングルイベントアップセット耐性ラッチ回路。
  9. 　冗長化された前記第１データ入力部は２個のトランスミッションゲートから構成され、前記トランスミッションゲートのそれぞれの出力は、冗長化された前記第２ＤＩＣＥエレメント第１ノードと冗長化された前記第２ＤＩＣＥエレメント二重化第１ノードに接続され、
    　冗長化された前記第２データ入力部は２個のトランスミッションゲートから構成され、前記トランスミッションゲートのそれぞれの出力は、冗長化された前記第４ＤＩＣＥエレメント第１ノードと冗長化された前記第４ＤＩＣＥエレメント二重化第１ノードに接続される、請求項６又は７に記載のシングルイベントアップセット耐性ラッチ回路。
  10. 　前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列に三重化したものを並列に三重化するために、８箇所の位置に冗長化するトランジスタを追加することによって９個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれ３個のトランスミッションゲートを通じて受け付けるように前記第１データ入力部及び前記第２データ入力部を構成することを特徴とする、請求項１に記載のシングルイベントアップセット耐性ラッチ回路。
  11. 　前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、・・・、ｋを４以上の整数として、前記第ｋｐ型トランジスタ（Ｐｋ＿１）、前記第ｋｎ型トランジスタ（Ｎｋ＿１）は、それぞれ、直列にｋ重化したものを並列にｋ重化するために、ｋ2－１箇所の位置に冗長化するトランジスタを追加することによってｋ2個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれｋ個のトランスミッションゲートを通じて受け付けるように前記第１データ入力部及び前記第２データ入力部を構成することを特徴とする、請求項１に記載のシングルイベントアップセット耐性ラッチ回路。
  12. 　請求項１から１１のいずれかに記載のシングルイベントアップセット耐性ラッチ回路を前段のマスター部と後段のスレーブ部の２個含み、
    　前記マスター部のシングルイベントアップセット耐性ラッチ回路の出力を前記スレーブ部のシングルイベントアップセット耐性ラッチ回路の入力に接続し、
    　前記マスター部のシングルイベントアップセット耐性ラッチ回路に入力される前記クロックと逆相のクロックを前記スレーブ部のシングルイベントアップセット耐性ラッチ回路に入力する、ことを特徴とする、シングルイベントアップセット耐性フリップフロップ回路。
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