JP5339282B2 - シングルイベント耐性のラッチ回路 - Google Patents
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Description
CK 外部から入力される入力クロック信号;
CKi 内部で生成されるクロック信号(入力クロック信号CKと同相);
CKB 外部から入力される入力反転クロック信号;
CKBi 内部で生成される反転クロック信号(入力反転クロック信号CKBと同相);
D 外部から入力される入力データ信号;
G 外部から入力される入力クロック信号;
Gi 内部で生成されるクロック信号(入力クロック信号Gと同相)
GBi 内部で生成される反転クロック信号;
MO フリップフロップ回路の内部においてマスタからスレーブへと出力される中間出力信号;
Q 外部へ出力する出力データ信号;
QB 外部へ出力する反転出力データ信号;
XQ 外部へ出力する反転出力データ信号;
VDD 第1の電圧源からの電源電圧;及び
VSS 第2の電圧源からの電源電圧(0V)。
なおクロック信号は、それを反転させた反転クロック信号と対にして使用されることが多い。そのような正相と逆相のクロック信号の対を「相補クロック信号」と呼ぶことにする。クロック信号を表わす記号が、逆相を表わす「B」の接尾辞の有無だけの違いしかない2つのクロック信号が、相補クロック信号である。
これから従来のデータラッチ回路の構成及び動作について説明する。図2は、従来のデータラッチ回路1の回路図であり、図1は、従来のデータラッチ回路1のためのクロック生成回路1C1の回路図である。クロック生成回路1C1は、入力を反転させるインバータ1I1から構成される。クロック生成回路1C1は、クロック信号として外部から入力される入力クロック信号Gから、それと極性が反対の反転クロック信号GBiを生成する動作を行う。生成された反転クロック信号GBiは、入力クロック信号Gとともにデータラッチ回路1に供給される。インバータ1I1は、ソース又はドレインのラインに関して直列に、第1の電圧源側(VDD)に接続されたノードから第2の電圧源側(VSS)に接続されたノードに向かって、pチャネルMOSトランジスタ1P1及びnチャネルMOSトランジスタ1N1がその順番に接続された構成を有する。
記憶ノードの出力すなわちデータラッチ回路1の出力として、クロックドインバータ1I3の出力がインバータ1I5からなるバッファ回路を通じて出力データ信号Qとして出力され、インバータ1I4の出力がインバータ1I6からなるバッファ回路を通じて反転出力データ信号XQとして出力される。
次に従来のフリップフロップ回路の構成及び動作について説明する。図4は、従来のフリップフロップ回路2の回路図であり、図3は、従来のフリップフロップ回路2のためのクロック生成回路2C1の回路図である。このフリップフロップ回路2は、マスタスレーブ型Dフリップフロップである。クロックドインバータ2I4及びインバータ2I5は前段の記憶ノードを構成し、クロックドインバータ2I6及びインバータ2I7は後段の記憶ノードを構成する。入力データ信号Dが、バッファ回路として機能するインバータ2I3を通じて入力される。入力された入力データ信号Dは、トランスミッションゲート2S1を通じて前段の記憶ノードに接続される。前段の記憶ノードの出力は、トランスミッションゲート2S2を通じて後段の記憶ノードに接続される。後段の記憶ノードの出力すなわちフリップフロップ回路2の出力として、クロックドインバータ2I6の出力がインバータ2I8及びインバータ2I9からなるバッファ回路を通じて反転出力データ信号XQとして出力され、インバータ2I7の出力がインバータ2I10及びインバータ2I11からなるバッファ回路を通じて出力データ信号Qとして出力される。
これにより、そのトランジスタを含むインバータの出力が反対の論理側にレベルシフトし、その論理値の変化が他方のインバータに入力されて当該インバータの出力を反転させると、記憶ノードの論理値が反転してSEUが発生する。
シングルイベント現象に耐性のある構造を有するインバータやメモリ素子としては、以下のようなものがあった(例えば、特許文献1参照。)。図6は、従来のシングルイベント耐性を有するデータラッチ回路3の回路図である。このデータラッチ回路3は、DICE(Dual Interlocked Storage Cell)回路とも称される。図5は、従来のデータラッチ回路3のためのクロック生成回路3C1の回路図である。これから図6を参照して、データラッチ回路3の構成を説明する。
またさらに具体的には、2つのインバータ入力は同じ入力を受け取る。またさらに具体的には、入力段及び中間段に並列インバータが追加される。またさらに具体的には、デュアルポートクロックドインバータは2つのクロックドインバータから構成される。またさらに具体的には、クロックドインバータは2つのpチャネルトランジスタと2つのnチャネルトランジスタとから構成される。またさらに具体的には、第9(7P14)、第10(7P15)、第13(7P18)、及び第14(7P19)のトランジスタはpチャネルトランジスタで、第11(7N15)、第12(7N14)、第15(7N19)、及び第16(7N18)のトランジスタはnチャネルトランジスタであり、第17(7P24)、第18(7P25)、第21(7P28)、及び第22(7P29)のトランジスタはpチャネルトランジスタで、第19(7N25)、第20(7N24)、第23(7N29)、及び第24(7N28)のトランジスタはnチャネルトランジスタである。またさらに具体的には、2つのクロックドインバータが2つの入力を提供し、所定の相補クロック信号が入力される。またさらに具体的には、2つのクロックドインバータが2つの出力を提供する。またさらに具体的には、2つのインバータ入力は同じ入力を受け取る。またさらに具体的には、マスタ側の一方の記憶ノードへは、その記憶ノード及びマスタのラッチモードからスルーモードへの移行タイミングが遅延させられるような前縁エッジ遅延クロックが入力される。またさらに具体的には、マスタ側の一方の記憶ノードへ入力される前縁エッジ遅延クロックは、通常のクロックと全体が遅延させられたクロックとを所定の論理回路で演算することによって生成される。またさらに具体的には、スレーブ側の一方の記憶ノードへは、その記憶ノード及びスレーブのスルーモードからラッチモードへの移行タイミングが前進させられるような後縁エッジ前進クロックが入力される。またさらに具体的には、後縁エッジ前進クロックは、ラッチモードからスルーモードへ移行したタイミングから前記のマスタ側の前縁エッジ遅延クロックと同じ遅延時間が経過したタイミングにおいてスルーモードからラッチモードに移行させる。またさらに具体的には、スレーブ側の一方の記憶ノードへ入力されるクロックは、通常のクロックと全体が遅延させられたクロックとを所定の論理回路で演算することによって生成される。またさらに具体的には、所定の遅延時間は、0.5ナノ秒以上であり、かつ、相補クロック信号の1周期の1/2未満である。またさらに具体的には、トランジスタの対角線距離は、その対角線距離が最小となるようなレイアウトにおける対角線距離より大きい所定の離隔距離である。
またさらに具体的には、所定の離隔距離は、2.0マイクロメートル以上である。
これから回路図(図7〜図16)を参照して、本発明の説明を行う。まず、本発明の回路に含まれる回路単位である、デュアルポートインバータ4とデュアルポートクロックドインバータ5の説明を行う。図7は、デュアルポートインバータ4の構成を表わす回路図である。デュアルポートインバータ4は、第1のインバータ(4I1)及び第2のインバータ(4I2)を含む。第1のインバータ(4I1)は第2のトランジスタ(4N1)に直列に接続された第1のトランジスタ(4P1)を含み、第2のインバータ(4I2)は第4のトランジスタ(4N2)に直列に接続された第3のトランジスタ(4P2)を含む。第1のトランジスタ(4P1)のゲートは、第4のトランジスタ(4N2)のゲートに接続されて第1のインバータ入力IN1を提供し、第2のトランジスタ(4N1)のゲートは、第3のトランジスタ(4P2)のゲートに接続されて第2のインバータ入力IN2を提供する。第1及び第2のトランジスタ(4P1,4N1)は、第1のインバータ出力OUT1を提供し、第3及び第4のトランジスタ(4P2,4N2)は、第2のインバータ出力OUT2を提供する。第1のインバータ入力IN1及び第2のインバータ入力IN2は同じ入力を受け取り、有効な出力を第1のインバータ出力OUT1又は第2のインバータ出力OUT2に提供する。第1及び第3のトランジスタ(4P1,4P2)はpチャネルトランジスタで、第2及び第4のトランジスタ(4N1,4N2)はnチャネルトランジスタである。
図8は、デュアルポートクロックドインバータ5の構成を表わす回路図である。デュアルポートクロックドインバータ5は第1のクロックドインバータ(5I1)及び第2のクロックドインバータ(5I2)を含む。第1のクロックドインバータ(5I1)は第1、第2、第3、及び第4のその順番に直列に接続されたトランジスタ(5P1,5P2,5N1,5N2)を含み、第2のクロックドインバータ(5I2)は第5、第6、第7、及び第8のその順番に直列に接続されたトランジスタ(5P3,5P4,5N3,5N4)を含む。第1(5P1)又は第2(5P2)のいずれか一方のトランジスタ(ここでは5P1)のゲートは第7(5N3)又は第8(5N4)のいずれか一方のトランジスタ(ここでは第8(5N4))のゲートに接続されて第1のインバータ入力IN1を提供する。
第3(5N1)又は第4(5N2)のいずれか一方のトランジスタ(ここでは第4(5N2))のゲートは第5(5P3)又は第6(5P4)のいずれか一方のトランジスタ(ここでは第5(5P3))のゲートに接続されて第2のインバータ入力IN2を提供する。
第1(5P1)又は第2(5P2)の他方のトランジスタ(ここでは第2(5P2))のゲートと第3(5N1)又は第4(5N2)の他方のトランジスタ(ここでは第3(5N1))のゲートには、お互いに相補な論理値の相補クロック信号(CKBi,CKi)が入力される。第5(5P3)又は第6(5P4)の他方のトランジスタ(ここでは第6(5P4))のゲートと第7(5N3)又は第8(5N4)の他方のトランジスタ(ここでは第7(5N3))のゲートには、お互いに相補な論理値の相補クロック信号(CKBi,CKi)が入力される。第1(5P1)、第2(5P2)、第3(5N1)、及び第4(5N2)のトランジスタは第1のインバータ出力を提供し、第5(5P3)、第6(5P4)、第7(5N3)、及び第8(5N4)のトランジスタのトランジスタは第2のインバータ出力を提供する。第1のインバータ入力IN1及び第2のインバータ入力IN2は同じ入力を受け取り、第1のインバータ出力OUT1又は第2のインバータ出力OUT2に有効な出力を提供する。第1(5P1)、第2(5P2)、第5(5P3)、及び第6(5P4)のトランジスタはpチャネルトランジスタで、第3(5N1)、第4(5N2)、第7(5N3)、及び第8(5N4)のトランジスタはnチャネルトランジスタである。ここで、第1のクロックドインバータ(5I1)と第2のクロックドインバータ(5I2)に入力される相補クロック信号のタイミングを異なるものとすることも可能である。
これから回路図(図9〜図11)及びタイミング図(図17)を参照して、本発明の一実施形態としてのデータラッチ回路6の構成及び動作を説明する。図11は、本発明の第1の実施形態に係る、デュアルポートインバータ6IP1及びデュアルポートクロックドインバータ6IP2を有するデータラッチ回路6の構成を表わす回路図である。
データラッチ回路6は、デュアルポートインバータと、トランスミッションゲートを含まないデュアルポートクロックドインバータとからなる構成である。すなわちデータラッチ回路6は、1組の入力を受け取るための2入力と、2出力を有するデュアルポートインバータであって、当該1組の入力は当該デュアルポートインバータにそれぞれ第1のトランスミッションゲート(6S1)及び第2のトランスミッションゲート(6S2)を介して結合したようなデュアルポートインバータ(6IP1)と、デュアルポートインバータ(6IP1)の2出力に2入力で結合した、2出力を有するデュアルポートクロックドインバータ(6IP2)と、デュアルポートインバータ(6IP1)の2出力及びデュアルポートクロックドインバータ(6IP2)の2出力の少なくとも1つに接続した出力と、を有する。デュアルポートインバータ(6IP1)は、前記のデュアルポートインバータ4と同様の構成をしており、デュアルポートクロックドインバータ(6IP2)は、前記のデュアルポートクロックドインバータ5と同様の構成をしている。
すなわち、デュアルポートクロックドインバータ(6IP2)は第1のクロックドインバータ(6I8)及び第2のクロックドインバータ(6I10)を含む。さらに、クロックドインバータは2つのpチャネルトランジスタと2つのnチャネルトランジスタとから構成される。すなわち、第1のクロックドインバータ(6I8)は第5、第6、第7、及び第8のその順番に直列に接続されたトランジスタ(6P13,6P14,6N13,6N14)を含み、第2のクロックドインバータ(6I10)は第9、第10、第11、及び第12のその順番に直列に接続されたトランジスタ(6P17,6P18,6N17,6N18)を含む。さらに、2つのクロックドインバータが2つの入力を提供し、所定の相補クロック信号が入力される。すなわち、第5(6P13)又は第6(6P14)のいずれか一方のトランジスタのゲートは第11(6N17)又は第12(6N18)のいずれか一方のトランジスタのゲートに接続されて第3のインバータ入力を提供し、第7(6N13)又は第8(6N14)のいずれか一方のトランジスタのゲートは第9(6P17)又は第10(6P18)のいずれか一方のトランジスタのゲートに接続されて第4のインバータ入力を提供し、第5(6P13)又は第6(6P14)の他方のトランジスタのゲートと第7(6N13)又は第8(6N14)の他方のトランジスタのゲートには、お互いに相補な論理値の第1の相補クロック信号(CKB1,CK1)が入力され、第9(6P17)又は第10(6P18)の他方のトランジスタのゲートと第11(6N17)又は第12(6N18)の他方のトランジスタのゲートには、お互いに相補な論理値の第3の相補クロック信号(CKB3,CK3)が入力され、第1のトランスミッションゲート(6S1)は、それに含まれるpチャネルトランジスタ(6P15)とnチャネルトランジスタ(6N15)のそれぞれのゲートに第1のクロックドインバータ(6I8)と相反するオンオフ動作をする極性で第1の相補クロック信号が入力され、及び第2のトランスミッションゲート(6S2)は、それに含まれるpチャネルトランジスタ(6P19)とnチャネルトランジスタ(6N19)のそれぞれのゲートに第2のクロックドインバータ(6I10)と相反するオンオフ動作をする極性で第3の相補クロック信号が入力される。ここで、クロック信号CK1及び反転クロック信号CKB1が入力されるノードを第1記憶ノードと呼び、クロック信号CK3及び反転クロック信号CKB3が入力されるノードを第2記憶ノードと呼ぶ。さらに、2つのクロックドインバータが2つの出力を提供する。すなわち、第5(6P13)、第6(6P14)、第7(6N13)、及び第8(6N14)のトランジスタは第3のインバータ出力を提供し、第9(6P17)、第10(6P18)、第11(6N17)、及び第12(6N18)のトランジスタのトランジスタは第4のインバータ出力を提供する。さらに、2つのインバータ入力は同じ入力を受け取る。すなわち、第3及び第4のインバータ入力は同じ入力を受け取り、第3のインバータ出力又は第4のインバータ出力に有効な出力を提供する。さらに、第5(6P13)、第6(6P14)、第9(6P17)、及び第10(6P18)のトランジスタはpチャネルトランジスタで、第7(6N13)、第8(6N14)、第11(6N17)、及び第12(6N18)のトランジスタはnチャネルトランジスタである。このような構成にすることによって、それぞれのインバータが二重化されるため、シングルイベント現象による誤作動を抑えることができる。デュアルポートインバータとトランスミッションゲートの組み合わせでも、デュアルポートクロックドインバータと論理的に同じ動作を行わせることができるが、そのような(デュアルポート)インバータとトランスミッションゲートとの組み合わせによる回路構造では、トランスミッションゲートのトランジスタがオンの場合でも、ソース/ドレインの電圧レベルによっては強電界領域が広く形成され、それがシングルイベント現象の発生原因となり得るという欠点があった。本発明のように、それらに代えてクロックドインバータを使用すると、形成される強電界領域が、トランスミッションゲートに比べて狭くなるため、シングルイベント現象が発生しにくくなるという効果が得られる。
本件発明の課題は宇宙空間などにおける高エネルギー粒子線によるシングルイベント耐性を向上させるものであるところ、誤動作の原因として一番問題となる粒子は鉄イオンなどの重イオン粒子である。ここに、鉄イオン粒子線の線エネルギー付与の最大値は32MeV/(mg/cm2)程度でα線の50倍以上もあり、電離領域の半径もシリコンにおいては1μm(1000nm)程度の非常に大きなものである。また、鉄イオン粒子線が半導体に対して斜めに入射したときには、線エネルギー付与の最大値は40MeV/(mg/cm2)程度にもなる。従って、通常のプロセスの半導体では、1つの鉄イオン粒子線によって発生させられた電離領域の中に複数のMOSトランジスタが含まれてしまうことになるため、単にトランジスタを二重化しただけでは、それに含まれる両方のMOSトランジスタが簡単に同時に誤動作してしまうことになる。このような理由より、データラッチ回路6は、トランジスタが離間されて配置されると好適である。すなわち好適には、データラッチ回路6においては、出力が入力に直接的に接続されているインバータとクロックドインバータの組のそれぞれにおいて、当該インバータに含まれるpチャネル及びnチャネルトランジスタと、前記のクロックドインバータに含まれるそれぞれnチャネル及びpチャネルトランジスタとの間の対角線距離は、その対角線距離が最小となるようなレイアウトにおける対角線距離より大きい所定の離隔距離とされる。このような隣り合った導電型が異なるトランジスタの組み合わせは、定常状態においてはオンオフの状態が一致するものであるため、両方がオフ状態のときには両方とも同時に誤動作し得るからである。このような構成にすると、同時にSETが発生するとデータラッチ回路6の論理状態が反転してしまうトランジスタの対の対角線距離が大きくなるため、1回の高エネルギー粒子の入射によって、その対のトランジスタが同時に反転してしまう可能性を極めて小さくすることができる。
次に、クロック生成回路について説明する。図9のクロック生成回路6C1及び図10のクロック生成回路6C2は、データラッチ回路6に入力されるクロック信号CK1、CKB1、CK3、及びCKB3を生成するために、組み合わせて使用される。図17は、データラッチ回路6で使用されるクロック信号のタイミング図である。
具体的には、0.5ナノ秒以上であれば好適であり、0.9ナノ秒以上であればより好適である。さらには、5ナノ秒以上であればさらにより好適である。なお、遅延時間を無制限に大きくすると、後続のクロックとの境目がなくなってクロック動作に支障を来すため、遅延時間は、クロック信号の1周期の1/2未満とする必要がある。
これからデータラッチ回路6の動作を、図11の回路図及び図17のタイミング図を参照して説明する。図17のクロック信号相互間のタイミングを表に表わすと表3のようになる。期間Bはスルーモードの期間に対応し、期間A及びCはラッチモードの期間に対応する。
これから回路図(図12〜図16)及びタイミング図(図18)を参照して、本発明の一実施形態としてのフリップフロップ回路7の構成及び動作を説明する。図15及び図16は、本発明の第2の実施形態に係る、デュアルポートインバータ7IP1及び7IP3並びにデュアルポートクロックドインバータ7IP2及び7IP4を有するフリップフロップ回路7の構成を表わす回路図である。フリップフロップ回路7は、入力データ信号Dが入力され、中間出力信号MOをスレーブに出力する、デュアルポートインバータ7IP1とデュアルポートクロックドインバータ7IP2から構成されるマスタと、マスタからの中間出力信号MOが入力され、出力データ信号Qを出力し、デュアルポートインバータ7IP3とデュアルポートクロックドインバータ7IP4から構成されるスレーブと、から構成される。図15はフリップフロップ回路7のマスタの回路図であり、図16はフリップフロップ回路7のスレーブの回路図である。
フリップフロップ回路7は、2つのデュアルポートインバータと、2つのトランスミッションゲートを含まないデュアルポートクロックドインバータとからなる構成である。すなわち、フリップフロップ回路7は、第1の組の入力を受け取るための2入力と2出力とを有するデュアルポートインバータであって、当該第1の組の入力は当該デュアルポートインバータに第1トランスミッションゲート(7S1)及び第2のトランスミッションゲート(7S2)を介して結合した第1のデュアルポートインバータ(7IP1)と、第1のデュアルポートインバータ(7IP1)の2出力に2入力で結合した、2出力を有する第1のデュアルポートクロックドインバータ(7IP2)と、第2の組の入力を受け取るための2入力と2出力を有するデュアルポートインバータであって、当該第2の組の入力は当該デュアルポートインバータに第2の組のトランスミッションゲート(7S3,7S4)を介して結合した第2のデュアルポートインバータ(7IP3)と、第2のデュアルポートインバータ(7IP3)の2出力に2入力で結合した、2出力を有する第2のデュアルポートクロックドインバータ(7IP4)と、第2のデュアルポートインバータ(7IP3)の2出力及び第2のデュアルポートクロックドインバータ(7IP4)の2出力の少なくとも1つに接続した出力と、を有し、第2のデュアルポートインバータ(7IP3)の2入力に第3のトランスミッションゲート(7S3)及び第4のトランスミッションゲート(7S4)を介して結合した第2の組の入力は、第1のデュアルポートクロックドインバータ(7IP2)の2出力のいずれかに結合している。デュアルポートインバータ7IP1及び7IP3は、前記のデュアルポートインバータ4と同様の構成をしており、デュアルポートクロックドインバータ7IP2及び7IP4は、前記のデュアルポートクロックドインバータ5と同様の構成をしている。
すなわち、第1のデュアルポートクロックドインバータ(7IP2)は第1のクロックドインバータ(7I8)及び第2のクロックドインバータ(7I10)を含み、第2のデュアルポートクロックドインバータ(7IP4)は第3のクロックドインバータ(7I14)及び第4のクロックドインバータ(7I16)を含む。クロックドインバータは2つのpチャネルトランジスタと2つのnチャネルトランジスタとから構成される。すなわち、第1のクロックドインバータ(7I8)は第9(7P14)、第10(7P15)、第11(7N15)、及び第12(7N14)のその順番に直列に接続されたトランジスタを含み、第2のクロックドインバータ(7I10)は第13(7P18)、第14(7P19)、第15(7N19)、及び第16(7N18)のその順番に直列に接続されたトランジスタを含み、第3のクロックドインバータ(7I14)は第17(7P24)、第18(7P25)、第19(7N25)、及び第20(7N24)のその順番に直列に接続されたトランジスタを含み、第4のクロックドインバータ(7I16)は第21(7P28)、第22(7P29)、第23(7N29)、及び第24(7N28)のその順番に直列に接続されたトランジスタを含む。2つのクロックドインバータが2つの入力を提供し、所定の相補クロック信号が入力される。すなわち、第9(7P14)又は第10(7P15)のいずれか一方のトランジスタのゲートは第15(7N19)又は第16(7N18)のいずれか一方のトランジスタのゲートに接続されて第5のインバータ入力を提供し、第11(7N15)又は第12(7N14)のいずれか一方のトランジスタのゲートは第13(7P18)又は第14(7P19)のいずれか一方のトランジスタのゲートに接続されて第6のインバータ入力を提供し、第9(7P14)又は第10(7P15)の他方のトランジスタのゲートと第11(7N15)又は第12(7N14)の他方のトランジスタのゲートには、お互いに相補な論理値の第1の相補クロック信号(CKB1,CK1)が入力され、第13(7P18)又は第14(7P19)の他方のトランジスタのゲートと第15(7N19)又は第16(7N18)の他方のトランジスタのゲートには、お互いに相補な論理値の第3の相補クロック信号(CKB3,CK3)が入力され、第17(7P24)又は第18(7P25)のいずれか一方のトランジスタのゲートは第23(7N29)又は第24(7N28)のいずれか一方のトランジスタのゲートに接続されて第7のインバータ入力を提供し、第19(7N25)又は第20(7N24)のいずれか一方のトランジスタのゲートは前記第21(7P28)又は第22(7P29)のいずれか一方のトランジスタのゲートに接続されて第8のインバータ入力を提供し、第17(7P24)又は第18(7P25)の他方のトランジスタのゲートと第19(7N25)又は第20(7N24)の他方のトランジスタのゲートには、第1の相補クロック信号と逆相の相補クロック信号が入力され、第21(7P28)又は第22(7P29)の他方のトランジスタのゲートと第23(7N29)又は第24(7N28)の他方のトランジスタのゲートには、お互いに相補な論理値の第4の相補クロック信号(CKB4,CK4)が入力され、第1のトランスミッションゲート(7S1)は、それに含まれるpチャネルトランジスタ(7P16)とnチャネルトランジスタ(7N16)のそれぞれのゲートに前記第1のクロックドインバータ(7I8)と相反するオンオフ動作をする極性で第1の相補クロック信号が入力され、第2のトランスミッションゲート(7S2)は、それに含まれるpチャネルトランジスタ(7P20)とnチャネルトランジスタ(7N20)のそれぞれのゲートに第2のクロックドインバータ(7I10)と相反するオンオフ動作をする極性で第3の相補クロック信号が入力され、第3のトランスミッションゲート(7S3)は、それに含まれるpチャネルトランジスタ(7P26)とnチャネルトランジスタ(7N26)のそれぞれのゲートに前記第3のクロックドインバータ(7I14)と相反するオンオフ動作をする極性で第1の相補クロック信号が入力され、第4のトランスミッションゲート(7S4)は、それに含まれるpチャネルトランジスタ(7P30)とnチャネルトランジスタ(7N30)のそれぞれのゲートに第4のクロックドインバータ(7I16)と相反するオンオフ動作をする極性で第4の相補クロック信号が入力される。
ここで、マスタにおいて、クロック信号CK1及び反転クロック信号CKB1が入力されるノードを第1記憶ノードと呼び、クロック信号CK3及び反転クロック信号CKB3が入力されるノードを第2記憶ノードと呼ぶ。また、スレーブにおいて、クロック信号CK1及び反転クロック信号CKB1が入力されるノードを第1記憶ノードと呼び、クロック信号CK4及び反転クロック信号CKB4が入力されるノードを第2記憶ノードと呼ぶ。
2つのクロックドインバータが2つの出力を提供する。すなわち、第9(7P14)、第10(7P15)、第11(7N15)、及び第12(7N14)のトランジスタは第5のインバータ出力を提供し、第13(7P18)、第14(7P19)、第15(7N19)、及び第16(7N18)のトランジスタのトランジスタは第6のインバータ出力を提供し、第17(7P24)、第18(7P25)、第19(7N25)、及び第20(7N24)のトランジスタは第7のインバータ出力を提供し、第21(7P28)、第22(7P29)、第23(7N29)、及び第24(7N28)のトランジスタのトランジスタは第8のインバータ出力を提供する。2つのインバータ入力は同じ入力を受け取る。すなわち、第5及び第6のインバータ入力は同じ入力を受け取り、第5のインバータ出力又は第6のインバータ出力に有効な出力を提供し、第7及び第8のインバータ入力は同じ入力を受け取り、第7のインバータ出力又は第8のインバータ出力に有効な出力を提供する。第9(7P14)、第10(7P15)、第13(7P18)、及び第14(7P19)のトランジスタはpチャネルトランジスタで、第11(7P15)、第12(7N14)、第15(7N19)、及び第16(7N18)のトランジスタはnチャネルトランジスタであり、第17(7P24)、第18(7P25)、第21(7P28)、及び第22(7P29)のトランジスタはpチャネルトランジスタで、第19(7N25)、第20(7N24)、第23(7N29)、及び第24(7N28)のトランジスタはnチャネルトランジスタである。
本発明のように、それらに代えてクロックドインバータを使用すると、形成される強電界領域が、トランスミッションゲートに比べて狭くなるため、シングルイベント現象が発生しにくくなるという効果が得られる。
フリップフロップ回路7は、データラッチ回路6に関して上述した理由により、トランジスタが離間されて配置されると好適である。すなわち好適には、フリップフロップ回路7においては、出力が入力に直接的に接続されているインバータとクロックドインバータの組のそれぞれにおいて、当該インバータに含まれるpチャネル及びnチャネルトランジスタと、前記のクロックドインバータに含まれるそれぞれnチャネル及びpチャネルトランジスタとの間の対角線距離は、その対角線距離が最小となるようなレイアウトにおける対角線距離より大きい所定の離隔距離とされる。このような隣り合った導電型が異なるトランジスタの組み合わせは、定常状態においてはオンオフの状態が一致するものであるため、両方がオフ状態のときには両方とも同時に誤動作し得るからである。このような構成にすると、同時にSETが発生するとフリップフロップ回路7の論理状態が反転してしまうトランジスタの対の対角線距離が大きくなるため、1回の高エネルギー粒子の入射によって、その対のトランジスタが同時に反転してしまう可能性を極めて小さくすることができる。
次に、クロック生成回路について説明する。図12のクロック生成回路7C1、図13のクロック生成回路7C2、及び図14のクロック生成回路7C3は、フリップフロップ回路7に入力されるクロック信号CK1、CKB1、CK3、CKB3、CK4、及びCKB4を生成するために、組み合わせて使用される。図18は、フリップフロップ回路7で使用されるクロック信号のタイミング図である。
図18を参照する。ここでは、マスタ側の一方の記憶ノード(第2記憶ノード)へ入力される、その記憶ノード及びマスタのラッチモードからスルーモードへの移行タイミングが遅延させられるような前縁エッジ遅延クロックが生成されている。ここに、マスタ側の記憶ノードがラッチモードからスルーモードに移行するタイミングのクロックの部分を前縁エッジと呼ぶことにする。すなわち、ハイレベルのときに第2のトランスミッションゲート(7S2)がオンになる極性である、第3の相補クロック信号の内の逆相信号(CKB3)の立ち下がりは、ハイレベルのときに第1のトランスミッションゲートがオンになる極性である、第1の相補クロック信号の内の逆信号(CKB1)の立ち下がりと同じタイミングであり、当該第3の相補クロック信号の内の当該逆相信号(CKB3)の立ち上がりであるクロックの前縁エッジは、当該第1の相補クロック信号の内の当該逆相信号(CKB1)の立ち上がりから所定の遅延時間を有するようなタイミングであるようにクロックのエッジが遅延させられる。さらにここでは、スレーブ側の一方の記憶ノード(第2記憶ノード)へ入力される、その記憶ノード及びスレーブのスルーモードからラッチモードへの移行タイミングが前進させられるような後縁エッジ前進クロックが生成されている。
ここに、スレーブ側の記憶ノードがラッチモードからスルーモードに移行するタイミングのクロックの部分を後縁エッジと呼ぶことにする。すなわち、ハイレベルのときに第4のトランスミッションゲート(7S4)がオンになる極性である、第4の相補クロック信号の内の逆相信号(CKB4)の立ち上がりは、ハイレベルのときに第1のトランスミッションゲートがオンになる極性である、第1の相補クロック信号の内の逆相信号(CKB1)の立ち下がりと同じタイミングであり、当該第4の相補クロック信号の内の当該逆相信号(CKB4)の立ち下がりであるクロックの後縁エッジは、当該第1の相補クロック信号の内の当該逆相信号(CKB1)の次の立ち下がりより前のタイミングであるようにクロックのエッジが前進させられたタイミングであることを特徴とするクロック信号を得ることができる。また好適には、第4の相補クロック信号の内の前記逆相信号(CKB4)の立ち下がりは、それの立ち上がりから前記の所定の遅延時間が経過したタイミングである。クロック信号CK2及び反転クロック信号CKB2は、フリップフロップ回路7に入力される、クロック信号CK3、反転クロック信号CKB3、クロック信号CK4、及び反転クロック信号CKB4を生成するための中間的なクロック信号である。図18に、これらのクロック信号の主なものの相互関係を示す。クロック信号CK3の立ち下がりである前縁エッジはクロック信号CK1の立ち下がりから所定の遅延時間だけタイミングが遅延させられるが、それらの立ち上がりは同じタイミングである。また、反転クロック信号CKB3の立ち上がりである前縁エッジは反転クロック信号CKB1の立ち上がりから所定の遅延時間だけタイミングが遅延させられるが、それらの立ち下がりのタイミングは同じである。さらに、反転クロック信号CKB4の立ち上がりはクロック信号CK1の立ち上がりと同じタイミングであり、反転クロック信号CKB4の立ち下がりである後縁エッジは、クロック信号CK1の立ち下がりより前のタイミングであるようにクロックのエッジが前進させられており、かつ、当該反転クロック信号CKB4の立ち上がりから前記の所定の遅延時間が経過したタイミングである。
すなわち、トランスミッションゲート7S3には、クロック信号CK1と反転クロック信号CKB1が、トランスミッションゲート7S4にはクロック信号CK4と反転クロック信号CKB4が入力される。また、デュアルポートクロックドインバータ7IP4を構成するクロックドインバータ7I14とクロックドインバータ7I16にも、同様にタイミングが異なるクロック信号が入力される。このような構成にすることによって、中間出力信号MOを受けるスレーブにおいて、二重化された回路の内の一方の回路の特定の動作のタイミングを他方の回路とは異なるタイミングにすることができる。このようにすると、クロック信号のタイミングが同じである片側同士の回路で構成される2つの記憶ノードをクロック信号CK1及び反転クロック信号CKB1が入力されるノードを第1記憶ノードとし、クロック信号CK4及び反転クロック信号CKB4が入力されるノードを第2記憶ノードとすると、遅延によりそれらのクロック信号が一致していない期間には、SETにより誤った入力が中間出力信号MOとして送られてきた場合にも、それによって第1記憶ノードと第2記憶ノードの両方のデータが変化してしまうことを防止することができる。
具体的には、0.5ナノ秒以上であれば好適であり、0.9ナノ秒以上であればより好適である。さらには、5ナノ秒以上であればさらにより好適である。なお、遅延時間を無制限に大きくすると、後続のクロックとの境目がなくなってクロック動作に支障を来すため、遅延時間は、クロック信号の1周期の1/2未満とする必要がある。
これからフリップフロップ回路7の動作を、図15及び図16の回路図及び図18のタイミング図を参照して説明する。図18のクロック信号相互間のタイミングを表に表わすと表3のようになる。期間Bは従来のフリップフロップ回路においてマスタがスルーモードかつスレーブがラッチモードである期間に対応し、期間Cは従来のフリップフロップ回路においてマスタがラッチモードかつスレーブがスルーモードである期間に対応する。さらに、期間A及びDは、マスタ及びスレーブの両方ともがラッチモードである期間に対応する。
1C1 クロック生成回路
2 フリップフロップ回路
2C1 クロック生成回路
3 データラッチ回路
3C1 クロック生成回路
4 デュアルポートインバータ
5 デュアルポートクロックドインバータ
6 データラッチ回路
6C1 クロック生成回路
6C2 クロック生成回路
7 フリップフロップ回路
7C1 クロック生成回路
7C2 クロック生成回路
7C3 クロック生成回路
Claims (9)
- 2入力と2出力を有するデュアルポートインバータであって、当該2入力は1組の入力信号を受け取り、当該1組の入力信号は当該デュアルポートインバータの2入力にそれぞれ第1のトランスミッションゲート(6S1)及び第2のトランスミッションゲート(6S2)を介して結合したデュアルポートインバータ(6IP1)と、
前記デュアルポートインバータ(6IP1)の前記2出力に2入力で結合した、2出力を有するデュアルポートクロックドインバータ(6IP2)と、
前記デュアルポートインバータ(6IP1)の前記2出力及び前記デュアルポートクロックドインバータ(6IP2)の前記2出力の少なくとも1つに接続した出力と、を有し、
前記デュアルポートインバータ(6IP1)は、第1のインバータ(6I9)及び第2のインバータ(6I11)を含み、
前記第1のインバータ(6I9)は第2のトランジスタ(6N16)に直列に接続された第1のトランジスタ(6P16)を含み、前記第2のインバータ(6I11)は第4のトランジスタ(6N20)に直列に接続された第3のトランジスタ(6P20)を含み、 前記第1及び第3のトランジスタ(6P16,6P20)はpチャネルトランジスタで、前記第2及び第4のトランジスタ(6N16,6N20)はnチャネルトランジスタであり、
前記第1のトランジスタ(6P16)のゲートは、前記第4のトランジスタ(6N20)のゲートに接続されて第1のインバータ入力を提供し、前記第2のトランジスタ(6N16)のゲートは、前記第3のトランジスタ(6P20)のゲートに接続されて第2のインバータ入力を提供し、
前記第1及び第2のトランジスタ(6P16,6N16)は、第1のインバータ出力を提供し、前記第3及び第4のトランジスタ(6P20,6N20)は、第2のインバータ出力を提供し、
前記第1及び第2のインバータ入力は同じ論理レベルの信号を受け取った場合に、確定した論理レベルの信号を前記第1のインバータ出力又は前記第2のインバータ出力に提供するものであり、
第3のインバータ(6I6)と、
前記第3のインバータと入力がお互いに接続された第4のインバータ(6I7)と、をさらに有し、
前記第3のインバータ(6I6)の出力は、前記第1のトランスミッションゲート(6S1)を介して前記第1のインバータ入力に接続され、
前記第4のインバータ(6I7)の出力は、前記第2のトランスミッションゲート(6S2)を介して前記第2のインバータ入力に接続されることを特徴とするシングルイベント耐性ラッチ回路。 - 請求項1に記載のシングルイベント耐性ラッチ回路において、前記デュアルポートクロックドインバータ(6IP2)は第1のクロックドインバータ(6I8)及び第2のクロックドインバータ(6I10)を含むシングルイベント耐性ラッチ回路。
- 請求項2に記載のシングルイベント耐性ラッチ回路において、前記第1のクロックドインバータ(6I8)は第5、第6、第7、及び第8のその順番に直列に接続されたトランジスタ(6P13,6P14,6N13,6N14)を含み、前記第2のクロックドインバータ(6I10)は第9、第10、第11、及び第12のその順番に直列に接続されたトランジスタ(6P17,6P18,6N17,6N18)を含むシングルイベント耐性ラッチ回路。
- 請求項3に記載のシングルイベント耐性ラッチ回路において、前記第5(6P13)、第6(6P14)、第9(6P17)、及び第10(6P18)のトランジスタはpチャネルトランジスタで、前記第7(6N13)、第8(6N14)、第11(6N17)、及び第12(6N18)のトランジスタはnチャネルトランジスタであるシングルイベント耐性ラッチ回路。
- 請求項4に記載のシングルイベント耐性ラッチ回路において、前記第5(6P13)又は第6(6P14)のいずれか一方のトランジスタのゲートは前記第11(6N17)又は第12(6N18)のいずれか一方のトランジスタのゲートに接続されて第3のインバータ入力を提供し、
前記第7(6N13)又は第8(6N14)のいずれか一方のトランジスタのゲートは前記第9(6P17)又は第10(6P18)のいずれか一方のトランジスタのゲートに接続されて第4のインバータ入力を提供し、
前記第5(6P13)又は第6(6P14)の他方のトランジスタのゲートと前記第7(6N13)又は第8(6N14)の他方のトランジスタのゲートには、お互いに相補な論理値の第1の相補クロック信号(CKB1,CK1)が入力され、
前記第9(6P17)又は第10(6P18)の他方のトランジスタのゲートと前記第11(6N17)又は第12(6N18)の他方のトランジスタのゲートには、お互いに相補な論理値の第3の相補クロック信号(CKB3,CK3)が入力され、
前記第1のトランスミッションゲート(6S1)は、それに含まれるpチャネルトランジスタ(6P15)とnチャネルトランジスタ(6N15)のそれぞれのゲートに前記第1のクロックドインバータ(6I8)と相反するオンオフ動作をする極性で前記第1の相補クロック信号が入力され、
前記第2のトランスミッションゲート(6S2)は、それに含まれるpチャネルトランジスタ(6P19)とnチャネルトランジスタ(6N19)のそれぞれのゲートに前記第2のクロックドインバータ(6I10)と相反するオンオフ動作をする極性で前記第3の相補クロック信号が入力されるシングルイベント耐性ラッチ回路。 - 請求項5に記載のシングルイベント耐性ラッチ回路において、前記第5(6P13)、第6(6P14)、第7(6N13)、及び第8(6N14)のトランジスタは第3のインバータ出力を提供し、前記第9(6P17)、第10(6P18)、第11(6N17)、及び第12(6N18)のトランジスタのトランジスタは第4のインバータ出力を提供するシングルイベント耐性ラッチ回路。
- 請求項6に記載のシングルイベント耐性ラッチ回路において、前記第3及び第4のインバータ入力は同じ論理レベルの信号を受け取った場合に、前記第3のインバータ出力又は前記第4のインバータ出力に確定した論理レベルの信号を提供するシングルイベント耐性ラッチ回路。
- 請求項1に記載のシングルイベント耐性ラッチ回路において、出力が入力に直接的に接続されているインバータとクロックドインバータの組のそれぞれにおいて、当該インバータに含まれるpチャネル及びnチャネルトランジスタと、前記クロックドインバータに含まれるそれぞれnチャネル及びpチャネルトランジスタとの間の対角線距離は、その対角線距離が最小となるようなレイアウトにおける対角線距離より大きい所定の離隔距離であるシングルイベント耐性ラッチ回路。
- 請求項8に記載のシングルイベント耐性ラッチ回路において、前記所定の離隔距離は、2.0マイクロメートル以上であるシングルイベント耐性ラッチ回路。
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