JP2004095063A - 半導体記憶回路 - Google Patents
半導体記憶回路 Download PDFInfo
- Publication number
- JP2004095063A JP2004095063A JP2002254968A JP2002254968A JP2004095063A JP 2004095063 A JP2004095063 A JP 2004095063A JP 2002254968 A JP2002254968 A JP 2002254968A JP 2002254968 A JP2002254968 A JP 2002254968A JP 2004095063 A JP2004095063 A JP 2004095063A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory circuit
- circuit
- node
- circuit according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
Abstract
【課題】早い動作速度と、高い放射線耐性とを有する半導体記憶回路を提供すること。
【解決手段】半導体記憶回路１０において、記憶ノード１４とゲート接続線１６とを直列に接続するデプレッション型ＮＭＯＳ１２、及び記憶ノード１４と相補な記憶ノード１５とゲート接続線１７とを直列に接続するデプレッション型ＮＭＯＳ１２を設ける。各デプレッション型ＮＭＯＳ１２は、データを当該半導体記憶回路１０書き込まない場合には、ＯＦＦ状態とされ、１００ｋΩ乃至１００ＭΩの抵抗をもつように制御される。一方、データを当該半導体記憶回路１０書き込まない場合には、ＯＮ状態とされ、１ｋΩ乃至５０ｋΩの抵抗をもつように制御される。
【選択図】 図１
【解決手段】半導体記憶回路１０において、記憶ノード１４とゲート接続線１６とを直列に接続するデプレッション型ＮＭＯＳ１２、及び記憶ノード１４と相補な記憶ノード１５とゲート接続線１７とを直列に接続するデプレッション型ＮＭＯＳ１２を設ける。各デプレッション型ＮＭＯＳ１２は、データを当該半導体記憶回路１０書き込まない場合には、ＯＦＦ状態とされ、１００ｋΩ乃至１００ＭΩの抵抗をもつように制御される。一方、データを当該半導体記憶回路１０書き込まない場合には、ＯＮ状態とされ、１ｋΩ乃至５０ｋΩの抵抗をもつように制御される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、宇宙機器、原子力機器、携帯電話等に使用される半導体記憶回路に関する。
【０００２】
【従来の技術】
半導体記憶回路は、コンピュータの主記憶装置やレジスタ、ＤＳＰ、ＩＣメモリ等に用いられており、デジタルデータの記憶、読み出しが可能である。このような各装置内に内蔵される半導体記憶回路において、記憶されたデータが喪失したり、データの内容が変更されてしまう、いわゆるソフトエラーを発生することがある。
【０００３】
この現象は、例えば、同一装置内に内蔵されたパッケージ等の不純物（放射性物質）から放出されるα線等が入射する場合に発生する。すなわち、メモリ素子を封止するセラミックパッケージ材や蓋材に微量含まれている天然のウラン（Ｕ）等がα線等を放出し、当該α線がチップ内へ入射する。この入射α線を原因としてシリコン基板中に電子−正孔対が発生し、基板中を移動してメモリセルに蓄積されている情報（記憶ノードに蓄積された電荷やノード電位で保持された情報）を変化させる。また、宇宙放射線等の高エネルギー粒子が回路内に入射した場合にも発生する。後者は、半導体記憶回路が衛星等に使用される場合に顕著である。
【０００４】
このソフトエラー対策として、従来の半導体記憶回路では、次のような処理が施されている。
【０００５】
図８（ｂ）は、図８（ａ）に示した従来の半導体記憶回路１００に施される、ソフトエラー対策処理例を説明するための図である。図８（ｂ）に示すように、半導体記憶回路１００の記憶ノード間には、宇宙放射線等の入射により発生するノイズパルスの幅と比較して、大きな時定数となる固定抵抗やコンデンサが設けられている。これにより、ノイズパルスによって発生するループ電流を遮断し、ゲート電圧の低下を防止することができ、ソフトエラー耐性を向上させることができる。
【０００６】
しかしながら、この様な構成では、スイッチング信号も含む全ての信号に影響を及ぼすため、記憶回路の動作速度も著しく低下することとなる。
【０００７】
【発明が解決しようとする課題】
本発明は、上記事情を鑑みてなされたもので、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明は、上記目的を達成するため、次のような手段を講じている。
【０００９】
本発明の第１の視点は、メモリセルがマトリックス状に配列された半導体記憶回路であって、前記メモリセルは、出力を、正相出力ノードに接続した第１のインバータと、出力を、逆相出力ノードに接続した第２のインバータと、前記逆相出力ノードと前記第１のインバータの入力とを接続する第１のデプレッション型トランジスタと、前記正相出力ノードと前記第２のインバータの入力とを接続する第２のデプレッション型トランジスタとを特徴とする半導体記憶回路である。
【００１０】
本発明の第２の視点は、第１の視点に係る回路であって、前記第１のインバータ回路は、電源端子間に直列に接続された第１のＰ型ＭＯＳと第１のＮ型ＭＯＳとを有し、前記第２のインバータ回路は、電源端子間に直列に接続された第２のＰ型ＭＯＳと第２のＮ型ＭＯＳとを有し、前記第１のデプレッション型トランジスタは、前記第２のＰ型ＭＯＳのソース／ドレインと前記第２のＮ型ＭＯＳのソース／ドレインとの相互接続ノードと、前記第１のＰＭＯＳのゲートと前記第１のＮＭＯＳのゲートとの相互接続ノードと、を接続し、前記第２のデプレッション型トランジスタは、前記第１のＰ型ＭＯＳのソース／ドレインと前記第１のＮ型ＭＯＳのソース／ドレインとの相互接続ノードと、前記第２のＰＭＯＳのゲートと前記第２のＮＭＯＳのゲートとの相互接続ノードと、を接続することを特徴とするものである。
【００１１】
本発明の第３の視点は、第１又は第２の視点に係る回路であって、前記第１及び第２のデプレッション型トランジスタは、当該メモリセルに書き込みを行う場合にはＯＮ状態とされ、且つ１ｋΩ乃至５０ｋΩの抵抗値を有し、当該メモリセルに書き込みを行わない合にはＯＦＦ態とされ、且つ１００ｋΩ乃至１００ＭΩの抵抗値を有することを特徴とするものである。
【００１２】
本発明の第４の視点は、第１乃至第３のいずれかの視点に係る回路であって、前記第１及び第２のデプレッション型トランジスタの前記第１及び第２のインバータの入力に接続される各ノードの静電容量は、前記第１及び第２のインバータの入力静電容量よりも小さい静電容量値を有することを特徴とするものである。
【００１３】
本発明の第５の視点は、第１乃至第４のいずれかの視点に係る回路であって、前記第１及び第２のインバータは、ラッチ回路を構成することを特徴とするものである。
【００１４】
本発明の第６の視点は、第５の視点に係る回路であって、前記ラッチ回路は、同期式フリップフロップ回路を構成することを特徴とするものである。
【００１５】
本発明の第７の視点は、第６の視点に係る回路であって、前記同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とするものである。
【００１６】
本発明の第８の視点は、第６の視点に係る回路であって、前記同期式フリップフロップ回路は、ＦＩＦＯを構成することを特徴とするものである。
【００１７】
本発明の第９の視点は、第５の視点に係る回路であって、前記ラッチ回路は、非同期式フリップフロップ回路を構成することを特徴とするものである。
【００１８】
本発明の第１０の視点は、第９の視点に係る回路であって、前記非同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とするものである。
【００１９】
本発明の第１１の視点は、第９の視点に係る回路であって、前記非同期式フリップフロップ回路は、ＦＩＦＯを構成することを特徴とするものである。
【００２０】
本発明の第１２の視点は、メモリセルがマトリックス状に配列された半導体記憶回路であって、前記メモリセルは、正相出力ノード及び逆相出力ノードと、第１及び第２の入力、及び出力を有し、前記出力を前記正相出力ノードに接続した第１の論理ゲート回路と、第１及び第２の入力、及び出力を有し、前記出力を前記逆相出力ノードに接続した第２の論理ゲート回路と、前記正相出力ノードと前記第２の論理ゲート回路の第１の入力とを接続する第１のデプレッション型トランジスタとを具備することを特徴とする半導体記憶回路である。
【００２１】
本発明の第１３の視点は、第１２の視点に係る回路であって、前記第１及び第２の論理ゲート回路は、２入力１出力のＮＡＮＤ型ゲート回路であることを特徴とするものである。
【００２２】
本発明の第１４の視点は、第１２の視点に係る回路であって、前記第１及び第２の論理ゲート回路は、２入力１出力のＮＯＲ型ゲート回路であることを特徴とするものである。
【００２３】
このような構成によれば、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を実現することができる。
【００２４】
【発明の実施の形態】
以下、本発明の第１実施形態〜第５実施形態を図面に従って説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２５】
（第１実施形態）
第１の実施形態は、本発明の技術的思想を半導体記憶回路のメモリセル回路に適用した場合の例である。図１は、第１の実施形態に係る半導体記憶回路が有するメモリセル回路１０の概略構成図を示している。図１に示すように、メモリセル回路１０は、二つのＦＥＴインバータ回路と、各ＦＥＴインバータ回路の出力端子に設けられたＮ型トランジスタ１８、当該メモリセル回路１０を形成する二つのＦＥＴインバータ回路の帰還ラインに設けられたデプレッション型ＮＭＯＳ１２を有している。なお、図１に示す各インバータ回路のＦＥＴは、ＭＯＳ型を使用しているが、ＭＥＳ型であっても構わない。また、ＶＤＤは電源電圧を意味する。
【００２６】
図８の半導体記憶回路と比較した場合、メモリセル回路１０は、各帰還ラインに設けられたデプレッション型ＮＭＯＳ１２、すなわち、記憶ノード１４とゲート接続線１６とに直列に接続されたデプレッション型ＮＭＯＳ１２、記憶ノード１４と相補な記憶ノード１５とゲート接続線１７に直列に接続されたデプレッション型ＮＭＯＳ１２をさらに具備した構成となっている。なお、デプレッション型ＮＭＯＳ１２を採用するのは、帰還ラインを電気的に遮断せず、適切な電位を保持するためである。したがって、同一の作用を実現できれば当該トランジスタをデプレッション型ＰＭＯＳに置き換えた構成、或いはデプレッション型ＮＭＯＳとデプレッション型ＰＭＯＳとを並列接続したトランスファゲートの構成とすることもできる（以下の各実施形態でも同様である）。また、デプレッション型ＮＭＯＳ１２は、ショットキータイプであることが好ましい（以下の各実施形態でも同様である）。このデプレッション型ＮＭＯＳを使用して、メモリセル回路１０を次の様に動作させる。
【００２７】
まず、データ書き込みが無い場合には、各デプレッション型ＮＭＯＳ１２をＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくする。このとき、宇宙放射線等のイオン粒子の入射時に発生する過渡的な出力電圧変動は、他方の記憶ノードに伝播しにくくなるから、宇宙放射線等の電圧変動によるソフトエラーの影響は、低いものとなる。なお、このＯＦＦ状態での当該デプレッション型ＮＭＯＳ１２の抵抗は、放射線耐性を十分に保証するために、１００ｋΩ〜１００ＭΩに制御されることが好ましい（以下の各実施形態でも同様である）。
【００２８】
一方、データ書き込みが有る場合には、各デプレッション型ＮＭＯＳ１２をＯＮ状態とし、帰還ラインの信号伝達時定数を小さくする。従って、アクセス速度は低下せず、迅速なデータ書き込みが可能となる。なお、このＯＮ状態での当該デプレッション型ＮＭＯＳの抵抗は、迅速なデータ書込み性能および経済性の観点から、１ｋΩ〜５０ｋΩに制御されることが好ましい（以下の各実施形態でも同様である）。
【００２９】
一般に、メモリセル回路へのデータ書き込み時間は、データ書き込み無し状態の待機時間に比べて著しく短い。本半導体記憶回路では、データの書き込みの有無に応じて、帰還ラインに設けられたデプレッション型ＮＭＯＳ１２の抵抗（すなわち、信号伝達時定数）を制御する構成を有する。すなわち、メモリセル回路の動作・非動作状態において多くの時間を占めるデータ書き込み無し状態においては、各デプレッション型ＮＭＯＳ１２をＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくすることで、宇宙放射線等によって発生する過渡的な出力電圧変動の記憶ノードへの影響を抑制している。一方、データ書き込み時においては、デプレッション型ＮＭＯＳ１２をＯＮ状態とし、帰還ラインの信号伝達時定数を小さくする。
【００３０】
従って、本半導体記憶回路は、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００３１】
また、本半導体記憶回路を製造する場合、フォトリソグラフィーのレイアウトを当該構成に変更するのみでよい。従って、簡易且つ低コストにて、本半導体記憶回路を製造することができる。
【００３２】
（第２実施形態）
第２の実施形態に係る半導体記憶回路は、フリップフロップ回路である。以下の説明においては、ＮＡＮＤ型ゲートによって構成されたエッジトリガー型のＤフリップフロップ回路を例とする。しかし、これに限定する趣旨ではなく、ＮＯＲ型ゲートによって構成されたフリップフロップ回路にも適用可能である。以下、従来技術と本実施形態に係るエッジトリガー型のＤフリップフロップ回路との構成上の違いがわかるように、両者を対比させながら説明する。
【００３３】
図２（ａ）は、従来のエッジトリガー型のＤフリップフロップ回路の構成を示した図である。図２（ｂ）は、本実施形態に係るエッジトリガー型のＤフリップフロップ回路２０の構成を示した図である。
【００３４】
図２（ｂ）に示すように、本エッジトリガー型のＤフリップフロップ回路２０は、後段のフリップフロップ回路の帰還ラインに、デプレッション型ＮＭＯＳ２２を設けた構成を有している。このデプレッション型ＮＭＯＳ２２を使用して、Ｄフリップフロップ回路２０を次の様に動作させる。
【００３５】
まず、クロック（ＣＬＫ）入力がローレベルの場合には、デプレッション型ＮＭＯＳ２２をＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。一方、クロック入力がハイレベルの場合には、デプレッション型ＮＭＯＳ２２をＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００３６】
従って、Ｄフリップフロップ回路２０は、早い速度によって動作することができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００３７】
（第３実施形態）
第３の実施形態は、同期式マスター・スレーブ型のフリップフロップ回路への適用例である。この例に係るフリップフロップ回路は、レジスタ、カウンタ、シフトレジスタやＦＩＦＯ等に適用可能である。
【００３８】
図３は、従来の同期式マスター・スレーブ型のフリップフロップ回路の構成を示した図である。図４は、本実施形態に係る同期式マスター・スレーブ型のフリップフロップ回路３０の構成を示した図である。なお、φ及びその反転は、位相を示しており、φ同士（及びその反転同士）が同期して動作する。
【００３９】
図４に示すように、本同期式マスター・スレーブ型のフリップフロップ回路３０は、各帰還ラインに、換言すれば第１のインバータ３３ａおよび３３ｂの出力と第２のインバータ３４ａおよび３４ｂの入力とに直列させて、デプレッション型ＮＭＯＳ３２ａ，３２ｂをそれぞれ設けた構成を有している。このデプレッション型ＮＭＯＳ３２ａ，３２ｂを使用して、Ｄフリップフロップ回路３０を次の様に動作させる。
【００４０】
まず、クロック（ＣＬＫ）入力がローレベルの場合には、マスター側はデータスルー（データ保持していない）の動作状態のため、デプレッション型ＮＭＯＳ３２ａをＯＮ状態とし、信号伝達時定数を小さくしてマスター側帰還ラインの動作速度低下を抑制し、スレーブ側はデータホールドの動作状態であることから、デブレッション型ＮＭＯＳ３２ｂをＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。
【００４１】
一方、クロック入力がハイレベルの場合には、マスター側はデータ保持の動作状態のため、デプレッション型ＮＭＯＳ３２ａをＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。また、スレーブ側はデータスルーの動作状態のため、デプレッション型ＮＭＯＳ３２ｂをＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００４２】
従って、フリップフロップ回路３０は、クロック信号を入力するごとに、早い速度によってデータ信号を順次出力することができ、且つ、高い放射線耐性をもつ。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００４３】
（第４実施形態）
第４の実施形態は、非同期式フリップフロップ回路への適用例である。
【００４４】
図５（ａ）は、従来の非同期式フリップフロップ回路の構成を示した図である。図５（ｂ）は、本実施形態に係る非同期式フリップフロップ回路４０の構成を示した図である。
【００４５】
図５（ｂ）に示すように、本非同期式フリップフロップ回路４０は、プリセット（ＰＲＥ）信号及びクリア（ＣＬＲ）信号の入力を制御する制御回路４１と、後段のフリップフロップ回路の帰還ラインに設けられたデプレッション型ＮＭＯＳ４２と、を有している。このデプレッション型ＮＭＯＳ４２を使用して、本非同期式フリップフロップ回路４０を次の様に動作させる。
【００４６】
まず、ＣＬＫ（クロック）入力がローレベルでかつ、ＰＲＥ入力がハイレベルでかつ、ＣＬＲ信号入力がハイレベルの場合にはデプレッション型ＮＭＯＳ４２をＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。一方、ＣＬＫ（クロック）入力がハイレベル若しくは、ＰＲＥ入力がローレベル若しくは、ＣＬＲ入力がローレベルの場合には、デプレッション型ＮＭＯＳ４２をＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００４７】
この様な構成においても、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００４８】
（第５実施形態）
第５の実施形態は、非同期要素を伴うフリップフロップ回路への適用例である。
【００４９】
図６は、従来の非同期要素を伴うフリップフロップ回路５０の構成を示した図である。図７は、本実施形態に係る非同期要素を伴うフリップフロップ回路５０の構成を示した図である。
【００５０】
図６に示すように、本非同期要素を伴うフリップフロップ回路５０は、クロック信号、リセット（ＲＥＳＥＴ）信号、セット（ＳＥＴ）信号の入力を制御する論理ゲート回路５１ａ、５１ｂと、各フリップフロップ回路の帰還ラインに設けられた各デプレッション型ＮＭＯＳ５２と、を有している。このデプレッション型ＮＭＯＳ５２を使用して、本非同期式フリップフロップ回路４０を次の様に動作させる。
【００５１】
まず、リセット入力およびセット入力が共にハイレベルでかつ、クロック（ＣＬＫ）入力がローレベルの場合には、マスター側はデータスルー（データ保持していない）の動作状態のため、デプレッション型ＮＭＯＳ５２ａをＯＮ状態とし、信号伝達時定数を小さくしてマスター側帰還ラインの動作速度低下を抑制する。このとき、スレーブ側はデータホールドの動作状態であることから、デブレッション型ＮＭＯＳ５２ｂをＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。
【００５２】
一方、リセット入力およびセット入力が共にハイレベルでかつ、クロック入力がハイレベルの場合には、マスター側はデータ保持の動作状態のため、デプレッション型ＮＭＯＳ５２ａをＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。このとき、スレーブ側はデータスルーの動作状態のため、デプレッション型ＮＭＯＳ５２ｂをＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００５３】
次に、リセット、セット信号入力のいずれか１つがローレベルの場合には、クロック入力の状態とは無関係にデプレッション型ＮＭＯＳ５２ａおよび５２ｂをＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００５４】
この様な構成においても、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００５５】
以上、本発明を実施形態に基づき説明したが、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変形例及び修正例についても本発明の範囲に属するものと了解される。例えば以下の（１）、（２）に示すように、その要旨を変更しない範囲で種々変形可能である。
【００５６】
（１）上記各実施形態においては、それぞれの帰還ラインにデプレッション型ＮＭＯＳを一つ設ける構成であった。しかし、当該帰還ラインに設けるデプレッション型ＮＭＯＳは複数であってもよい。
【００５７】
また、図２（ｂ）、図５（ｂ）に示した各フリップフロップ回路には、信号Ｑを出力するノードと、信号Ｑの反転を出力するノードに接続されたＮＡＮＤゲートの一入力端子と、を接続するデプレッション型ＮＭＯＳを設けた。これに対し、信号Ｑの反転を出力するノードと、信号Ｑを出力するノードに接続されたＮＡＮＤゲートの一入力端子と、を接続するデプレッション型ＮＭＯＳを設ける構成であってもよい。また、信号Ｑを出力するノードと、信号Ｑの反転を出力するノードに接続されたＮＡＮＤゲートの一入力端子と、を接続するデプレッション型ＮＭＯＳを設け、更に、信号Ｑの反転を出力するノードと、信号Ｑを出力するノードに接続されたＮＡＮＤゲートの一入力端子と、を接続するデプレッション型ＮＭＯＳを設ける構成であってもよい。
【００５８】
（２）上記第１実施形態において、図１に示すデプレッション型ＮＭＯＳ１２のゲートは、同図に示すようにワード線に接続され、Ｎ型ＦＥＴ１８と同様に制御されることが好ましい。
【００５９】
また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組合わせた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６０】
【発明の効果】
以上本発明によれば、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を実現できる。
【図面の簡単な説明】
【図１】図１は、第１の実施形態に係る半導体記憶回路が有するメモリセル回路１０の概略構成図を示している。
【図２】図２（ａ）は、従来のエッジトリガー型のＤフリップフロップ回路の構成を示した図である。図２（ｂ）は、本実施形態に係るエッジトリガー型のＤフリップフロップ回路２０の構成を示した図である。
【図３】図３は、従来の同期式マスター・スレーブ型のフリップフロップ回路の構成を示した図である。
【図４】図４は、本実施形態に係る同期式マスター・スレーブ型のフリップフロップ回路３０の構成を示した図である。
【図５】図５（ａ）は、従来の非同期式フリップフロップ回路の構成を示した図である。図５（ｂ）は、本実施形態に係る非同期式フリップフロップ回路４０の構成を示した図である。
【図６】図６は、従来の非同期要素を伴うフリップフロップ回路の構成を示した図である。
【図７】図７は、本実施形態に係る非同期要素を伴うフリップフロップ回路５０の構成を示した図である。
【図８】図８（ａ）、（ｂ）は、従来の半導体記憶回路を説明するための図である。
【符号の説明】
１０…メモリセル回路
１２、２２、３２ａ、３２ｂ、４２、５２ａ，５２ｂ…デプレッション型ＮＭＯＳ
１４、１５…記憶ノード
１６、１７…ゲート接続線
２０、３０、４０、５０…フリップフロップ回路
３３ａ、３３ｂ、３４ａ、３４ｂ…インバータ
４１…制御回路
５１ａ、５１ｂ…論理ゲート回路
【発明の属する技術分野】
本発明は、宇宙機器、原子力機器、携帯電話等に使用される半導体記憶回路に関する。
【０００２】
【従来の技術】
半導体記憶回路は、コンピュータの主記憶装置やレジスタ、ＤＳＰ、ＩＣメモリ等に用いられており、デジタルデータの記憶、読み出しが可能である。このような各装置内に内蔵される半導体記憶回路において、記憶されたデータが喪失したり、データの内容が変更されてしまう、いわゆるソフトエラーを発生することがある。
【０００３】
この現象は、例えば、同一装置内に内蔵されたパッケージ等の不純物（放射性物質）から放出されるα線等が入射する場合に発生する。すなわち、メモリ素子を封止するセラミックパッケージ材や蓋材に微量含まれている天然のウラン（Ｕ）等がα線等を放出し、当該α線がチップ内へ入射する。この入射α線を原因としてシリコン基板中に電子−正孔対が発生し、基板中を移動してメモリセルに蓄積されている情報（記憶ノードに蓄積された電荷やノード電位で保持された情報）を変化させる。また、宇宙放射線等の高エネルギー粒子が回路内に入射した場合にも発生する。後者は、半導体記憶回路が衛星等に使用される場合に顕著である。
【０００４】
このソフトエラー対策として、従来の半導体記憶回路では、次のような処理が施されている。
【０００５】
図８（ｂ）は、図８（ａ）に示した従来の半導体記憶回路１００に施される、ソフトエラー対策処理例を説明するための図である。図８（ｂ）に示すように、半導体記憶回路１００の記憶ノード間には、宇宙放射線等の入射により発生するノイズパルスの幅と比較して、大きな時定数となる固定抵抗やコンデンサが設けられている。これにより、ノイズパルスによって発生するループ電流を遮断し、ゲート電圧の低下を防止することができ、ソフトエラー耐性を向上させることができる。
【０００６】
しかしながら、この様な構成では、スイッチング信号も含む全ての信号に影響を及ぼすため、記憶回路の動作速度も著しく低下することとなる。
【０００７】
【発明が解決しようとする課題】
本発明は、上記事情を鑑みてなされたもので、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明は、上記目的を達成するため、次のような手段を講じている。
【０００９】
本発明の第１の視点は、メモリセルがマトリックス状に配列された半導体記憶回路であって、前記メモリセルは、出力を、正相出力ノードに接続した第１のインバータと、出力を、逆相出力ノードに接続した第２のインバータと、前記逆相出力ノードと前記第１のインバータの入力とを接続する第１のデプレッション型トランジスタと、前記正相出力ノードと前記第２のインバータの入力とを接続する第２のデプレッション型トランジスタとを特徴とする半導体記憶回路である。
【００１０】
本発明の第２の視点は、第１の視点に係る回路であって、前記第１のインバータ回路は、電源端子間に直列に接続された第１のＰ型ＭＯＳと第１のＮ型ＭＯＳとを有し、前記第２のインバータ回路は、電源端子間に直列に接続された第２のＰ型ＭＯＳと第２のＮ型ＭＯＳとを有し、前記第１のデプレッション型トランジスタは、前記第２のＰ型ＭＯＳのソース／ドレインと前記第２のＮ型ＭＯＳのソース／ドレインとの相互接続ノードと、前記第１のＰＭＯＳのゲートと前記第１のＮＭＯＳのゲートとの相互接続ノードと、を接続し、前記第２のデプレッション型トランジスタは、前記第１のＰ型ＭＯＳのソース／ドレインと前記第１のＮ型ＭＯＳのソース／ドレインとの相互接続ノードと、前記第２のＰＭＯＳのゲートと前記第２のＮＭＯＳのゲートとの相互接続ノードと、を接続することを特徴とするものである。
【００１１】
本発明の第３の視点は、第１又は第２の視点に係る回路であって、前記第１及び第２のデプレッション型トランジスタは、当該メモリセルに書き込みを行う場合にはＯＮ状態とされ、且つ１ｋΩ乃至５０ｋΩの抵抗値を有し、当該メモリセルに書き込みを行わない合にはＯＦＦ態とされ、且つ１００ｋΩ乃至１００ＭΩの抵抗値を有することを特徴とするものである。
【００１２】
本発明の第４の視点は、第１乃至第３のいずれかの視点に係る回路であって、前記第１及び第２のデプレッション型トランジスタの前記第１及び第２のインバータの入力に接続される各ノードの静電容量は、前記第１及び第２のインバータの入力静電容量よりも小さい静電容量値を有することを特徴とするものである。
【００１３】
本発明の第５の視点は、第１乃至第４のいずれかの視点に係る回路であって、前記第１及び第２のインバータは、ラッチ回路を構成することを特徴とするものである。
【００１４】
本発明の第６の視点は、第５の視点に係る回路であって、前記ラッチ回路は、同期式フリップフロップ回路を構成することを特徴とするものである。
【００１５】
本発明の第７の視点は、第６の視点に係る回路であって、前記同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とするものである。
【００１６】
本発明の第８の視点は、第６の視点に係る回路であって、前記同期式フリップフロップ回路は、ＦＩＦＯを構成することを特徴とするものである。
【００１７】
本発明の第９の視点は、第５の視点に係る回路であって、前記ラッチ回路は、非同期式フリップフロップ回路を構成することを特徴とするものである。
【００１８】
本発明の第１０の視点は、第９の視点に係る回路であって、前記非同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とするものである。
【００１９】
本発明の第１１の視点は、第９の視点に係る回路であって、前記非同期式フリップフロップ回路は、ＦＩＦＯを構成することを特徴とするものである。
【００２０】
本発明の第１２の視点は、メモリセルがマトリックス状に配列された半導体記憶回路であって、前記メモリセルは、正相出力ノード及び逆相出力ノードと、第１及び第２の入力、及び出力を有し、前記出力を前記正相出力ノードに接続した第１の論理ゲート回路と、第１及び第２の入力、及び出力を有し、前記出力を前記逆相出力ノードに接続した第２の論理ゲート回路と、前記正相出力ノードと前記第２の論理ゲート回路の第１の入力とを接続する第１のデプレッション型トランジスタとを具備することを特徴とする半導体記憶回路である。
【００２１】
本発明の第１３の視点は、第１２の視点に係る回路であって、前記第１及び第２の論理ゲート回路は、２入力１出力のＮＡＮＤ型ゲート回路であることを特徴とするものである。
【００２２】
本発明の第１４の視点は、第１２の視点に係る回路であって、前記第１及び第２の論理ゲート回路は、２入力１出力のＮＯＲ型ゲート回路であることを特徴とするものである。
【００２３】
このような構成によれば、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を実現することができる。
【００２４】
【発明の実施の形態】
以下、本発明の第１実施形態〜第５実施形態を図面に従って説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２５】
（第１実施形態）
第１の実施形態は、本発明の技術的思想を半導体記憶回路のメモリセル回路に適用した場合の例である。図１は、第１の実施形態に係る半導体記憶回路が有するメモリセル回路１０の概略構成図を示している。図１に示すように、メモリセル回路１０は、二つのＦＥＴインバータ回路と、各ＦＥＴインバータ回路の出力端子に設けられたＮ型トランジスタ１８、当該メモリセル回路１０を形成する二つのＦＥＴインバータ回路の帰還ラインに設けられたデプレッション型ＮＭＯＳ１２を有している。なお、図１に示す各インバータ回路のＦＥＴは、ＭＯＳ型を使用しているが、ＭＥＳ型であっても構わない。また、ＶＤＤは電源電圧を意味する。
【００２６】
図８の半導体記憶回路と比較した場合、メモリセル回路１０は、各帰還ラインに設けられたデプレッション型ＮＭＯＳ１２、すなわち、記憶ノード１４とゲート接続線１６とに直列に接続されたデプレッション型ＮＭＯＳ１２、記憶ノード１４と相補な記憶ノード１５とゲート接続線１７に直列に接続されたデプレッション型ＮＭＯＳ１２をさらに具備した構成となっている。なお、デプレッション型ＮＭＯＳ１２を採用するのは、帰還ラインを電気的に遮断せず、適切な電位を保持するためである。したがって、同一の作用を実現できれば当該トランジスタをデプレッション型ＰＭＯＳに置き換えた構成、或いはデプレッション型ＮＭＯＳとデプレッション型ＰＭＯＳとを並列接続したトランスファゲートの構成とすることもできる（以下の各実施形態でも同様である）。また、デプレッション型ＮＭＯＳ１２は、ショットキータイプであることが好ましい（以下の各実施形態でも同様である）。このデプレッション型ＮＭＯＳを使用して、メモリセル回路１０を次の様に動作させる。
【００２７】
まず、データ書き込みが無い場合には、各デプレッション型ＮＭＯＳ１２をＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくする。このとき、宇宙放射線等のイオン粒子の入射時に発生する過渡的な出力電圧変動は、他方の記憶ノードに伝播しにくくなるから、宇宙放射線等の電圧変動によるソフトエラーの影響は、低いものとなる。なお、このＯＦＦ状態での当該デプレッション型ＮＭＯＳ１２の抵抗は、放射線耐性を十分に保証するために、１００ｋΩ〜１００ＭΩに制御されることが好ましい（以下の各実施形態でも同様である）。
【００２８】
一方、データ書き込みが有る場合には、各デプレッション型ＮＭＯＳ１２をＯＮ状態とし、帰還ラインの信号伝達時定数を小さくする。従って、アクセス速度は低下せず、迅速なデータ書き込みが可能となる。なお、このＯＮ状態での当該デプレッション型ＮＭＯＳの抵抗は、迅速なデータ書込み性能および経済性の観点から、１ｋΩ〜５０ｋΩに制御されることが好ましい（以下の各実施形態でも同様である）。
【００２９】
一般に、メモリセル回路へのデータ書き込み時間は、データ書き込み無し状態の待機時間に比べて著しく短い。本半導体記憶回路では、データの書き込みの有無に応じて、帰還ラインに設けられたデプレッション型ＮＭＯＳ１２の抵抗（すなわち、信号伝達時定数）を制御する構成を有する。すなわち、メモリセル回路の動作・非動作状態において多くの時間を占めるデータ書き込み無し状態においては、各デプレッション型ＮＭＯＳ１２をＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくすることで、宇宙放射線等によって発生する過渡的な出力電圧変動の記憶ノードへの影響を抑制している。一方、データ書き込み時においては、デプレッション型ＮＭＯＳ１２をＯＮ状態とし、帰還ラインの信号伝達時定数を小さくする。
【００３０】
従って、本半導体記憶回路は、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００３１】
また、本半導体記憶回路を製造する場合、フォトリソグラフィーのレイアウトを当該構成に変更するのみでよい。従って、簡易且つ低コストにて、本半導体記憶回路を製造することができる。
【００３２】
（第２実施形態）
第２の実施形態に係る半導体記憶回路は、フリップフロップ回路である。以下の説明においては、ＮＡＮＤ型ゲートによって構成されたエッジトリガー型のＤフリップフロップ回路を例とする。しかし、これに限定する趣旨ではなく、ＮＯＲ型ゲートによって構成されたフリップフロップ回路にも適用可能である。以下、従来技術と本実施形態に係るエッジトリガー型のＤフリップフロップ回路との構成上の違いがわかるように、両者を対比させながら説明する。
【００３３】
図２（ａ）は、従来のエッジトリガー型のＤフリップフロップ回路の構成を示した図である。図２（ｂ）は、本実施形態に係るエッジトリガー型のＤフリップフロップ回路２０の構成を示した図である。
【００３４】
図２（ｂ）に示すように、本エッジトリガー型のＤフリップフロップ回路２０は、後段のフリップフロップ回路の帰還ラインに、デプレッション型ＮＭＯＳ２２を設けた構成を有している。このデプレッション型ＮＭＯＳ２２を使用して、Ｄフリップフロップ回路２０を次の様に動作させる。
【００３５】
まず、クロック（ＣＬＫ）入力がローレベルの場合には、デプレッション型ＮＭＯＳ２２をＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。一方、クロック入力がハイレベルの場合には、デプレッション型ＮＭＯＳ２２をＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００３６】
従って、Ｄフリップフロップ回路２０は、早い速度によって動作することができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００３７】
（第３実施形態）
第３の実施形態は、同期式マスター・スレーブ型のフリップフロップ回路への適用例である。この例に係るフリップフロップ回路は、レジスタ、カウンタ、シフトレジスタやＦＩＦＯ等に適用可能である。
【００３８】
図３は、従来の同期式マスター・スレーブ型のフリップフロップ回路の構成を示した図である。図４は、本実施形態に係る同期式マスター・スレーブ型のフリップフロップ回路３０の構成を示した図である。なお、φ及びその反転は、位相を示しており、φ同士（及びその反転同士）が同期して動作する。
【００３９】
図４に示すように、本同期式マスター・スレーブ型のフリップフロップ回路３０は、各帰還ラインに、換言すれば第１のインバータ３３ａおよび３３ｂの出力と第２のインバータ３４ａおよび３４ｂの入力とに直列させて、デプレッション型ＮＭＯＳ３２ａ，３２ｂをそれぞれ設けた構成を有している。このデプレッション型ＮＭＯＳ３２ａ，３２ｂを使用して、Ｄフリップフロップ回路３０を次の様に動作させる。
【００４０】
まず、クロック（ＣＬＫ）入力がローレベルの場合には、マスター側はデータスルー（データ保持していない）の動作状態のため、デプレッション型ＮＭＯＳ３２ａをＯＮ状態とし、信号伝達時定数を小さくしてマスター側帰還ラインの動作速度低下を抑制し、スレーブ側はデータホールドの動作状態であることから、デブレッション型ＮＭＯＳ３２ｂをＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。
【００４１】
一方、クロック入力がハイレベルの場合には、マスター側はデータ保持の動作状態のため、デプレッション型ＮＭＯＳ３２ａをＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。また、スレーブ側はデータスルーの動作状態のため、デプレッション型ＮＭＯＳ３２ｂをＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００４２】
従って、フリップフロップ回路３０は、クロック信号を入力するごとに、早い速度によってデータ信号を順次出力することができ、且つ、高い放射線耐性をもつ。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００４３】
（第４実施形態）
第４の実施形態は、非同期式フリップフロップ回路への適用例である。
【００４４】
図５（ａ）は、従来の非同期式フリップフロップ回路の構成を示した図である。図５（ｂ）は、本実施形態に係る非同期式フリップフロップ回路４０の構成を示した図である。
【００４５】
図５（ｂ）に示すように、本非同期式フリップフロップ回路４０は、プリセット（ＰＲＥ）信号及びクリア（ＣＬＲ）信号の入力を制御する制御回路４１と、後段のフリップフロップ回路の帰還ラインに設けられたデプレッション型ＮＭＯＳ４２と、を有している。このデプレッション型ＮＭＯＳ４２を使用して、本非同期式フリップフロップ回路４０を次の様に動作させる。
【００４６】
まず、ＣＬＫ（クロック）入力がローレベルでかつ、ＰＲＥ入力がハイレベルでかつ、ＣＬＲ信号入力がハイレベルの場合にはデプレッション型ＮＭＯＳ４２をＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。一方、ＣＬＫ（クロック）入力がハイレベル若しくは、ＰＲＥ入力がローレベル若しくは、ＣＬＲ入力がローレベルの場合には、デプレッション型ＮＭＯＳ４２をＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００４７】
この様な構成においても、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００４８】
（第５実施形態）
第５の実施形態は、非同期要素を伴うフリップフロップ回路への適用例である。
【００４９】
図６は、従来の非同期要素を伴うフリップフロップ回路５０の構成を示した図である。図７は、本実施形態に係る非同期要素を伴うフリップフロップ回路５０の構成を示した図である。
【００５０】
図６に示すように、本非同期要素を伴うフリップフロップ回路５０は、クロック信号、リセット（ＲＥＳＥＴ）信号、セット（ＳＥＴ）信号の入力を制御する論理ゲート回路５１ａ、５１ｂと、各フリップフロップ回路の帰還ラインに設けられた各デプレッション型ＮＭＯＳ５２と、を有している。このデプレッション型ＮＭＯＳ５２を使用して、本非同期式フリップフロップ回路４０を次の様に動作させる。
【００５１】
まず、リセット入力およびセット入力が共にハイレベルでかつ、クロック（ＣＬＫ）入力がローレベルの場合には、マスター側はデータスルー（データ保持していない）の動作状態のため、デプレッション型ＮＭＯＳ５２ａをＯＮ状態とし、信号伝達時定数を小さくしてマスター側帰還ラインの動作速度低下を抑制する。このとき、スレーブ側はデータホールドの動作状態であることから、デブレッション型ＮＭＯＳ５２ｂをＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。
【００５２】
一方、リセット入力およびセット入力が共にハイレベルでかつ、クロック入力がハイレベルの場合には、マスター側はデータ保持の動作状態のため、デプレッション型ＮＭＯＳ５２ａをＯＦＦ状態とし、帰還ラインの信号伝達時定数を大きくして、宇宙放射線等のイオン粒子の入射時に発生する電圧変動の影響を緩和させる。このとき、スレーブ側はデータスルーの動作状態のため、デプレッション型ＮＭＯＳ５２ｂをＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００５３】
次に、リセット、セット信号入力のいずれか１つがローレベルの場合には、クロック入力の状態とは無関係にデプレッション型ＮＭＯＳ５２ａおよび５２ｂをＯＮ状態とし、帰還ラインの信号伝達時定数を小さくして、動作速度の低下を抑制する。
【００５４】
この様な構成においても、早い動作速度によってデータを書き込むことができ、且つ、高い放射線耐性を有する。その結果、宇宙機器、原子力機器、計帯電話等に使用される半導体記憶回路において、動作速度を低下させずに、ソフトエラーを抑制することが可能である。
【００５５】
以上、本発明を実施形態に基づき説明したが、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変形例及び修正例についても本発明の範囲に属するものと了解される。例えば以下の（１）、（２）に示すように、その要旨を変更しない範囲で種々変形可能である。
【００５６】
（１）上記各実施形態においては、それぞれの帰還ラインにデプレッション型ＮＭＯＳを一つ設ける構成であった。しかし、当該帰還ラインに設けるデプレッション型ＮＭＯＳは複数であってもよい。
【００５７】
また、図２（ｂ）、図５（ｂ）に示した各フリップフロップ回路には、信号Ｑを出力するノードと、信号Ｑの反転を出力するノードに接続されたＮＡＮＤゲートの一入力端子と、を接続するデプレッション型ＮＭＯＳを設けた。これに対し、信号Ｑの反転を出力するノードと、信号Ｑを出力するノードに接続されたＮＡＮＤゲートの一入力端子と、を接続するデプレッション型ＮＭＯＳを設ける構成であってもよい。また、信号Ｑを出力するノードと、信号Ｑの反転を出力するノードに接続されたＮＡＮＤゲートの一入力端子と、を接続するデプレッション型ＮＭＯＳを設け、更に、信号Ｑの反転を出力するノードと、信号Ｑを出力するノードに接続されたＮＡＮＤゲートの一入力端子と、を接続するデプレッション型ＮＭＯＳを設ける構成であってもよい。
【００５８】
（２）上記第１実施形態において、図１に示すデプレッション型ＮＭＯＳ１２のゲートは、同図に示すようにワード線に接続され、Ｎ型ＦＥＴ１８と同様に制御されることが好ましい。
【００５９】
また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組合わせた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６０】
【発明の効果】
以上本発明によれば、早い動作速度と、高い放射線耐性とを有する半導体記憶回路を実現できる。
【図面の簡単な説明】
【図１】図１は、第１の実施形態に係る半導体記憶回路が有するメモリセル回路１０の概略構成図を示している。
【図２】図２（ａ）は、従来のエッジトリガー型のＤフリップフロップ回路の構成を示した図である。図２（ｂ）は、本実施形態に係るエッジトリガー型のＤフリップフロップ回路２０の構成を示した図である。
【図３】図３は、従来の同期式マスター・スレーブ型のフリップフロップ回路の構成を示した図である。
【図４】図４は、本実施形態に係る同期式マスター・スレーブ型のフリップフロップ回路３０の構成を示した図である。
【図５】図５（ａ）は、従来の非同期式フリップフロップ回路の構成を示した図である。図５（ｂ）は、本実施形態に係る非同期式フリップフロップ回路４０の構成を示した図である。
【図６】図６は、従来の非同期要素を伴うフリップフロップ回路の構成を示した図である。
【図７】図７は、本実施形態に係る非同期要素を伴うフリップフロップ回路５０の構成を示した図である。
【図８】図８（ａ）、（ｂ）は、従来の半導体記憶回路を説明するための図である。
【符号の説明】
１０…メモリセル回路
１２、２２、３２ａ、３２ｂ、４２、５２ａ，５２ｂ…デプレッション型ＮＭＯＳ
１４、１５…記憶ノード
１６、１７…ゲート接続線
２０、３０、４０、５０…フリップフロップ回路
３３ａ、３３ｂ、３４ａ、３４ｂ…インバータ
４１…制御回路
５１ａ、５１ｂ…論理ゲート回路
Claims (14)
- メモリセルがマトリックス状に配列された半導体記憶回路であって、
前記メモリセルは、正相出力ノード及び逆相出力ノードと、
出力を、前記正相出力ノードに接続した第１のインバータと、
出力を、前記逆相出力ノードに接続した第２のインバータと、
前記逆相出力ノードと前記第１のインバータの入力とを接続する第１のデプレッション型トランジスタと、
前記正相出力ノードと前記第２のインバータの入力とを接続する第２のデプレッション型トランジスタと、
を特徴とする半導体記憶回路。 - 前記第１のインバータ回路は、電源端子間に直列に接続された第１のＰ型ＭＯＳと第１のＮ型ＭＯＳとを有し、
前記第２のインバータ回路は、電源端子間に直列に接続された第２のＰ型ＭＯＳと第２のＮ型ＭＯＳとを有し、
前記第１のデプレッション型トランジスタは、前記第２のＰ型ＭＯＳのソース／ドレインと前記第２のＮ型ＭＯＳのソース／ドレインとの相互接続ノードと、前記第１のＰＭＯＳのゲートと前記第１のＮＭＯＳのゲートとの相互接続ノードと、を接続し、
前記第２のデプレッション型トランジスタは、前記第１のＰ型ＭＯＳのソース／ドレインと前記第１のＮ型ＭＯＳのソース／ドレインとの相互接続ノードと、前記第２のＰＭＯＳのゲートと前記第２のＮＭＯＳのゲートとの相互接続ノードと、を接続すること、
を特徴とする請求項１記載の半導体記憶回路。 - 前記第１及び第２のデプレッション型トランジスタは、当該メモリセルに書き込みを行う場合にはＯＮ状態とされ、且つ１ｋΩ乃至５０ｋΩの抵抗値を有し、当該メモリセルに書き込みを行わない合にはＯＦＦ態とされ、且つ１００ｋΩ乃至１００ＭΩの抵抗値を有することを特徴とする請求項１又は２記載の半導体記憶回路。
- 前記第１及び第２のデプレッション型トランジスタの前記第１及び第２のインバータの入力に接続される各ノードの静電容量は、前記第１及び第２のインバータの入力静電容量よりも小さい静電容量値を有することを特徴とする請求項１乃至３のうちいずれか一項記載の半導体記憶回路。
- 前記第１及び第２のインバータは、ラッチ回路を構成することを特徴とする請求項１乃至４のうちいずれか一項記載の半導体記憶回路。
- 前記ラッチ回路は、同期式フリップフロップ回路を構成することを特徴とする請求項５記載の半導体記憶回路。
- 前記同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とする請求項６記載の半導体記憶回路。
- 前記同期式フリップフロップ回路は、ＦＩＦＯを構成することを特徴とする請求項６記載の半導体記憶回路。
- 前記ラッチ回路は、非同期式フリップフロップ回路を構成することを特徴とする請求項５記載の半導体記憶回路。
- 前記非同期式フリップフロップ回路は、シフトレジスタを構成することを特徴とする請求項９記載の半導体記憶回路。
- 前記非同期式フリップフロップ回路は、ＦＩＦＯを構成することを特徴とする請求項９記載の半導体記憶回路。
- メモリセルがマトリックス状に配列された半導体記憶回路であって、
前記メモリセルは、正相出力ノード及び逆相出力ノードと、
第１及び第２の入力、及び出力を有し、前記出力を前記正相出力ノードに接続した第１の論理ゲート回路と、
第１及び第２の入力、及び出力を有し、前記出力を前記逆相出力ノードに接続した第２の論理ゲート回路と、
前記正相出力ノードと前記第２の論理ゲート回路の第１の入力とを接続する第１のデプレッション型トランジスタと、
を具備することを特徴とする半導体記憶回路。 - 前記第１及び第２の論理ゲート回路は、２入力１出力のＮＡＮＤ型ゲート回路であることを特徴とする請求項１２記載の半導体記憶回路。
- 前記第１及び第２の論理ゲート回路は、２入力１出力のＮＯＲ型ゲート回路であることを特徴とする請求項１２記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002254968A JP4568471B2 (ja) | 2002-08-30 | 2002-08-30 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002254968A JP4568471B2 (ja) | 2002-08-30 | 2002-08-30 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004095063A true JP2004095063A (ja) | 2004-03-25 |
| JP4568471B2 JP4568471B2 (ja) | 2010-10-27 |
Family
ID=32060619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002254968A Expired - Lifetime JP4568471B2 (ja) | 2002-08-30 | 2002-08-30 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4568471B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302123A (ja) * | 2004-04-09 | 2005-10-27 | Seiko Epson Corp | 半導体記憶装置 |
| JP2005302124A (ja) * | 2004-04-09 | 2005-10-27 | Seiko Epson Corp | 半導体記憶装置 |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| WO2011155532A1 (ja) * | 2010-06-11 | 2011-12-15 | 国立大学法人京都工芸繊維大学 | フリップフロップ回路、半導体装置および電子機器 |
| JP2013143687A (ja) * | 2012-01-11 | 2013-07-22 | Fujitsu Telecom Networks Ltd | フリップフロップ回路及び半導体集積回路装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166260A (ja) * | 1986-12-27 | 1988-07-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01251391A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | メモリセル |
| JPH0586073B2 (ja) * | 1987-03-09 | 1993-12-09 | Ibm | |
| JPH0612638B2 (ja) * | 1984-02-06 | 1994-02-16 | ソニー株式会社 | 信号伝送回路 |
| JPH06169247A (ja) * | 1992-11-30 | 1994-06-14 | New Japan Radio Co Ltd | アナログスイッチ |
| JPH0687499B2 (ja) * | 1986-12-27 | 1994-11-02 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0799630B2 (ja) * | 1990-09-11 | 1995-10-25 | 株式会社東芝 | スタティック型半導体記憶装置 |
| JPH08256044A (ja) * | 1995-03-16 | 1996-10-01 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路およびフリップフロップ回路 |
-
2002
- 2002-08-30 JP JP2002254968A patent/JP4568471B2/ja not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612638B2 (ja) * | 1984-02-06 | 1994-02-16 | ソニー株式会社 | 信号伝送回路 |
| JPS63166260A (ja) * | 1986-12-27 | 1988-07-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0687499B2 (ja) * | 1986-12-27 | 1994-11-02 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0586073B2 (ja) * | 1987-03-09 | 1993-12-09 | Ibm | |
| JPH01251391A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | メモリセル |
| JPH0799630B2 (ja) * | 1990-09-11 | 1995-10-25 | 株式会社東芝 | スタティック型半導体記憶装置 |
| JPH06169247A (ja) * | 1992-11-30 | 1994-06-14 | New Japan Radio Co Ltd | アナログスイッチ |
| JPH08256044A (ja) * | 1995-03-16 | 1996-10-01 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路およびフリップフロップ回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302123A (ja) * | 2004-04-09 | 2005-10-27 | Seiko Epson Corp | 半導体記憶装置 |
| JP2005302124A (ja) * | 2004-04-09 | 2005-10-27 | Seiko Epson Corp | 半導体記憶装置 |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| WO2011155532A1 (ja) * | 2010-06-11 | 2011-12-15 | 国立大学法人京都工芸繊維大学 | フリップフロップ回路、半導体装置および電子機器 |
| US8581652B2 (en) | 2010-06-11 | 2013-11-12 | National University Corporation Kyoto Institute Of Technology | Flip-flop circuit, semiconductor device and electronic apparatus |
| JP5728787B2 (ja) * | 2010-06-11 | 2015-06-03 | 国立大学法人京都工芸繊維大学 | フリップフロップ回路、半導体装置および電子機器 |
| JP2013143687A (ja) * | 2012-01-11 | 2013-07-22 | Fujitsu Telecom Networks Ltd | フリップフロップ回路及び半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4568471B2 (ja) | 2010-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4332652B2 (ja) | シングルイベント耐性のラッチ回路及びフリップフロップ回路 | |
| US5764089A (en) | Dynamic latching device | |
| EP2409301B1 (en) | Volatile memory elements with soft error upset immunity | |
| US6677797B2 (en) | Semiconductor integrated circuit | |
| US7671660B2 (en) | Single threshold and single conductivity type logic | |
| US6563357B1 (en) | Level converting latch | |
| JP2009118344A (ja) | 半導体装置 | |
| US6762957B2 (en) | Low clock swing latch for dual-supply voltage design | |
| US20230084175A1 (en) | Flip-flop, master-slave flip-flop, and operating method thereof | |
| US11374567B2 (en) | Circuit for low power, radiation hard logic cell | |
| Sayil | A survey of circuit-level soft error mitigation methodologies | |
| JP5339282B2 (ja) | シングルイベント耐性のラッチ回路 | |
| JP3987262B2 (ja) | レベルコンバータ回路 | |
| JP3216925B2 (ja) | 半導体集積回路 | |
| JP4568471B2 (ja) | 半導体記憶回路 | |
| US11575366B2 (en) | Low power flip-flop | |
| CN113098449A (zh) | 一种高鲁棒性的三节点翻转自恢复锁存器 | |
| JP4388127B2 (ja) | ソフトエラーを減少させるための方法および記憶回路 | |
| US9948282B2 (en) | Low-power retention flip-flops | |
| US7518427B2 (en) | Apparatus, system, and method for hardened latch | |
| Thangam et al. | performance improved low power d-flip flop with Pass Transistor design and its comparative study | |
| JP4946798B2 (ja) | 半導体装置 | |
| Kumar et al. | Low Power High Performance SRAM Design Using VHDL | |
| Briggs et al. | 40-MHz CMOS-on-sapphire microprocessor | |
| JP2019140554A (ja) | ラッチ回路およびフリップフロップ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050630 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080718 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090914 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100224 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100628 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100720 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100809 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4568471 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |