JP4388127B2 - ソフトエラーを減少させるための方法および記憶回路 - Google Patents
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Description
以下の説明と特許請求の範囲の全体にわたって、特定のシステム構成要素を示すために特定の用語を使用する。当業者が理解するように、コンピュータ企業は、1つの構成要素を異なる名前で呼ぶことがある。この文書は、機能が同じで名前が異なる構成要素を区別しない。以下の説明と特許請求の範囲において、用語「含む」は、拡張可能な形で使用されており、したがって、「〜を含むがそれらに限定されない」という意味に解釈されるべきある。また、用語「結合する」は、間接的と直接的とのいずれの電気接続をも意味するように意図されている。したがって、第1の装置が第2の装置に結合される場合、その接続は、直接的な電気接続でもよく、他の装置および接続を介した間接的な電気接続でもよい。用語「充電事象」は、回路内の様々な節点に摂動を起こす電離放射(例えば、ニュートロンやα粒子)を指す。用語「能動的プルアップ」と「能動的プルダウン」は、意図的な伝導経路を使用して、節点に高い電圧値と低い電圧値をそれぞれ直接割り当てるために使用される技術を指す。例えば、節点をトランジスタを介してVddまたはアースに結合し、その結果、トランジスタをオンにすることで、Vddまたはアースへの意図的な伝導経路を提供することによって、受動的ではなく能動的に節点をプルアップまたはプルダウンさせることができる。
詳細な説明
図1は、本発明の実施形態による回路構成2を示す。この回路構成は、正電源Vddと負電源(Vss)の間で動作する。いくつかの実施形態において、Vddは、約2ボルトより低い電圧であり、Vssは、約0ボルトと等しい電圧である。半導体産業の傾向として、より低い電圧で動作するより小さいトランジスタを製造するということがある。しかしながら、動作電圧とトランジスタ寸法が低減するほど、そのようなトランジスタを使用して構成した回路は、前述の放射線の悪影響を受け易くなる。そこで、放射線の効果に対する感受性の低い集積回路実装技術が望まれている。
図1に示したように、トランジスタ13がトランジスタ17を介してNODE_Aに結合されており、トランジスタ17のソースはトランジスタ13に結合され、トランジスタ17のドレインはNODE_Aに結合されている。(トランジスタ17がN形CMOS装置として示されていることに注意されたい。)さらに、図示したように、トランジスタ17のゲートはNODE_Bに結合されている。したがって、NODE_BがVddの電圧に設定された場合、トランジスタ17はオンであり、NODE_Aをトランジスタ13に結合する。同様に、トランジスタ14は、トランジスタ21(やはりN形CMOS装置である)を介してNODE_Bに結合され、トランジスタ21のソースはトランジスタ14に結合され、トランジスタ21のドレインはNODE_Bに結合されている。図示したように、トランジスタ21のゲートは、NODE_Aに結合されている。したがって、NODE_Aが電圧Vddにセットされた場合、トランジスタ21はオンになり、NODE_Bをトランジスタ14に結合する。トランジスタ13および17とトランジスタ14および21とがこのように構成された場合、NODE_AとNODE_Bは、値Vssに達することができる。例えば、IN_LがVddであり、NODE_BがVddであり、トランジスタ13と17がオンのとき、CLKがVddであると仮定すると(すなわち、後で検討する「評価」相)は、トランジスタ17のドレインすなわちNODE_Aは、Vssへのトランジスタ17、13、7経路を介して値Vssを得る。さらに、NODE_Bは、後で説明するように値Vddを得る。代替として、IN_HがVddであり、NODE_AがVddであり、CLKがVddであるとき、トランジスタ21のドレインすなわちNODE_Bは、トランジスタ21、14、7経路を介して値Vssを得て、それに対してNODE_Aは、後で説明するように値Vddを得る。
4、5 反転器(インバータ)
28、29 トランジスタのグループ
Claims (12)
- クロック信号が第1のレベルにある間に記憶回路内の複数の節点に所定の状態を割り当てる段階であって、該複数の節点が少なくとも前記クロック信号を受けるクロック節点と、入力信号(IN_HとIN_L)を受ける入力節点と、該入力信号に応じて相補的な状態に設定されうる第1の節点(NODE_B;NODE_A)と第2の節点(NODE_A;NODE_B)とを含み、前記第1、第2の節点の前記所定の状態は前記入力信号に関わりなく割り当てられる段階と、
前記クロック信号と前記入力信号とを含む前記複数の信号を評価して前記第1、第2の節点の前記相補的な状態を設定できるようにする段階であって、前記クロック信号が前記第1のレベルから第2のレベルに変化するに応じて、前記第1の節点が前記所定の状態から変化することを可能にしかつ前記第2の節点が前記所定の状態に留まることを可能にする段階と、
前記第2の節点に結合された経路の一部分を前記入力信号を使用して能動的に制御し、かつ、該経路の他の一部分を当該第2の節点の状態を表す節点信号を遅延した信号により能動的に制御して、少なくとも前記クロック信号が前記第1のレベルから前記第2のレベルに変化する期間を含む所定の期間、前記第2の節点の前記所定の状態を維持する段階を含む
ことを特徴とするソフトエラーを減少させるための方法。 - プリチャージ相を定めるために前記クロック信号を前記第1のレベルに変化させる段階をさらに有することを特徴とする請求項1に記載のソフトエラーを減少させるための方法。
- 前記クロック信号の前記プリチャージ相において前記入力信号を所与のレベルに設定する段階をさらに有することを特徴とする請求項2に記載のソフトエラーを減少させるための方法。
- 評価相を定めるために前記クロック信号を前記第2のレベルに変化させる段階をさらに有することを特徴とする請求項1に記載のソフトエラーを減少させるための方法。
- 前記所定の期間が前記クロック信号の前記評価相の開始を含むようにする段階をさらに有することを特徴とする請求項4に記載のソフトエラーを減少させるための方法。
- 複数のインバータを使用して第2の節点と前記経路の間で前記節点信号の信号伝搬を遅延させることを特徴とする請求項1に記載のソフトエラーを減少させるための方法。
- クロック信号を受けるクロック節点と、入力信号(IN_HとIN_L)を受ける入力節点と、該入力信号に応じて互いに相補的な状態に設定されうる互いに結合された第1の節点(NODE_B;NODE_A)と第2の節点(NODE_A;NODE_B)とを含む複数の節点と、
少なくとも前記クロック信号と前記第1、第2の節点の前記相補的な状態を設定するための前記入力信号を含む複数の信号と、
前記第1、第2の節点の前記状態を設定するのに先立ち、前記入力信号に関わりなく当該第1、第2の節点を所定の状態にするための第1の経路と、
前記第2の節点に結合され、少なくとも前記第1の節点が前記所定の状態から変化している期間を含む所定の期間、少なくとも前記入力信号を使用して能動的に前記第2の節点をその所定の状態に維持するための第2の経路と、
前記第2の節点と前記第2の経路とに結合され、当該第2の節点の状態を表す節点信号を遅延した信号により制御され、前記第2の節点の前記所定の状態を前記所定の期間維持するための第3の経路と
を含むことを特徴とする記憶回路。 - 前記第2の経路が、さらに、金属酸化物半導体電界効果トランジスタを含み、前記第2の節点が前記所定の状態に維持されるように前記トランジスタのサイズが大きくされることを特徴とする請求項7に記載の記憶回路。
- 前記第3の経路と前記第2の節点の間に少なくとも1つのインバータが結合されたことを特徴とする請求項7に記載の記憶回路。
- 前記クロック信号が、第1のレベルをとるプリチャージ相と第2のレベルをとる評価相を含み、前記第1、第2の節点はプリチャージ相において高レベルに設定され、前記第1、第2の節点は、評価相において前記互いに相補的な状態に設定されることを特徴とする請求項7に記載の記憶回路。
- 前記第1、第2の節点のそれぞれは、節点信号を生じ互いに並列接続された第1の複数経路を介して正電源と結合し、前記経路を含む互いに並列接続された第2の複数経路を介して負電源と結合しており、該第1、第2の複数経路のそれぞれにおいて少なくとも1つの経路が遅延された前記節点信号により制御されるようにされるとともに、前記少なくとも1つの経路は前記入力信号によって制御されるトランジスタと前記節点信号あるいは遅延された前記節点信号により制御されるトランジスタの直列接続を含むことを特徴とする請求項1に記載のソフトエラーを減少させるための方法。
- 前記第1、第2の節点のそれぞれは、前記第1、第2、第3の経路を含む正電源と負電源のそれぞれに接続されているそれぞれの互いに並列接続された複数の経路を備え、該複数の経路のそれぞれの少なくとも1つの経路は直列接続された第1、第2の金属酸化物半導体電界効果トランジスタを含み、該第1の金属酸化物半導体電界効果トランジスタは前記入力信号で制御され、前記第2の金属酸化物半導体電界効果トランジスタは前記第1、第2の節点に生ずる信号あるいは遅延された前記第1、第2の節点に生ずる信号により制御されることを特徴とする請求項7に記載の記憶回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/743,165 US7570508B2 (en) | 2003-12-22 | 2003-12-22 | Method and apparatus for reducing soft errors |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004365879A Division JP2005182991A (ja) | 2003-12-22 | 2004-12-17 | ソフトエラーを減少させるための方法および記憶回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008262703A JP2008262703A (ja) | 2008-10-30 |
JP4388127B2 true JP4388127B2 (ja) | 2009-12-24 |
Family
ID=34654283
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004365879A Pending JP2005182991A (ja) | 2003-12-22 | 2004-12-17 | ソフトエラーを減少させるための方法および記憶回路 |
JP2008185774A Expired - Fee Related JP4388127B2 (ja) | 2003-12-22 | 2008-07-17 | ソフトエラーを減少させるための方法および記憶回路 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004365879A Pending JP2005182991A (ja) | 2003-12-22 | 2004-12-17 | ソフトエラーを減少させるための方法および記憶回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7570508B2 (ja) |
EP (1) | EP1560225B1 (ja) |
JP (2) | JP2005182991A (ja) |
KR (1) | KR101099960B1 (ja) |
DE (1) | DE602004019326D1 (ja) |
IL (2) | IL162657A0 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI722447B (zh) * | 2019-06-03 | 2021-03-21 | 瑞昱半導體股份有限公司 | 傳輸介面的錯誤處理方法以及相關的錯誤處理架構 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH061636B2 (ja) | 1985-01-11 | 1994-01-05 | 日本電気株式会社 | センスアンプ回路 |
US4910713A (en) * | 1988-06-27 | 1990-03-20 | Digital Euipment Corporation | High input impedance, strobed CMOS differential sense amplifier |
US5504703A (en) * | 1995-02-01 | 1996-04-02 | Loral Federal Systems Company | Single event upset hardened CMOS latch circuit |
JP3501585B2 (ja) | 1996-05-24 | 2004-03-02 | 松下電器産業株式会社 | 半導体集積回路 |
US6201418B1 (en) | 1998-08-13 | 2001-03-13 | Compaq Computer Corporation | Differential sense amplifier with reduced hold time |
US6026011A (en) * | 1998-09-23 | 2000-02-15 | Intel Corporation | CMOS latch design with soft error immunity |
US6367025B1 (en) * | 1999-02-01 | 2002-04-02 | Compaq Computer Corporation | Pass-gate inputs that temporarily hold state on a high input impedance, strobed CMOS differential sense amplifier |
US6400186B1 (en) * | 1999-04-21 | 2002-06-04 | Compaq Information Technologies Group, L.P. | Settable digital CMOS differential sense amplifier |
TW448611B (en) | 1999-05-21 | 2001-08-01 | Ibm | Method and apparatus for fast SOI based amplifier |
US6222404B1 (en) * | 1999-06-28 | 2001-04-24 | Sun Microsystems, Inc. | Edge-triggered dual-rail dynamic flip-flop with an enhanced self-shut-off mechanism |
US6369630B1 (en) | 1999-11-24 | 2002-04-09 | Bae Systems Information And Electronic Systems Integration Inc. | Single-event upset hardened reconfigurable bi-stable CMOS latch |
US6288932B1 (en) | 2000-04-25 | 2001-09-11 | Sun Microsystems, Inc. | Dynamic flop with power down mode |
JP4680448B2 (ja) | 2001-09-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 高速サンプリングレシーバー |
US6608512B2 (en) | 2001-12-28 | 2003-08-19 | Honeywell International Inc. | Full rail drive enhancement to differential SEU hardening circuit |
-
2003
- 2003-12-22 US US10/743,165 patent/US7570508B2/en not_active Expired - Fee Related
-
2004
- 2004-06-21 IL IL16265704A patent/IL162657A0/xx unknown
- 2004-06-28 EP EP04015147A patent/EP1560225B1/en not_active Expired - Fee Related
- 2004-06-28 IL IL162757A patent/IL162757A0/en unknown
- 2004-06-28 DE DE602004019326T patent/DE602004019326D1/de not_active Expired - Lifetime
- 2004-12-17 JP JP2004365879A patent/JP2005182991A/ja active Pending
- 2004-12-21 KR KR1020040109292A patent/KR101099960B1/ko active IP Right Grant
-
2008
- 2008-07-17 JP JP2008185774A patent/JP4388127B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
IL162657A0 (en) | 2005-11-20 |
DE602004019326D1 (de) | 2009-03-19 |
US20050138482A1 (en) | 2005-06-23 |
IL162757A0 (en) | 2011-08-01 |
JP2005182991A (ja) | 2005-07-07 |
EP1560225A2 (en) | 2005-08-03 |
EP1560225A3 (en) | 2005-10-26 |
KR20050063708A (ko) | 2005-06-28 |
JP2008262703A (ja) | 2008-10-30 |
US7570508B2 (en) | 2009-08-04 |
KR101099960B1 (ko) | 2011-12-28 |
EP1560225B1 (en) | 2009-02-04 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080717 |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090810 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090908 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091001 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4388127 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131009 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
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