JP3501585B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、差動増幅回路を
用いた半導体記憶装置等の半導体集積回路に関するもの
である。
用いた半導体記憶装置等の半導体集積回路に関するもの
である。
【０００２】
【従来の技術】近年、半導体記憶装置においては、高速
動作と低消費電力化の両方に対する要求がますます高ま
ってきている。その中でも差動増幅回路の高速化と低消
費電力化の実現は、半導体記憶装置の高速化と低消費電
力化を実現するために極めて重要である。
動作と低消費電力化の両方に対する要求がますます高ま
ってきている。その中でも差動増幅回路の高速化と低消
費電力化の実現は、半導体記憶装置の高速化と低消費電
力化を実現するために極めて重要である。
【０００３】以下に、従来の差動増幅回路を用いた半導
体記憶装置について説明する。図５は、従来の差動増幅
回路を用いた半導体記憶装置の回路図である。図５にお
いて、１は差動増幅回路、４，５は対をなす第１，第２
のデータ線、６，７は差動増幅回路１の出力、１０は差
動増幅回路活性化信号、１１は差動増幅回路１を構成す
る負荷回路、１２，１３は差動増幅回路１を構成する第
１，第２の駆動用ＭＯＳＦＥＴ、１６は差動増幅回路１
を構成する定電流源のＭＯＳＦＥＴである。図６は、図
５で示した差動増幅回路１の主要部分の概略タイミング
波形と差動増幅回路１に流れる電流の概略波形を示す。
体記憶装置について説明する。図５は、従来の差動増幅
回路を用いた半導体記憶装置の回路図である。図５にお
いて、１は差動増幅回路、４，５は対をなす第１，第２
のデータ線、６，７は差動増幅回路１の出力、１０は差
動増幅回路活性化信号、１１は差動増幅回路１を構成す
る負荷回路、１２，１３は差動増幅回路１を構成する第
１，第２の駆動用ＭＯＳＦＥＴ、１６は差動増幅回路１
を構成する定電流源のＭＯＳＦＥＴである。図６は、図
５で示した差動増幅回路１の主要部分の概略タイミング
波形と差動増幅回路１に流れる電流の概略波形を示す。
【０００４】以上のように構成された半導体記憶装置に
ついて、以下、その動作を説明する。対をなす第１，第
２のデータ線４，５にはメモリーセルからデータが出力
され、差動増幅回路１に伝達される。メモリーセルは駆
動能力が弱いため、第１，第２のデータ線４，５に出力
されるデータの電位差は小さい。差動増幅回路１は差動
増幅回路活性化信号１０により活性化され、第１，第２
のデータ線４，５の微小電位差を増幅して出力６，７に
データを出力する。図５では、差動増幅回路１が、第
１，第２のデータ線４，５をゲートに接続した第１，第
２の駆動用ＭＯＳＦＥＴ１２，１３と、負荷回路１１
と、定電流源として働くＭＯＳＦＥＴ１６とで構成され
た極めて一般的な例を示してある。この差動増幅回路１
は、対をなす第１，第２ののデータ線４，５の微小電位
差を第１，第２の駆動用ＭＯＳＦＥＴ１２，１３のゲー
ト電位の違いで検出して増幅作用を行い、出力６，７に
データを出力する。
ついて、以下、その動作を説明する。対をなす第１，第
２のデータ線４，５にはメモリーセルからデータが出力
され、差動増幅回路１に伝達される。メモリーセルは駆
動能力が弱いため、第１，第２のデータ線４，５に出力
されるデータの電位差は小さい。差動増幅回路１は差動
増幅回路活性化信号１０により活性化され、第１，第２
のデータ線４，５の微小電位差を増幅して出力６，７に
データを出力する。図５では、差動増幅回路１が、第
１，第２のデータ線４，５をゲートに接続した第１，第
２の駆動用ＭＯＳＦＥＴ１２，１３と、負荷回路１１
と、定電流源として働くＭＯＳＦＥＴ１６とで構成され
た極めて一般的な例を示してある。この差動増幅回路１
は、対をなす第１，第２ののデータ線４，５の微小電位
差を第１，第２の駆動用ＭＯＳＦＥＴ１２，１３のゲー
ト電位の違いで検出して増幅作用を行い、出力６，７に
データを出力する。
【０００５】図６で示したタイミング波形では、差動増
幅回路１の出力６，７は、図６（ｃ）に示すように、差
動増幅回路１が非活性状態の時には電源電圧にプリチャ
ージされる場合を示してある。図５の回路図ではその回
路を省略してある。そして活性状態になると、図６
（ａ）に示すデータ線４，５の電位差をある一定の電位
まで増幅する。図６（ｄ）に示すように、差動増幅回路
１の電流は、図６（ｂ）の差動増幅回路活性化信号１０
により差動増幅回路１が非活性状態から活性化された時
と、活性状態から非活性化された時に貫通電流と充放電
電流により大きな電流が流れ、差動増幅回路１の出力
６，７が一定電圧に達した後は、定常的に貫通電流が流
れる。
幅回路１の出力６，７は、図６（ｃ）に示すように、差
動増幅回路１が非活性状態の時には電源電圧にプリチャ
ージされる場合を示してある。図５の回路図ではその回
路を省略してある。そして活性状態になると、図６
（ａ）に示すデータ線４，５の電位差をある一定の電位
まで増幅する。図６（ｄ）に示すように、差動増幅回路
１の電流は、図６（ｂ）の差動増幅回路活性化信号１０
により差動増幅回路１が非活性状態から活性化された時
と、活性状態から非活性化された時に貫通電流と充放電
電流により大きな電流が流れ、差動増幅回路１の出力
６，７が一定電圧に達した後は、定常的に貫通電流が流
れる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、対をなす第１，第２のデータ線４，５の
電位差が微小であるため、第１，第２の駆動用ＭＯＳＦ
ＥＴ１２，１３が非活性状態になることは無く、差動増
幅回路１が活性状態にある間は、図６（ｄ）に示すう
に、常時、電源電圧線から接地電位線に定常的な貫通電
流が流れ続けてしまい、半導体記憶装置の低消費電力化
にとって大きな課題となっている。さらに貫通電流が流
れるため、差動増幅回路１の出力６，７は、図６（ｃ）
に示すように、電源電圧から接地電位まで完全に振幅す
ることは無く、差動増幅回路１の次段回路での動作速度
にも劣化が生じ、半導体記憶装置の高速化にとっても大
きな課題となっている。
来の構成では、対をなす第１，第２のデータ線４，５の
電位差が微小であるため、第１，第２の駆動用ＭＯＳＦ
ＥＴ１２，１３が非活性状態になることは無く、差動増
幅回路１が活性状態にある間は、図６（ｄ）に示すう
に、常時、電源電圧線から接地電位線に定常的な貫通電
流が流れ続けてしまい、半導体記憶装置の低消費電力化
にとって大きな課題となっている。さらに貫通電流が流
れるため、差動増幅回路１の出力６，７は、図６（ｃ）
に示すように、電源電圧から接地電位まで完全に振幅す
ることは無く、差動増幅回路１の次段回路での動作速度
にも劣化が生じ、半導体記憶装置の高速化にとっても大
きな課題となっている。
【０００７】この発明は、上記従来の課題を解決するも
ので、差動増幅回路で流れる定常的な貫通電流を遮断
し、出力を電源電圧から接地電位まで完全に振幅させる
ことで、差動増幅回路の低消費電力化と高速化を実現で
きる半導体集積回路を提供することを目的とする。
ので、差動増幅回路で流れる定常的な貫通電流を遮断
し、出力を電源電圧から接地電位まで完全に振幅させる
ことで、差動増幅回路の低消費電力化と高速化を実現で
きる半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、電源間に負荷回路および定電流源を接続し、
負荷回路と定電流源との間に、第１のデータ線をゲート
に接続した第１の駆動用ＭＯＳＦＥＴと第１の貫通電流
遮断用ＭＯＳＦＥＴとの直列回路を接続するとともに、
第１のデータ線と対をなす第２のデータ線をゲートに接
続した第２の駆動用ＭＯＳＦＥＴと第２の貫通電流遮断
用ＭＯＳＦＥＴとの直列回路を接続した差動増幅回路
と、第１の駆動用ＭＯＳＦＥＴの負荷回路側の端子出力
を遅延および完全振幅させて第２の貫通電流遮断用ＭＯ
ＳＦＥＴのゲートに出力する第１の遅延回路と、第２の
駆動用ＭＯＳＦＥＴの負荷回路側の端子出力を遅延およ
び完全振幅させて第１の貫通電流遮断用ＭＯＳＦＥＴの
ゲートに出力する第２の遅延回路とを備えている。
積回路は、電源間に負荷回路および定電流源を接続し、
負荷回路と定電流源との間に、第１のデータ線をゲート
に接続した第１の駆動用ＭＯＳＦＥＴと第１の貫通電流
遮断用ＭＯＳＦＥＴとの直列回路を接続するとともに、
第１のデータ線と対をなす第２のデータ線をゲートに接
続した第２の駆動用ＭＯＳＦＥＴと第２の貫通電流遮断
用ＭＯＳＦＥＴとの直列回路を接続した差動増幅回路
と、第１の駆動用ＭＯＳＦＥＴの負荷回路側の端子出力
を遅延および完全振幅させて第２の貫通電流遮断用ＭＯ
ＳＦＥＴのゲートに出力する第１の遅延回路と、第２の
駆動用ＭＯＳＦＥＴの負荷回路側の端子出力を遅延およ
び完全振幅させて第１の貫通電流遮断用ＭＯＳＦＥＴの
ゲートに出力する第２の遅延回路とを備えている。
【０００９】この構成によれば、負荷回路と定電流源と
の間で、第１，第２の貫通電流遮断用ＭＯＳＦＥＴをそ
れぞれ第１，第２の駆動用ＭＯＳＦＥＴと直列に接続
し、差動増幅回路の出力、すなわち第１，第２の駆動用
ＭＯＳＦＥＴの負荷回路側の端子出力を、第１，第２の
遅延回路を介して第２，第１の貫通電流遮断用ＭＯＳＦ
ＥＴのゲートに与えることにより、第１，第２のうち一
方の貫通電流遮断用ＭＯＳＦＥＴが差動増幅回路で流れ
る定常的な貫通電流を遮断する。このように貫通電流が
遮断されるので差動増幅回路の出力を電源電圧から接地
電位まで完全に振幅させることができ、差動増幅回路の
低消費電力化と高速化を実現できる。
の間で、第１，第２の貫通電流遮断用ＭＯＳＦＥＴをそ
れぞれ第１，第２の駆動用ＭＯＳＦＥＴと直列に接続
し、差動増幅回路の出力、すなわち第１，第２の駆動用
ＭＯＳＦＥＴの負荷回路側の端子出力を、第１，第２の
遅延回路を介して第２，第１の貫通電流遮断用ＭＯＳＦ
ＥＴのゲートに与えることにより、第１，第２のうち一
方の貫通電流遮断用ＭＯＳＦＥＴが差動増幅回路で流れ
る定常的な貫通電流を遮断する。このように貫通電流が
遮断されるので差動増幅回路の出力を電源電圧から接地
電位まで完全に振幅させることができ、差動増幅回路の
低消費電力化と高速化を実現できる。
【００１０】請求項２記載の半導体集積回路は、電源間
に負荷回路および定電流源を接続し、負荷回路と定電流
源との間に、第１のデータ線をゲートに接続した第１の
駆動用ＭＯＳＦＥＴと第１の貫通電流遮断用ＭＯＳＦＥ
Ｔとの直列回路を接続するとともに、第１のデータ線と
対をなす第２のデータ線をゲートに接続した第２の駆動
用ＭＯＳＦＥＴと第２の貫通電流遮断用ＭＯＳＦＥＴと
の直列回路を接続した差動増幅回路と、第１の駆動用Ｍ
ＯＳＦＥＴの負荷回路側の端子出力を遅延および完全振
幅と反転させて第１の貫通電流遮断用ＭＯＳＦＥＴのゲ
ートに出力する第１の遅延回路と、第２の駆動用ＭＯＳ
ＦＥＴの負荷回路側の端子出力を遅延および完全振幅と
反転させて第２の貫通電流遮断用ＭＯＳＦＥＴのゲート
に出力する第２の遅延回路とを備えている。
に負荷回路および定電流源を接続し、負荷回路と定電流
源との間に、第１のデータ線をゲートに接続した第１の
駆動用ＭＯＳＦＥＴと第１の貫通電流遮断用ＭＯＳＦＥ
Ｔとの直列回路を接続するとともに、第１のデータ線と
対をなす第２のデータ線をゲートに接続した第２の駆動
用ＭＯＳＦＥＴと第２の貫通電流遮断用ＭＯＳＦＥＴと
の直列回路を接続した差動増幅回路と、第１の駆動用Ｍ
ＯＳＦＥＴの負荷回路側の端子出力を遅延および完全振
幅と反転させて第１の貫通電流遮断用ＭＯＳＦＥＴのゲ
ートに出力する第１の遅延回路と、第２の駆動用ＭＯＳ
ＦＥＴの負荷回路側の端子出力を遅延および完全振幅と
反転させて第２の貫通電流遮断用ＭＯＳＦＥＴのゲート
に出力する第２の遅延回路とを備えている。
【００１１】この構成によれば、負荷回路と定電流源と
の間で、第１，第２の貫通電流遮断用ＭＯＳＦＥＴをそ
れぞれ第１，第２の駆動用ＭＯＳＦＥＴと直列に接続
し、差動増幅回路の出力、すなわち第１，第２の駆動用
ＭＯＳＦＥＴの負荷回路側の端子出力を、第１，第２の
遅延回路を介して第１，第２の貫通電流遮断用ＭＯＳＦ
ＥＴのゲートに与えることにより、第１，第２のうち一
方の貫通電流遮断用ＭＯＳＦＥＴが差動増幅回路で流れ
る定常的な貫通電流を遮断する。このように貫通電流が
遮断されるので差動増幅回路の出力を電源電圧から接地
電位まで完全に振幅させることができ、差動増幅回路の
低消費電力化と高速化を実現できる。
の間で、第１，第２の貫通電流遮断用ＭＯＳＦＥＴをそ
れぞれ第１，第２の駆動用ＭＯＳＦＥＴと直列に接続
し、差動増幅回路の出力、すなわち第１，第２の駆動用
ＭＯＳＦＥＴの負荷回路側の端子出力を、第１，第２の
遅延回路を介して第１，第２の貫通電流遮断用ＭＯＳＦ
ＥＴのゲートに与えることにより、第１，第２のうち一
方の貫通電流遮断用ＭＯＳＦＥＴが差動増幅回路で流れ
る定常的な貫通電流を遮断する。このように貫通電流が
遮断されるので差動増幅回路の出力を電源電圧から接地
電位まで完全に振幅させることができ、差動増幅回路の
低消費電力化と高速化を実現できる。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図１から図４を用いて説明する。図１はこの発明
の第１の実施の形態の半導体集積回路の回路図であり、
この半導体集積回路は差動増幅回路を用いた半導体記憶
装置を示す。図１において、１は差動増幅回路、２，３
は第１，第２の遅延回路、４，５は対をなす第１，第２
のデータ線、６，７は差動増幅回路１の出力、８，９は
第１，第２の遅延回路２，３の出力、１０は差動増幅回
路活性化信号、１１は差動増幅回路１を構成する負荷回
路、１２，１３は差動増幅回路１を構成する第１，第２
の駆動用ＭＯＳＦＥＴ、１４，１５は差動増幅回路１を
構成する第１，第２の貫通電流遮断用ＭＯＳＦＥＴ、１
６は差動増幅回路１を構成する定電流源のＭＯＳＦＥＴ
である。図２は、図１で示した半導体記憶装置の主要部
分の概略タイミング波形と差動増幅回路１に流れる電流
の概略波形を示す。
いて、図１から図４を用いて説明する。図１はこの発明
の第１の実施の形態の半導体集積回路の回路図であり、
この半導体集積回路は差動増幅回路を用いた半導体記憶
装置を示す。図１において、１は差動増幅回路、２，３
は第１，第２の遅延回路、４，５は対をなす第１，第２
のデータ線、６，７は差動増幅回路１の出力、８，９は
第１，第２の遅延回路２，３の出力、１０は差動増幅回
路活性化信号、１１は差動増幅回路１を構成する負荷回
路、１２，１３は差動増幅回路１を構成する第１，第２
の駆動用ＭＯＳＦＥＴ、１４，１５は差動増幅回路１を
構成する第１，第２の貫通電流遮断用ＭＯＳＦＥＴ、１
６は差動増幅回路１を構成する定電流源のＭＯＳＦＥＴ
である。図２は、図１で示した半導体記憶装置の主要部
分の概略タイミング波形と差動増幅回路１に流れる電流
の概略波形を示す。
【００１３】この半導体集積回路は、差動増幅回路１
と、第１の遅延回路２と、第２の遅延回路３とを備えて
いる。差動増幅回路１は、電源間に負荷回路１１および
定電流源のＭＯＳＦＥＴ１６を接続し、負荷回路１１と
定電流源のＭＯＳＦＥＴ１６との間に、第１のデータ線
４をゲートに接続した第１の駆動用ＭＯＳＦＥＴ１２と
第１の貫通電流遮断用ＭＯＳＦＥＴ１４との直列回路を
接続するとともに、第１のデータ線４と対をなす第２の
データ線５をゲートに接続した第２の駆動用ＭＯＳＦＥ
Ｔ１３と第２の貫通電流遮断用ＭＯＳＦＥＴ１５との直
列回路を接続している。第１の遅延回路２は、第１の駆
動用ＭＯＳＦＥＴ１２の負荷回路側の端子出力すなわち
差動増幅回路１の出力６を遅延させて第２の貫通電流遮
断用ＭＯＳＦＥＴ１５のゲートに出力するようにしてい
る。第２の遅延回路３は、第２の駆動用ＭＯＳＦＥＴ１
３の負荷回路側の端子出力すなわち差動増幅回路１の出
力７を遅延させて第１の貫通電流遮断用ＭＯＳＦＥＴ１
４のゲートに出力するようにしている。
と、第１の遅延回路２と、第２の遅延回路３とを備えて
いる。差動増幅回路１は、電源間に負荷回路１１および
定電流源のＭＯＳＦＥＴ１６を接続し、負荷回路１１と
定電流源のＭＯＳＦＥＴ１６との間に、第１のデータ線
４をゲートに接続した第１の駆動用ＭＯＳＦＥＴ１２と
第１の貫通電流遮断用ＭＯＳＦＥＴ１４との直列回路を
接続するとともに、第１のデータ線４と対をなす第２の
データ線５をゲートに接続した第２の駆動用ＭＯＳＦＥ
Ｔ１３と第２の貫通電流遮断用ＭＯＳＦＥＴ１５との直
列回路を接続している。第１の遅延回路２は、第１の駆
動用ＭＯＳＦＥＴ１２の負荷回路側の端子出力すなわち
差動増幅回路１の出力６を遅延させて第２の貫通電流遮
断用ＭＯＳＦＥＴ１５のゲートに出力するようにしてい
る。第２の遅延回路３は、第２の駆動用ＭＯＳＦＥＴ１
３の負荷回路側の端子出力すなわち差動増幅回路１の出
力７を遅延させて第１の貫通電流遮断用ＭＯＳＦＥＴ１
４のゲートに出力するようにしている。
【００１４】以上のように構成されたこの実施の形態の
半導体集積回路について、以下、その動作を説明する。
対をなす第１，第２のデータ線４，５にはメモリーセル
からデータが出力され、差動増幅回路１に伝達され、差
動増幅回路１の第１，第２の駆動用ＭＯＳＦＥＴ１２，
１３のゲート電位の違いにより、第１，第２のデータ線
４，５の微小電位差を増幅して出力６，７にデータを出
力する、という動作は従来例と同様である。また、従来
例と同様、回路は省略してあるが、差動増幅回路１が非
活性状態の時には、出力６，７は電源電圧にプリチャー
ジされているとする（図２（ｂ），（ｃ））。
半導体集積回路について、以下、その動作を説明する。
対をなす第１，第２のデータ線４，５にはメモリーセル
からデータが出力され、差動増幅回路１に伝達され、差
動増幅回路１の第１，第２の駆動用ＭＯＳＦＥＴ１２，
１３のゲート電位の違いにより、第１，第２のデータ線
４，５の微小電位差を増幅して出力６，７にデータを出
力する、という動作は従来例と同様である。また、従来
例と同様、回路は省略してあるが、差動増幅回路１が非
活性状態の時には、出力６，７は電源電圧にプリチャー
ジされているとする（図２（ｂ），（ｃ））。
【００１５】差動増幅回路１の出力６，７は、第１，第
２の遅延回路２，３に伝達され、第１，第２の遅延回路
２，３の出力８，９は、差動増幅回路１の第２，第１の
駆動用ＭＯＳＦＥＴ１３，１２とそれぞれ直列接続され
た第２，第１の貫通電流遮断用ＭＯＳＦＥＴ１５，１４
のゲートに入力される。この実施の形態では、第１，第
２の遅延回路２，３の入出力で論理が変わらない場合を
示してあり、差動増幅回路１の第１の駆動用ＭＯＳＦＥ
Ｔ１２側の出力６が、第１の遅延回路２を通り第２の駆
動用ＭＯＳＦＥＴ１３と直列接続した第２の貫通電流遮
断用ＭＯＳＦＥＴ１５のゲートに入力され、第２の駆動
用ＭＯＳＦＥＴ１３側の出力７が、第２の遅延回路３を
通り第１の駆動用ＭＯＳＦＥＴ１２と直列接続した第１
の貫通電流遮断用ＭＯＳＦＥＴ１４のゲートに入力され
る。
２の遅延回路２，３に伝達され、第１，第２の遅延回路
２，３の出力８，９は、差動増幅回路１の第２，第１の
駆動用ＭＯＳＦＥＴ１３，１２とそれぞれ直列接続され
た第２，第１の貫通電流遮断用ＭＯＳＦＥＴ１５，１４
のゲートに入力される。この実施の形態では、第１，第
２の遅延回路２，３の入出力で論理が変わらない場合を
示してあり、差動増幅回路１の第１の駆動用ＭＯＳＦＥ
Ｔ１２側の出力６が、第１の遅延回路２を通り第２の駆
動用ＭＯＳＦＥＴ１３と直列接続した第２の貫通電流遮
断用ＭＯＳＦＥＴ１５のゲートに入力され、第２の駆動
用ＭＯＳＦＥＴ１３側の出力７が、第２の遅延回路３を
通り第１の駆動用ＭＯＳＦＥＴ１２と直列接続した第１
の貫通電流遮断用ＭＯＳＦＥＴ１４のゲートに入力され
る。
【００１６】図２（ｂ）に示す差動増幅回路活性化信号
１０が接地電位（ＧＮＤ）で差動増幅回路１が非活性状
態の時、図２（ｃ）に示す差動増幅回路の出力６，７は
電源電圧にプリチャージされているため、図２（ｄ）に
示す第１，第２の遅延回路２，３の出力８，９も電源電
圧に等しい“Ｈ（ハイ）”レベルであり、第１，第２の
貫通電流遮断用ＭＯＳＦＥＴ１４，１５は完全に活性状
態にある。
１０が接地電位（ＧＮＤ）で差動増幅回路１が非活性状
態の時、図２（ｃ）に示す差動増幅回路の出力６，７は
電源電圧にプリチャージされているため、図２（ｄ）に
示す第１，第２の遅延回路２，３の出力８，９も電源電
圧に等しい“Ｈ（ハイ）”レベルであり、第１，第２の
貫通電流遮断用ＭＯＳＦＥＴ１４，１５は完全に活性状
態にある。
【００１７】例えば、メモリーセルからデータが出力さ
れ、第２のデータ線５の電位が第１のデータ線４の電位
より下がる場合、第１の駆動用ＭＯＳＦＥＴ１２のゲー
ト電位より第２の駆動用ＭＯＳＦＥＴ１３のゲート電位
が低くなり、差動増幅回路１が差動増幅回路活性化信号
１０により活性化されると、出力６には“Ｌ（ロー）”
レベル、出力７には“Ｈ”レベルが出力される。対をな
す第１，第２のデータ線４，５の電位差は微小であるた
め、第１，第２の駆動用ＭＯＳＦＥＴ１２，１３ともに
非活性状態になることは無く、図２（ｅ）に示すよう
に、電源電圧線から接地電位線に貫通電流が流れるた
め、この時はまだ差動増幅回路の出力６，７は電源電圧
から接地電位まで完全に振幅しない（図２（ｃ）の切替
わり時）。
れ、第２のデータ線５の電位が第１のデータ線４の電位
より下がる場合、第１の駆動用ＭＯＳＦＥＴ１２のゲー
ト電位より第２の駆動用ＭＯＳＦＥＴ１３のゲート電位
が低くなり、差動増幅回路１が差動増幅回路活性化信号
１０により活性化されると、出力６には“Ｌ（ロー）”
レベル、出力７には“Ｈ”レベルが出力される。対をな
す第１，第２のデータ線４，５の電位差は微小であるた
め、第１，第２の駆動用ＭＯＳＦＥＴ１２，１３ともに
非活性状態になることは無く、図２（ｅ）に示すよう
に、電源電圧線から接地電位線に貫通電流が流れるた
め、この時はまだ差動増幅回路の出力６，７は電源電圧
から接地電位まで完全に振幅しない（図２（ｃ）の切替
わり時）。
【００１８】差動増幅回路１の出力６が“Ｌ”レベル、
出力７が“Ｈ”レベルなので、第１の遅延回路２の出力
８は接地電位に等しい“Ｌ”レベル、第２の遅延回路３
の出力９は電源電圧に等しい“Ｈ”レベルになる（図２
（ｄ））。そのため、差動増幅回路１の第１の駆動用Ｍ
ＯＳＦＥＴ１２に直列接続した第１の貫通電流遮断用Ｍ
ＯＳＦＥＴ１４のゲート電位は電源電圧に等しい“Ｈ”
レベルのため、活性状態を保つ。逆に、第２の駆動用Ｍ
ＯＳＦＥＴ１３に直列接続した第２の貫通電流遮断用Ｍ
ＯＳＦＥＴ１５はゲートに接続された第１の遅延回路２
の出力８が接地電位に等しい“Ｌ”レベルであるため、
完全に非活性状態になる。第２の貫通電流遮断用ＭＯＳ
ＦＥＴ１５が非活性状態になるため、電源電圧線から接
地電位線に流れる貫通電流が遮断され、さらにその結
果、出力７の“Ｈ”レベルは電源電圧レベルにまで達す
る。一方、増幅作用のため、出力６の“Ｌ”レベルは接
地電位まで下がる。したがって、図２（ｃ）に示すよう
に、差動増幅回路１の出力６，７は、電源電圧から接地
電位まで完全に振幅し、図２（ｅ）に示すように、電源
電圧線から接地電位線に流れる定常的な貫通電流は完全
に遮断される。
出力７が“Ｈ”レベルなので、第１の遅延回路２の出力
８は接地電位に等しい“Ｌ”レベル、第２の遅延回路３
の出力９は電源電圧に等しい“Ｈ”レベルになる（図２
（ｄ））。そのため、差動増幅回路１の第１の駆動用Ｍ
ＯＳＦＥＴ１２に直列接続した第１の貫通電流遮断用Ｍ
ＯＳＦＥＴ１４のゲート電位は電源電圧に等しい“Ｈ”
レベルのため、活性状態を保つ。逆に、第２の駆動用Ｍ
ＯＳＦＥＴ１３に直列接続した第２の貫通電流遮断用Ｍ
ＯＳＦＥＴ１５はゲートに接続された第１の遅延回路２
の出力８が接地電位に等しい“Ｌ”レベルであるため、
完全に非活性状態になる。第２の貫通電流遮断用ＭＯＳ
ＦＥＴ１５が非活性状態になるため、電源電圧線から接
地電位線に流れる貫通電流が遮断され、さらにその結
果、出力７の“Ｈ”レベルは電源電圧レベルにまで達す
る。一方、増幅作用のため、出力６の“Ｌ”レベルは接
地電位まで下がる。したがって、図２（ｃ）に示すよう
に、差動増幅回路１の出力６，７は、電源電圧から接地
電位まで完全に振幅し、図２（ｅ）に示すように、電源
電圧線から接地電位線に流れる定常的な貫通電流は完全
に遮断される。
【００１９】第１，第２のデータ線４，５の電位差が逆
の場合も全く同様である。また、差動増幅回路１から次
段、例えばデータラッチ回路やデータ出力回路への接続
は、出力６，７から行っても構わない。また、次段への
駆動回路が必要であれば第１，第２の遅延回路２，３と
兼用し、その出力８，９から行っても構わない。
の場合も全く同様である。また、差動増幅回路１から次
段、例えばデータラッチ回路やデータ出力回路への接続
は、出力６，７から行っても構わない。また、次段への
駆動回路が必要であれば第１，第２の遅延回路２，３と
兼用し、その出力８，９から行っても構わない。
【００２０】以上のようにこの実施の形態によれば、差
動増幅回路１の第１，第２の貫通電流遮断用ＭＯＳＦＥ
Ｔ１４，１５を第１，第２の駆動用ＭＯＳＦＥＴ１２，
１３とそれぞれ直列に接続し、差動増幅回路１の出力
６，７を第１，第２の遅延回路２，３を介して第１，第
２の貫通電流遮断用ＭＯＳＦＥＴ１４，１５のゲートに
与えることで、差動増幅回路１の出力６，７のデータに
よって第１，第２の貫通電流遮断用ＭＯＳＦＥＴ１４，
１５が差動増幅回路１で定常的に流れる貫通電流を遮断
し、さらに貫通電流が遮断されるので差動増幅回路１の
出力６，７を電源電圧から接地電位まで完全に振幅させ
ることができる。その結果、差動増幅回路１の低消費電
力化と高速化を実現することができる。
動増幅回路１の第１，第２の貫通電流遮断用ＭＯＳＦＥ
Ｔ１４，１５を第１，第２の駆動用ＭＯＳＦＥＴ１２，
１３とそれぞれ直列に接続し、差動増幅回路１の出力
６，７を第１，第２の遅延回路２，３を介して第１，第
２の貫通電流遮断用ＭＯＳＦＥＴ１４，１５のゲートに
与えることで、差動増幅回路１の出力６，７のデータに
よって第１，第２の貫通電流遮断用ＭＯＳＦＥＴ１４，
１５が差動増幅回路１で定常的に流れる貫通電流を遮断
し、さらに貫通電流が遮断されるので差動増幅回路１の
出力６，７を電源電圧から接地電位まで完全に振幅させ
ることができる。その結果、差動増幅回路１の低消費電
力化と高速化を実現することができる。
【００２１】なお、上記第１の実施の形態では、差動増
幅回路１の定電流源をＭＯＳＦＥＴ１６で構成し、第
１，第２の遅延回路２，３をＣＭＯＳインバータ２段で
構成した例を示したが、他の構成の場合も全く同様に実
施可能であることは言うまでもない。図３はこの発明の
第２の実施の形態の半導体集積回路の回路図であり、こ
の半導体集積回路は差動増幅回路を用いた半導体記憶装
置を示す。
幅回路１の定電流源をＭＯＳＦＥＴ１６で構成し、第
１，第２の遅延回路２，３をＣＭＯＳインバータ２段で
構成した例を示したが、他の構成の場合も全く同様に実
施可能であることは言うまでもない。図３はこの発明の
第２の実施の形態の半導体集積回路の回路図であり、こ
の半導体集積回路は差動増幅回路を用いた半導体記憶装
置を示す。
【００２２】この第２の実施の形態では、第１，第２の
遅延回路２，３を入出力で論理が反転する構成とし、そ
のため、第１，第２の遅延回路２，３の出力８，９が接
続される第１，第２の貫通電流遮断用ＭＯＳＦＥＴ１
４，１５が、図１の場合と逆になっており、その他は図
１と同様である。したがって、差動増幅回路１の第１の
駆動用ＭＯＳＦＥＴ１２側の出力６が、第１の遅延回路
２を通り第１の駆動用ＭＯＳＦＥＴ１２と直列接続した
第１の貫通電流遮断用ＭＯＳＦＥＴ１４のゲートに反転
して入力され、第２の駆動用ＭＯＳＦＥＴ１３側の出力
７が、第２の遅延回路３を通り第２の駆動用ＭＯＳＦＥ
Ｔ１４と直列接続した第２の貫通電流遮断用ＭＯＳＦＥ
Ｔ１５のゲートに反転して入力される。
遅延回路２，３を入出力で論理が反転する構成とし、そ
のため、第１，第２の遅延回路２，３の出力８，９が接
続される第１，第２の貫通電流遮断用ＭＯＳＦＥＴ１
４，１５が、図１の場合と逆になっており、その他は図
１と同様である。したがって、差動増幅回路１の第１の
駆動用ＭＯＳＦＥＴ１２側の出力６が、第１の遅延回路
２を通り第１の駆動用ＭＯＳＦＥＴ１２と直列接続した
第１の貫通電流遮断用ＭＯＳＦＥＴ１４のゲートに反転
して入力され、第２の駆動用ＭＯＳＦＥＴ１３側の出力
７が、第２の遅延回路３を通り第２の駆動用ＭＯＳＦＥ
Ｔ１４と直列接続した第２の貫通電流遮断用ＭＯＳＦＥ
Ｔ１５のゲートに反転して入力される。
【００２３】上記の点を除き、動作およびその効果は、
上記図１で示した第１の実施の形態と全く同様である。
図４はこの発明の第３の実施の形態の半導体集積回路の
回路図であり、この半導体集積回路は差動増幅回路を用
いた半導体記憶装置を示す。この第３の実施の形態は、
図１で示した第１の実施の形態における電源電圧，接地
電位と負荷回路，定電流源，ＭＯＳＦＥＴの関係を逆に
した構成の一例である。差動増幅回路１を構成するＭＯ
ＳＦＥＴ１２〜１６は、図１ではＮＭＯＳであったが、
この図４ではＰＭＯＳで構成している。
上記図１で示した第１の実施の形態と全く同様である。
図４はこの発明の第３の実施の形態の半導体集積回路の
回路図であり、この半導体集積回路は差動増幅回路を用
いた半導体記憶装置を示す。この第３の実施の形態は、
図１で示した第１の実施の形態における電源電圧，接地
電位と負荷回路，定電流源，ＭＯＳＦＥＴの関係を逆に
した構成の一例である。差動増幅回路１を構成するＭＯ
ＳＦＥＴ１２〜１６は、図１ではＮＭＯＳであったが、
この図４ではＰＭＯＳで構成している。
【００２４】この第３の実施の形態では、“Ｈ”レベ
ル，“Ｌ”レベルが第１の実施の形態と逆になる点を除
き、動作およびその効果は、上記図１で示した第１の実
施の形態と全く同様である。なお、差動増幅回路１の構
成は図１，図３および図４に示した構成に限られるもの
ではない。例えば、図４で示した第３の実施の形態にお
いて、第１，第２の遅延回路２，３を入出力で論理が反
転する構成とし、第１の遅延回路２の出力８を第１の貫
通電流遮断用ＭＯＳＦＥＴ１４のゲートに接続し、第２
の遅延回路３の出力９を第２の貫通電流遮断用ＭＯＳＦ
ＥＴ１５のゲートに接続した構成としてもよい。
ル，“Ｌ”レベルが第１の実施の形態と逆になる点を除
き、動作およびその効果は、上記図１で示した第１の実
施の形態と全く同様である。なお、差動増幅回路１の構
成は図１，図３および図４に示した構成に限られるもの
ではない。例えば、図４で示した第３の実施の形態にお
いて、第１，第２の遅延回路２，３を入出力で論理が反
転する構成とし、第１の遅延回路２の出力８を第１の貫
通電流遮断用ＭＯＳＦＥＴ１４のゲートに接続し、第２
の遅延回路３の出力９を第２の貫通電流遮断用ＭＯＳＦ
ＥＴ１５のゲートに接続した構成としてもよい。
【００２５】
【発明の効果】以上のようにこの発明によれば、負荷回
路と定電流源との間で、第１，第２の貫通電流遮断用Ｍ
ＯＳＦＥＴをそれぞれ第１，第２の駆動用ＭＯＳＦＥＴ
と直列に接続し、差動増幅回路の出力、すなわち第１，
第２の駆動用ＭＯＳＦＥＴの負荷回路側の端子出力を、
第１，第２の遅延回路を介して各貫通電流遮断用ＭＯＳ
ＦＥＴのゲートに与えることにより、第１，第２のうち
一方の貫通電流遮断用ＭＯＳＦＥＴが差動増幅回路で流
れる定常的な貫通電流を遮断する。このように貫通電流
が遮断されるので差動増幅回路の出力を電源電圧から接
地電位まで完全に振幅させることができ、差動増幅回路
の低消費電力化と高速化を実現することができる。
路と定電流源との間で、第１，第２の貫通電流遮断用Ｍ
ＯＳＦＥＴをそれぞれ第１，第２の駆動用ＭＯＳＦＥＴ
と直列に接続し、差動増幅回路の出力、すなわち第１，
第２の駆動用ＭＯＳＦＥＴの負荷回路側の端子出力を、
第１，第２の遅延回路を介して各貫通電流遮断用ＭＯＳ
ＦＥＴのゲートに与えることにより、第１，第２のうち
一方の貫通電流遮断用ＭＯＳＦＥＴが差動増幅回路で流
れる定常的な貫通電流を遮断する。このように貫通電流
が遮断されるので差動増幅回路の出力を電源電圧から接
地電位まで完全に振幅させることができ、差動増幅回路
の低消費電力化と高速化を実現することができる。
【図１】この発明の第１の実施の形態の半導体集積回路
の回路図。
の回路図。
【図２】この発明の第１の実施の形態の半導体集積回路
におけるタイミング図。
におけるタイミング図。
【図３】この発明の第２の実施の形態の半導体集積回路
の回路図。
の回路図。
【図４】この発明の第３の実施の形態の半導体集積回路
の回路図。
の回路図。
【図５】従来の差動増幅回路を用いた半導体記憶装置の
回路図。
回路図。
【図６】従来の差動増幅回路を用いた半導体記憶装置に
おけるタイミング図。
おけるタイミング図。
１ 差動増幅回路
２ 第１の遅延回路
３ 第２の遅延回路
４ 第１のデータ線
５ 第２のデータ線
６，７ 差動増幅回路の出力
８ 第１の遅延回路の出力
９ 第２の遅延回路の出力
１０ 差動増幅回路活性化信号
１１ 負荷回路
１２ 第１の駆動用ＭＯＳＦＥＴ
１３ 第２の駆動用ＭＯＳＦＥＴ
１４ 第１の貫通電流遮断用ＭＯＳＦＥＴ
１５ 第２の貫通電流遮断用ＭＯＳＦＥＴ
１６ ＭＯＳＦＥＴ（定電流源）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/4091
G11C 11/419
Claims (2)
- 【請求項１】 電源間に負荷回路および定電流源を接続
し、前記負荷回路と前記定電流源との間に、第１のデー
タ線をゲートに接続した第１の駆動用ＭＯＳＦＥＴと第
１の貫通電流遮断用ＭＯＳＦＥＴとの直列回路を接続す
るとともに、前記第１のデータ線と対をなす第２のデー
タ線をゲートに接続した第２の駆動用ＭＯＳＦＥＴと第
２の貫通電流遮断用ＭＯＳＦＥＴとの直列回路を接続し
た差動増幅回路と、 前記第１の駆動用ＭＯＳＦＥＴの負荷回路側の端子出力
を遅延および完全振幅させて前記第２の貫通電流遮断用
ＭＯＳＦＥＴのゲートに出力する第１の遅延回路と、 前記第２の駆動用ＭＯＳＦＥＴの負荷回路側の端子出力
を遅延および完全振幅させて前記第１の貫通電流遮断用
ＭＯＳＦＥＴのゲートに出力する第２の遅延回路とを備
えた半導体集積回路。 - 【請求項２】 電源間に負荷回路および定電流源を接続
し、前記負荷回路と前記定電流源との間に、第１のデー
タ線をゲートに接続した第１の駆動用ＭＯＳＦＥＴと第
１の貫通電流遮断用ＭＯＳＦＥＴとの直列回路を接続す
るとともに、前記第１のデータ線と対をなす第２のデー
タ線をゲートに接続した第２の駆動用ＭＯＳＦＥＴと第
２の貫通電流遮断用ＭＯＳＦＥＴとの直列回路を接続し
た差動増幅回路と、 前記第１の駆動用ＭＯＳＦＥＴの負荷回路側の端子出力
を遅延および完全振幅と反転させて前記第１の貫通電流
遮断用ＭＯＳＦＥＴのゲートに出力する第１の遅延回路
と、 前記第２の駆動用ＭＯＳＦＥＴの負荷回路側の端子出力
を遅延および完全振幅と反転させて前記第２の貫通電流
遮断用ＭＯＳＦＥＴのゲートに出力する第２の遅延回路
とを備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12941896A JP3501585B2 (ja) | 1996-05-24 | 1996-05-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12941896A JP3501585B2 (ja) | 1996-05-24 | 1996-05-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312098A JPH09312098A (ja) | 1997-12-02 |
| JP3501585B2 true JP3501585B2 (ja) | 2004-03-02 |
Family
ID=15009035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12941896A Expired - Fee Related JP3501585B2 (ja) | 1996-05-24 | 1996-05-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3501585B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570508B2 (en) | 2003-12-22 | 2009-08-04 | Hewlett-Packard Development Company, L.P. | Method and apparatus for reducing soft errors |
-
1996
- 1996-05-24 JP JP12941896A patent/JP3501585B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09312098A (ja) | 1997-12-02 |
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|---|---|---|---|
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