JPH10190438A - レベルシフタ - Google Patents

レベルシフタ

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JPH10190438A
JPH10190438A JP9353726A JP35372697A JPH10190438A JP H10190438 A JPH10190438 A JP H10190438A JP 9353726 A JP9353726 A JP 9353726A JP 35372697 A JP35372697 A JP 35372697A JP H10190438 A JPH10190438 A JP H10190438A
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    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches

Abstract

(57)【要約】 【課題】メモリの入力バッファとして使用されるレベル
シフタの高速化を図る。 【解決手段】スケーラブル電源電圧ＶＤＤＩにより動作
して外部入力ＡＩを反転させる入力インバータＩ１と、
クロスカップルラッチ構造とされて出力端ａｉ，ａｉｂ
に電流を流す第１トランジスタ対３，４と、外部入力Ａ
Ｉ及び入力インバータＩ１の出力により制御されて出力
端ａｉ，ａｉｂに電流を流す第２トランジスタ対１，２
と、を備えるレベルシフタにおいて、出力端ａｉ，ａｉ
ｂの電圧に従って動作し、第１トランジスタ対３，４及
び第２トランジスタ対１，２による貫通電流を遮断する
セルフリセット部を設ける。セルフリセット部は、出力
端ａｉ，ａｉｂのレベル遷移を遅らせて伝える遅延駆動
手段対Ｉ２〜Ｉ５と、第１トランジスタ対３，４の電源
側に接続され、遅延駆動手段対Ｉ２〜Ｉ５の出力に従い
動作する電流遮断トランジスタ対９，１０と、からなる
ものとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
の入力バッファとして有用なレベルシフタに関する。
【０００２】
【従来の技術】入力電圧を所定の電圧へ変換するレベル
シフタは、半導体メモリ装置内の入力バッファなどに適
用される回路である。近年、ＣＰＵの電源電圧が徐々に
低くなり、内部電圧とは異なる外部インタフェースの電
圧を用いるスタティックランダムダイナミックアクセス
メモリが開発されているが、このようなメモリ装置内の
入力バッファに適用されるレベルシフタは、一定の範囲
内で変化する入力電圧を受け、その可変入力を必要なレ
ベルへシフティングして出力するレベルシフタで、特に
スケーラブルレベルシフタと言われる。図１に、その一
例を示してある。
【０００３】ＰＭＯＳトランジスタ５及びＮＭＯＳトラ
ンジスタ６からなる入力インバータＩ１は、入力端ＡＩ
に提供されるアドレスやデータ入力を1.8Ｖ〜2.5Ｖの範
囲で受信する（スケーラブル入力）とともに、外部のＣ
ＰＵなどから外部電源入力端ＶＤＤＩに提供される電源
入力を1.8Ｖ〜2.5Ｖの範囲で受信する（スケーラブル電
源電圧）。この入力インバータＩ１と、ＰＭＯＳの一対
の第１トランジスタ３，４及びＮＭＯＳの一対の第２ト
ランジスタ１，２からなるシフトラッチとで、レベルシ
フタ回路が構成されている。
【０００４】第１トランジスタ対３，４の各ゲートは互
いに相手側のドレインに接続されてクロスカップルラッ
チ構造とされ、第２トランジスタ対１，２の各ドレイン
へ接続される。この第２トランジスタ対１，２のソース
は接地電源へつながれている。また、第２トランジスタ
１はゲートに入力インバータＩ１の入力を受けて制御さ
れ、第２トランジスタ２はゲートに入力インバータＩ１
の出力を受けて制御される。
【０００５】
【発明が解決しようとする課題】このような構成を有す
るスケーラブルレベルシフタは、入力端ＡＩのレベルが
“ハイ”から“ロウ”又は“ロウ”から“ハイ”へ遷移
する期間で電流を流し、その他の非遷移期間では電流を
流さないが、その遷移期間で流れる電流量が多くなると
デバイスの性能が低下することがある。そして、上記の
ように電源入力を1.8Ｖ〜2.5Ｖの範囲で受信可能にして
あると、素子サイズの最適化には制限が伴う。
【０００６】たとえば、ＮＭＯＳの第２トランジスタ２
のゲートが“ロウ”から“ハイ”レベルへ遷移すると
き、タイミング的にＰＭＯＳの第１トランジスタ４がオ
ンしている時間があり、第１，第２トランジスタ４，２
のチャネルを通して接地へ貫通電流が流れる。このとき
に第１トランジスタ４の駆動能力が高いと出力端ａｉｂ
の遷移が緩慢になり、出力端ａｉ，ａｉｂの状態を迅速
に変化させ難くなる。すなわち、第１トランジスタ３，
４のゲートノードが接地電源レベルになったときのゲー
ト−ソース間電圧が大きくなったり、トランジスタサイ
ズが大きいと駆動電流が増え、出力端ａｉ，ａｉｂの状
態は迅速に変化し難くなる。このように、従来のレベル
シフタには、高速動作、低電力化の点で改善の余地が残
されている。
【０００７】
【課題を解決するための手段】以上のような課題に着目
して本発明は、スケーラブル入力を所定のレベルへ変換
するレベルシフタにおいて、スケーラブル入力の遷移に
従う出力端のレベル変化時に内部貫通電流を遮断するセ
ルフリセット部を備えることを特徴とする。
【０００８】具体的には、スケーラブル電源電圧により
動作して外部入力を反転させる入力インバータと、クロ
スカップルラッチ構造とされて出力端に電流を流す第１
導電型の第１トランジスタ対と、前記外部入力及び前記
入力インバータの出力により制御されて前記出力端に電
流を流す第２導電型の第２トランジスタ対と、を備える
レベルシフタにおいて、前記出力端の電圧に従って動作
し、前記第１トランジスタ対及び前記第２トランジスタ
対による貫通電流を遮断するセルフリセット部を設ける
ことを特徴とする。そのセルフリセット部は、出力端の
レベル遷移を遅らせて伝える遅延駆動手段対と、第１ト
ランジスタ対の電源側に接続され、前記遅延駆動手段対
の出力に従い動作する電流遮断トランジスタ対と、から
なるものとすることができる。遅延駆動手段は、少なく
とも二つ直列接続したインバータから構成可能である。
【０００９】また、このようなレベルシフタでは、第２
トランジスタ対の漏れ電流による出力端の変化を防止す
る小型ラッチを設けるとよい。小型ラッチは、クロスカ
ップルラッチ構造とされて出力端に電流を流す第１導電
型の第３トランジスタ対からなるものとする。
【００１０】さらに具体的には、スケーラブル電源電圧
により動作して外部入力を反転させる入力インバータ
と、クロスカップルラッチ構造とされて電源電圧から出
力端へ電流を流すＰＭＯＳの第１トランジスタ対と、前
記外部入力及び前記入力インバータの出力により制御さ
れて前記出力端から接地電源へ電流を流すＮＭＯＳの第
２トランジスタ対と、を備えるレベルシフタにおいて、
前記出力端の電圧に従って動作し、前記第１トランジス
タ対及び第２トランジスタ対による電源電圧から接地電
源への貫通電流を遮断するセルフリセット部を設けるこ
とを特徴とする。そのセルフリセット部は、出力端のレ
ベル遷移を遅らせて伝える遅延駆動手段対と、第１トラ
ンジスタ対の電源電圧側に接続され、前記遅延駆動手段
対の出力に従い動作する電流遮断トランジスタ対と、か
らなるものとすることができる。遅延駆動手段は、少な
くとも二つ直列接続したＣＭＯＳインバータから構成可
能である。
【００１１】この場合も、第２トランジスタ対の漏れ電
流による出力端の変化を防止する小型ラッチを設けるこ
とができ、該小型ラッチは、クロスカップルラッチ構造
とされて電源電圧から出力端へ電流を流すＰＭＯＳの第
３トランジスタ対からなるものとするとよい。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して説明する。
【００１３】図２に、本例のスケーラブルレベルシフタ
の回路図を示してある。本回路は、同期型ＳＲＡＭの入
力バッファとして採用可能である。
【００１４】このレベルシフタは、スケーラブル電源電
圧ＶＤＤＩにより駆動され、入力端ＡＩに提供される外
部入力（スケーラブル入力）を反転させる入力インバー
タＩ１と、ソースに電源電圧ＶＤＤを受け、ゲートが相
補出力端ａｉｂ及び出力端ａｉとなる相手側のドレイン
に接続されたＰＭＯＳの第１トランジスタ対３，４と、
出力端ａｉにドレインが接続されるとともにソースに接
地電源を受け、ゲートに入力端ＡＩの外部入力を受けて
制御されるＮＭＯＳの第２トランジスタ１と、相補出力
端ａｉｂにドレインが接続されるとともにソースに接地
電源を受け、ゲートに入力インバータＩ１の出力を受け
て制御されるＮＭＯＳの第２トランジスタ２と、から構
成される。
【００１５】そして本例においては、外部入力の遷移に
よる出力端ａｉ，ａｉｂのレベル変化に応答して第１ト
ランジスタ対３，４のいずれか一方に対する電源電圧Ｖ
ＤＤの供給をカットするセルフリセット部が設けられて
いる。このセルフリセット部は、出力端ａｉ，ａｉｂの
レベル遷移をそれぞれ遅延してリセット信号を出力する
遅延駆動手段対Ｉ２＆Ｉ３，Ｉ４＆Ｉ５と、一方の遅延
駆動手段Ｉ２＆Ｉ３によるリセット信号をゲートに受け
て第１トランジスタ３への電源電圧ＶＤＤの供給を制御
する電流遮断トランジスタ９と、他方の遅延駆動手段Ｉ
４＆Ｉ５によるリセット信号をゲートに受けて第１トラ
ンジスタ４への電源電圧ＶＤＤの供給を制御する電流遮
断トランジスタ１０と、から構成される。遅延駆動手段
対Ｉ２＆Ｉ３，Ｉ４＆Ｉ５はそれぞれ、消費電流を抑え
た（たとえばチャネル幅を狭くチャネル長を長く）直列
接続の二つのインバータからなり、電流遮断トランジス
タ９，１０はＰＭＯＳである。なお、当回路内には寄生
キャパシタＣ１，Ｃ２が存在することがある。
【００１６】図２の例ではさらに、第２トランジスタ対
１，２の漏れ電流による出力端ａｉ，ａｉｂのレベル変
化を防止するための小型ラッチを備えている。この小型
ラッチは、漏れ電流を補償するために、ゲートを相手側
のドレインへ接続するとともに該ドレインを出力端ａ
ｉ，ａｉｂへ接続し、ソースに電源電圧ＶＤＤを受ける
ＰＭＯＳの第３トランジスタ対７，８から構成される。
つまり、ＰＭＯＳの第１トランジスタ対３，４同様にク
ロスカップルラッチ構造としてある。
【００１７】図３は、図１の回路と図２の回路とで出力
波形を比較して示す電圧波形のグラフである。図中、Ｎ
１及びＮ３で交差する一点鎖線ａｉ及び二点鎖線ａｉｂ
が図１の回路における出力波形Ｐ１で、Ｎ２及びＮ４で
交差する点線ａｉ及び実線ａｉｂが図２の回路における
出力波形Ｐ２である。そして図中のＡＩで示す折れ線が
スケーラブル入力である。図示のように、交点Ｎ１，Ｎ
２，Ｎ３，Ｎ４における遷移タイムはそれぞれ、0.68，
0.38，0.72, 0.47ナノ秒である。すなわち、図２の回
路において高速動作及び低消費電力が実現される。
【００１８】入力端ＡＩの外部入力及びスケーラブル電
源電圧ＶＤＤＩは、ハイレベルが1.8Ｖ〜2.5Ｖの範囲で
変化する。これは、ＣＰＵからアドレス又はデータとし
て提供される入力である。Ｐ，ＮＭＯＳトランジスタ
５，６からなるＣＭＯＳ入力インバータＩ１は、スケー
ラブル電源電圧ＶＤＤＩにより外部入力を反転して第２
トランジスタ２のゲートへ提供する。したがって、第２
トランジスタ対１，２の各ゲートには逆位相の電圧信号
が印加される。
【００１９】たとえば入力端ＡＩの外部入力が“ハイ”
から“ロウ”へ遷移すると、ＮＭＯＳの第２トランジス
タ２はターンオンとなり、他方の第２トランジスタ１は
ターンオフとなる。これにより、出力端ａｉのノードＮ
Ｏ１は接地接続が断たれる一方、相補出力端ａｉｂのノ
ードＮＯ２は接地電源へ接続される。ノードＮＯ２が接
地接続されることによりＰＭＯＳの第１トランジスタ３
がオンし、これによりノードＮＯ１が“ハイ”レベルと
なれば他方の第１トランジスタ４がオフする。
【００２０】このノードＮＯ２が“ロウ”遷移するとき
に、それまでのノードＮＯ２の“ハイ”に従い“ハイ”
出力している遅延駆動手段Ｉ２＆Ｉ３は、二つのインバ
ータＩ２，Ｉ３による遅延時間分遅れてリセット信号を
“ロウ”遷移させる。つまり、ノードＮＯ２の“ロウ”
遷移後もしばらくの間、リセット信号は“ハイ”を維持
する。これに応じて電流遮断トランジスタ１０がオフの
状態を継続し、第１トランジスタ４への電源電圧ＶＤＤ
の供給が止められる。したがって、第２トランジスタ２
の駆動負荷が大きく減るためノードＮＯ２は迅速に“ハ
イ”から“ロウ”へ遷移し、これにより相補出力端ａｉ
ｂの状態は急速に変化する。そして、第２トランジスタ
２の駆動能力を上げておけばより高速化が可能になる。
このようにして、電源電圧ＶＤＤからＰＭＯＳ及びＮＭ
ＯＳを通じた貫通電流が遮断され、この動作をセルフリ
セットという。
【００２１】また一方、ノードＮＯ１の“ハイ”遷移で
は、その前の“ロウ”に従い他方の遅延駆動手段Ｉ２＆
Ｉ３から“ロウ”のリセット信号が出されており、電流
遮断トランジスタ９はオンしている。そして、ノードＮ
Ｏ１の電圧が“ハイ”レベルへ上がるとリセット信号が
“ハイ”になるので電流遮断トランジスタ９はオフし、
電流を遮断する。つまり、出力端ａｉのレベルが十分に
“ハイ”になれば電流が遮断され、足りないと供給され
ることになる。これにより、不要な電流を抑えて消費電
力を節約している。
【００２２】また、第２トランジスタ対１，２の漏れ電
流による出力ａｉ，ａｉｂのレベル減少防止効果を高め
るため、ＰＭＯＳの第３トランジスタ対７，８からなる
小型ラッチが備えられている。すなわち第３トランジス
タ対７，８は、そのゲートが相手方のドレインに接続さ
れて出力端ａｉ，ａｉｂのレベルに従い動作し、漏れ電
流により出力端ａｉ，ａｉｂの“ハイ”レベルが低下す
ると電流を供給する。これにより漏れ電流分が補償さ
れ、出力端ａｉ，ａｉｂの変動が確実に防止される。こ
のＰＭＯＳの第３トランジスタ対７，８は、遷移電流量
を無視できるほどにそのサイズを小さくしておく。
【００２３】本例においては、遅延駆動手段対Ｉ２＆Ｉ
３，Ｉ４＆Ｉ５の各遅延タイムを0.5ナノ秒ほどに設定
するのが最適である。
【００２４】
【発明の効果】本発明によれば、スケーラブル入力の遷
移による出力端のレベル遷移時に、電源電圧から接地電
源への内部貫通電流を遮断するセルフリセット部を設け
たスケーラブルレベルシフタが提供される。これによ
り、ＴＴＬやＥＣＬレベルをＣＭＯＳレベルへ変換する
とき、1.8Ｖ〜2.5Ｖの範囲で受信されるスケーラブル入
力を、3.3Ｖの出力レベルまで増幅して高速に提供でき
る。つまり、より高速動作、低電力化を達成できる。
【図面の簡単な説明】
【図１】従来におけるスケーラブルレベルシフタの回路
図。
【図２】本発明によるスケーラブルレベルシフタの回路
図。
【図３】図１及び図２の回路の出力波形を比較して示し
た電圧波形図。
【符号の説明】
１，２ 第２トランジスタ対 ３，４ 第２トランジスタ対 ７，８ 第３トランジスタ対（小型ラッチ） ９，１０ 電流遮断トランジスタ（セルフリセット部） Ｉ１ 入力インバータ Ｉ２〜Ｉ５ 遅延駆動手段（セルフリセット部）

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 スケーラブル入力を所定のレベルへ変換
    するレベルシフタにおいて、スケーラブル入力の遷移に
    従う出力端のレベル変化時に内部貫通電流を遮断するセ
    ルフリセット部を備えたことを特徴とするレベルシフ
    タ。
  2. 【請求項２】 ＴＴＬ又はＥＣＬレベルのスケーラブル
    入力をＣＭＯＳレベルへ変換する請求項１記載のレベル
    シフタ。
  3. 【請求項３】 スケーラブル電源電圧により動作して外
    部入力を反転させる入力インバータと、クロスカップル
    ラッチ構造とされて出力端に電流を流す第１導電型の第
    １トランジスタ対と、前記外部入力及び前記入力インバ
    ータの出力により制御されて前記出力端に電流を流す第
    ２導電型の第２トランジスタ対と、を備えるレベルシフ
    タにおいて、 前記出力端の電圧に従って動作し、前記第１トランジス
    タ対及び前記第２トランジスタ対による貫通電流を遮断
    するセルフリセット部を設けたことを特徴とするレベル
    シフタ。
  4. 【請求項４】 セルフリセット部は、出力端のレベル遷
    移を遅らせて伝える遅延駆動手段対と、第１トランジス
    タ対の電源側に接続され、前記遅延駆動手段対の出力に
    従い動作する電流遮断トランジスタ対と、からなる請求
    項３記載のレベルシフタ。
  5. 【請求項５】 遅延駆動手段は、少なくとも二つ直列接
    続したインバータからなる請求項４記載のレベルシフ
    タ。
  6. 【請求項６】 第２トランジスタ対の漏れ電流による出
    力端の変化を防止する小型ラッチを設けてある請求項３
    〜５のいずれか１項に記載のレベルシフタ。
  7. 【請求項７】 小型ラッチは、クロスカップルラッチ構
    造とされて出力端に電流を流す第１導電型の第３トラン
    ジスタ対からなる請求項７記載のレベルシフタ。
  8. 【請求項８】 スケーラブル電源電圧により動作して外
    部入力を反転させる入力インバータと、クロスカップル
    ラッチ構造とされて電源電圧から出力端へ電流を流すＰ
    ＭＯＳの第１トランジスタ対と、前記外部入力及び前記
    入力インバータの出力により制御されて前記出力端から
    接地電源へ電流を流すＮＭＯＳの第２トランジスタ対
    と、を備えるレベルシフタにおいて、 前記出力端の電圧に従って動作し、前記第１トランジス
    タ対及び第２トランジスタ対による電源電圧から接地電
    源への貫通電流を遮断するセルフリセット部を設けたこ
    とを特徴とするレベルシフタ。
  9. 【請求項９】 セルフリセット部は、出力端のレベル遷
    移を遅らせて伝える遅延駆動手段対と、第１トランジス
    タ対の電源電圧側に接続され、前記遅延駆動手段対の出
    力に従い動作する電流遮断トランジスタ対と、からなる
    請求項８記載のレベルシフタ。
  10. 【請求項１０】 遅延駆動手段は、少なくとも二つ直列
    接続したＣＭＯＳインバータからなる請求項９記載のレ
    ベルシフタ。
  11. 【請求項１１】 第２トランジスタ対の漏れ電流による
    出力端の変化を防止する小型ラッチを設けてある請求項
    ８〜１０のいずれか１項に記載のレベルシフタ。
  12. 【請求項１２】 小型ラッチは、クロスカップルラッチ
    構造とされて電源電圧から出力端へ電流を流すＰＭＯＳ
    の第３トランジスタ対からなる請求項１１記載のレベル
    シフタ。
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