KR19980050387A - 반도체 메모리 장치용 스케일러블 레벨 시프터 - Google Patents

반도체 메모리 장치용 스케일러블 레벨 시프터 Download PDF

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KR19980050387A
KR19980050387A KR1019960069195A KR19960069195A KR19980050387A KR 19980050387 A KR19980050387 A KR 19980050387A KR 1019960069195 A KR1019960069195 A KR 1019960069195A KR 19960069195 A KR19960069195 A KR 19960069195A KR 19980050387 A KR19980050387 A KR 19980050387A
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Abstract

반도체 메모리 장치에서 고속의 동작을 보장하고 전력의 소모를 최적화하기 위해 개선된 레벨 시프터가 개시된다. 그러한 스케일러블 레벨 시프터는 입력버퍼로서 기능하기 위해 셀프 리셋동작을 보유하는 스케일러블 레벨 시프터임을 특징으로 한다.

Description

반도체 메모리 장치용 스케일러블 레벨 시프터
본 발명은 반도체 메모리 장치의 입력버퍼로서 기능하는 레벨 시프터에 관한 것으로, 특히 스케일러블 입력에서도 고속의 동작을 행할 수 있고 전력의 소모를 최적화할 수 있는 스케일러블 레벨 시프터에 관한 것이다.
일반적으로, 인가되는 레벨을 미리 설정된 레벨로 변환하는 기능을 가지는 레벨 시프터는 반도체 메모리 장치내의 입력버퍼 등에 흔히 적용되는 회로이다. 최근에 중앙처리장치의 전원전압이 점차로 낮아짐에 따라 외부 인터페이스의 전압을 내부전압과는 서로 다르게 사용하는 스태틱 랜덤 다이나믹 억세스 메모리가 등장하고 있다. 이러한 메모리 장치내의 입력버퍼에 적용되는 레벨 시프터중 일정한 범위내에서 가변되는 입력전압 및 가변입력을 수신하여 내부에 필요한 레벨로 시프팅하여 출력하는 레벨 시프터를 특히 스케일러블 레벨 시프터라 칭하고 있다.
도 1은 본 분야에서 개시된 스케일러블 레벨 시프터중 하나의 예로서 도시된 레벨 시프터의 회로도이다. 도 1을 참조하면, 피모오스 5 및 엔모오스 트랜지스터 6로 이루어진 인버터 I1는 입력단 AI의 입력으로서 어드레스 또는 데이터입력을 1.8 Volt-2.5 Volt의 범위로 수신하고, 외부 전원전압 입력단 VDDI으로 외부의 중앙처리장치등에서 제공되는 전원입력을 1.8 Volt-2.5 Volt의 범위로 수신한다. 상기 인버터 I1와, 두 개의 피모오스 3,4 및 두 개의 엔모오스 트랜지스터 1,2로 구성된 시프트 래치는 상기 레벨 시프터 회로를 형성한다. 상기 피모오스 트랜지스터3,4의 각 게이트는 서로의 드레인에 연결되어 크로스 커플 래치구조를 이루며, 상기 엔모오스 트랜지스터 1,2의 각 드레인은 상기 피모오스 트랜지스터 3,4의 각 드레인에 연결되고 각각의 소오스는 접지와 연결된다. 상기 엔모오스 트랜지스터 1의 게이트는 상기 인버터 I1의 입력과 연결되며, 상기 엔모오스 트랜지스터 2의 게이트는 상기 인버터 I1의 출력과 연결된다. 상기한 구성을 가지는 레벨 시프터는 입력단 AI의 레벨이 하이에서 로우 또는 로우에서 하이로 천이하는 구간에서 전류를 흘리며 그외의 비천이 구간에서는 전류를 차단시키는 기능을 가진다. 예를들어, 출력 출력 ai가 로우에서 하이레벨로 천이하고 엔모오스 트랜지스터 2의 게이트에 하이레벨이 인가될 경우에 피 및 엔모오스 트랜지스터 4,2의 채널에서 그라운드로 전류가 흐른다. 따라서, 출력 aib의 상태는 하이에서 로우레벨로 가게된다. 바로 이 경우에 우리는 상기 출력 ai가 하이레벨로서 이미 천이된 이상 상기 피모오스 4의 소오스에 내부의 전원전압 VDD을 제공할 필요가 없음을 알 수 있다.
그러나 천이구간에 흐르는 전류의 양과 소자의 동작 속도와는 비례의 관계가 성립하므로 전류의 양이 클시 칩의 성능이 저하되는 경우가 있다. 또한, 전원입력을 1.8 Volt-2.5 Volt의 범위로 수신할 수 있도록 해주려면 사이즈의 최적화에 제한이 따르는 문제가 있다. 이러한 이유는 반도체 메모리 장치내의 내부 전원전압 VDD이 높을 수록 상기 피모오스 트랜지스터 3,4의 구동능력이 높아지고 그에 따라 출력단들의 출력 ai,aib의 상태는 빠르게 변화되기가 어렵기 때문이다. 즉, 상기 피모오스 트랜지스터 3,4의 게이트 노드가 되는 출력단들중 어느 하나가 완전한 접지레벨로 되어 있기 때문에 게이트 소오스간 전압차가 커져 출력 ai,aib의 상태는 빠르게 변화되기 어려운 것이다.
따라서, 상기한 바와 같은 종래의 레벨 시프터는 고속의 동작을 보장하기 어렵고 전력의 소모를 최적화하기에는 바람직하지 못한 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 스케일러블 레벨 시프터를 제공함에 있다.
본 발명의 다른 목적은 고속의 동작을 보장하고 전력의 소모를 최적화할 수 있는 스케일러블 레벨 시프터를 제공함에 있다.
본 발명의 또 다른 목적은 셀프 리셋기능을 보유하는 스케일러블 입력버퍼를 제공함에 있다.
도 1은 종래기술에 따른 스케일러블 레벨 시프터의 회로도.
도 2는 본 발명의 실시예에 따른 스케일러블 레벨 시프터의 회로도.
도 3은 도 1 및 2에 따른 출력파형을 비교하여 나타낸 관련 타이밍도.
상기한 목적을 달성하기 위한 본 발명에 따라, 외부에서 인가되는 스케일러블 입력을 미리설정된 레벨로 레벨 변환하는 레벨 시프터는, 상기 스케일러블 입력의 천이에 따른 출력단의 레벨변화에 응답하여 내부자체의 전류패스를 차단하는 셀프 리셋부를 내부 전원전압단에 구비함을 특징으로 한다. 여기서, 상기 레벨시프터는 티티엘 또는 이씨엘 레벨을 씨모오스 레벨로 변환하는 변환기로서, 상기 스케일러블 입력을 약 1.8 볼트에서 2.5볼트의 범위로 수신하고 출력레벨을 3.3볼트까지 증폭하여 제공할 수 있다.
상기한 레벨 시프터는, 외부입력을 수신하는 입력단과, 스케일러블 전원전압에 의해 구동되어 상기 외부입력의 레벨을 인버팅하는 인버터와, 각각의 게이트가 상보출력단 및 출력단이 되는 서로의 드레인에 연결되고 각각의 소오스로 전원전압을 공통으로 수신하는 제1도전형 제1,2트랜지스터와, 상기 출력단에 드레인이 연결되고 상기 입력단에 게이트가 연결되고 소오스가 접지단에 연결된 제2도전형 제1트랜지스터와, 상기 상보출력단에 드레인이 연결되고 상기 인버터의 출력단에 게이트가 연결되고 소오스가 상기 접지단에 연결된 제2도전형 제2트랜지스터를 가지는 반도체 메모리 장치용 레벨 시프터회로로서, 상기 외부입력의 천이에 따른 상기 상보출력단 및 출력단의 레벨변화에 응답하여 상기 전원전압이 상기 제1도전형 제1,2트랜지스터중의 어느 하나의 소오스에 공급되는 것을 자체적으로 차단하기 위한 셀프리셋부를 구비함이 바람직하다.
상기 동작을 달성하기 위한 셀프리셋부는, 상기 상보출력단 및 출력단의 레벨을 각기 소정시간 지연하여 제1,2리셋구동신호를 출력하는 제1,2지연구동부와, 상기 전원전압에 소오스가 연결되고 드레인이 상기 제1도전형 제1트랜지스터의 소오스에 연결되며 게이트로 상기 제1리셋구동신호를 수신하는 제1전류패스 차단 트랜지스터와, 상기 전원전압에 소오스가 연결되고 드레인이 상기 제1도전형 제2트랜지스터의 소오스에 연결되며 게이트로 상기 제2리셋구동신호를 수신하는 제2전류패스 차단 트랜지스터를 포함할 수 있으며, 상기 제1,2지연구동부는 각기 직렬연결된 적어도 2개의 인버터로 구성하고, 제1,2전류패스 차단 트랜지스터는 각기 피모오스 전계효과 트랜지스터로 구형함이 바람직하다. 또한, 상기 레벨 시프터회로는 상기 제2도전형 제1,2트랜지스터의 누설전류에 기인하는 상기 상보출력단 및 출력단의 레벨변화를 방지하기 위한 스몰래치를 더 구비할 수 있다. 예를들어, 상기 스몰래치는 상기 누설전류를 보상하기 위해 각각의 게이트가 상기 상보출력단 및 출력단이 되는 서로의 드레인에 연결되고 각각의소오스로 상기 전원전압을 공통으로 수신하는 제1도전형 제3,4트랜지스터로 구성할 수 있을 것이다.
이하 본 발명에 따른 바람직한 실시예의 설명이 첨부한 도면을 참조하여 설명될 것이다. 도면들중 동일한 참조번호들은 가능한 한 어느곳에서든지 동일한 소자 또는 신호들을 나타내고 있음을 유의하여야 한다. 하기의 설명에서 회로의 구성 및 부품들등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 일예로서 나타나 있다. 그렇지만, 상기한 본 발명의 기술적 사상에 의해 이들 특정 상세들 없이 본 발명이 다양하게 실시될 수 있다는 것은 본 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.
도 2는 본 발명의 실시예에 따른 스케일러블 레벨 시프터의 회로도이다. 상기 도 2의 회로는 동기형 스태틱 랜덤억세스메모리의 입력버퍼로서 채용될 수 있다. 도 2를 참조하면, 외부입력을 수신하는 입력단 AI과, 스케일러블 전원전압 VDDI에 의해 구동되어 상기 외부입력의 레벨을 인버팅하는 인버터 I1와, 각각의 게이트가 상보출력단 aib 및 출력단 ai이 되는 서로의 드레인에 연결되고 각각의 소오스로 전원전압 VDD을 공통으로 수신하는 제1도전형 제1,2트랜지스터 3,4와, 상기 출력단 ai에 드레인이 연결되고 상기 입력단 AI에 게이트가 연결되고 소오스가 접지단에 연결된 제2도전형 제1트랜지스터 1와, 상기 상보출력단 aib에 드레인이 연결되고 상기 인버터 I1의 출력단에 게이트가 연결되고 소오스가 상기 접지단에 연결된 제2도전형 제2트랜지스터 2는 상기 레벨 시프터회로를 도 1과 같이 기본적으로 형성한다.
상기 외부입력의 천이에 따른 상기 상보출력단 aib 및 출력단 ai의 레벨변화에 응답하여 상기 전원전압 VDD이 상기 제1도전형 제1,2트랜지스터 3,4중의 어느 하나의 소오스에 공급되는 것을 자체적으로 차단하기 위한 셀프리셋부는, 상기 상보출력단 aib 및 출력단 ai의 레벨을 각기 소정시간 지연하여 제1,2리셋구동신호를 출력하는 제1,2지연구동부(I2,I3 및 I4,I5)와, 상기 전원전압 VDD에 소오스가 연결되고 드레인이 상기 제1도전형 제1트랜지스터 3의 소오스에 연결되며 게이트로 상기 제1리셋구동신호를 수신하는 제1전류패스 차단 트랜지스터 9와, 상기 전원전압VDD에 소오스가 연결되고 드레인이 상기 제1도전형 제2트랜지스터 4의 소오스에 연결되며 게이트로 상기 제2리셋구동신호를 수신하는 제2전류패스 차단 트랜지스터 10으로 구성된다. 여기서, 상기 제1,2지연구동부는 각기 직렬연결된 2개의 인버터로 구성됨을 알 수 있고, 상기 제1,2전류패스 차단 트랜지스터는 각기 피모오스 전계효과 트랜지스터이다.
도 2에서 상기 레벨 시프터회로는 또한, 상기 제2도전형 제1,2트랜지스터 1,2의 누설전류에 기인하는 상기 상보출력단 및 출력단의 레벨변화를 방지하기 위한 스몰래치를 더 구비하는데, 이는 상기 누설전류를 보상하기 위해 각각의 게이트가 상기 상보출력단 및 출력단이 되는 서로의 드레인에 연결되고 각각의 소오스로 상기 전원전압을 공통으로 수신하는 제1도전형 제3,4트랜지스터 7,8로 구성된다. 도 2에서, 미설명된 캐패시터 C1,C2는 회로내에 기생적으로 존재하는 캐패시터가 될 수 있다.
도 3은 도 1 및 2에 따른 출력파형을 비교하여 나타낸 관련 타이밍도로서, P1은 도 1의 상보출력 aib를 보인 것이고, P2는 도 2의 상보출력 aib를 보인 것이다. 그래프 노드 N1에서 상기 상보출력 aib과 교차하는 ai는 상기 도1의 출력단 ai을 나타내고, 그래프 노드 N2에서 상기 상보출력 aib과 교차하는 ai는 상기 도 2의 출력단 ai을 나타낸다. 유사하게, 그래프 노드 N3에서 상기 상보출력 aib과 교차하는 ai는 상기 도 1의 출력단 ai을 나타내고, 그래프 노드 N4에서 상기 상보출력 aib과 교차하는 ai는 상기 도 2의 출력단 ai을 나타낸다. 또한, AI는 스케일러블 입력이다. 여기서, 상기 그래프 노드 N1,2,3,4에서의 천이타임은 각기 0.68,0.38,0.72,0.47나노초이다. 이에 따라서, 도 2의 회로에서 고속의 동작 및 저전력 소비가 구현됨을 알 수 있다.
이하에서는 상기한 도 2의 구성에 따른 동작의 일실시예를 상세히 설명한다. 다시 도 2를 참조하면, 외부입력을 수신하는 입력단 AI의 입력과, 스케일러블 전원전압 VDDI은 하이레벨이 약 1.8 볼트에서 2.5볼트의 범위로 가변적으로 수신된다. 이는 미도시된 중앙처리장치등에서 어드레스 또는 데이터로서 제공되는 입력이다. 피 및 엔형 모오스 트랜지스터 5,6로 구성된 씨모오스 인버터 I1는 상기 스케일러블 전원전압 VDDI에 의해 구동되어 상기 외부입력의 레벨을 반전하여 상기 트랜지스터 2의 게이트에 제공한다. 이 경우에 상기 제2도전형인 엔형 모오스 트랜지스터 1,2의 게이트에는 서로 반대 위상의 전압형태의 신호가 인가된다. 만약 상기 입력단 AI의 입력이 하이에서 로우레벨로 천이되는 시점이라고 하면, 상기 트랜지스터 2는 턴온상태로 가고 상기 트랜지스터 1은 턴오프상태로 간다. 이에 따라 출력단 ai의 노드 NO1상의 레벨은 하이상태로 가고 노드 NO2상의 레벨은 상기 트랜지스터 2의 턴온에 의해 로우상태로 간다. 상기 노드 NO1상의 레벨이 하이상태로 됨에 따라 인버터 I2의 출력은 소정시간 뒤 로우상태로 변화되고 결국 인버터 I3의 출력은 소정시간 뒤 하이상태가 된다. 그럼에 의해, 상기 피모오스 트랜지스터 9의 게이트는 하이신호를 상기 제1리셋구동신호로서 수신하여 턴오프상태로 된다. 상기 피모오스 트랜지스터 9가 턴오프됨에 따라 상기 트랜지스터 3의 소오스에는 상기 전원전압 VDD이 더 이상 공급되지 않고 차단된다. 따라서, 트랜지스터 9의 소오스에서 트랜지스터 1의 소오스로 흐르는 전원전압 VDD에 의한 전류패스가 회로 자체적으로 차단되는 것이다. 이 것이 바로 셀프 리셋동작이다. 본 실시예에서 이러한 동작을 구현시키는 이유는 상기 출력 ai가 하이레벨로서 이미 천이된 이상 상기 피모오스 3의 소오스에 내부의 전원전압 VDD을 제공할 필요가 없기 때문이다. 그럼으로써 전류의 패스가 차단되어 저전력 소비라는 본 발명의 고유한 목적이 달성된다. 또한, 이후의 상기 노드 NO1의 레벨변화시(이 경우에는 로우레벨로) 상기 제2도전형 제1트랜지스터 1의 구동부하는 상기 전류패스로부터 상기 전원전압이 동작적으로 분리되어 있기 때문에 종래의 경우에 비해 훨씬 줄어든다. 그럼에 의해 보다 고속의 동작이 얻어진다. 한편, 상기의 경우에 인버터 I5의 출력은 로우레벨이므로 트랜지스터 10의 소오스에서 트랜지스터 2의 소오스로 흐르는 전류패스는 차단되지 않는다.
한편, 보완적으로 상기 트랜지스터 1의 누설전류에 기인한 상기 출력 ai의 레벨감소를 원천적으로 막기 위해, 제1도전형 제3,4트랜지스터 7,8로 구성된 스몰래치가 마련된다. 이는 어느 경우에도 상기 제2도전형 제1,2트랜지스터 1,2의 누설전류에 기인하는 상기 상보출력단 및 출력단의 레벨변화를 방지하기 위해, 각각의 게이트가 상기 상보출력단 및 출력단이 되는 서로의 드레인에 연결되고 각각의 소오스로 상기 전원전압을 공통으로 수신하는 구조로 되어 있다. 즉, 상기 스몰래치는 상기 출력단 및 상보출력단의 레벨의 상태를 동일하게 래치하고 있다가 누설전류만큼을 보상하여 주므로 상기 출력단 및 상보출력단의 레벨의 상태가 누설전류로 인해 변화되는 경우가 없게 한다. 상기 제1도전형 제3,4트랜지스터 7,8의 설계시 사이즈를 보다 작게하여 천이전류의 양이 무시되도록 하는 것이 좋다.
상기 도 2에서, 인버터 I2,I3의 전체 지연타임은 0.5나노초 정도로 설정하였는데, 이는 동기형 에스램에서 상기 레벨 시프터회로가 오동작이 없도록 보장해주는 충분한 시간이다. 즉, 상기 레벨 시프트 회로는 0.5나노초이하의 쇼트 펄스 입력에는 상기 지연타임으로 인하여 오동작을 일으킬 수 있지만, 0.5나노초는 2기가헤르츠의 주파수인 바, 현재로서의 동기형 에스램의 동작 주파수는 메가 헤르츠의 단위임을 감안할 경우, 오동작의 염려는 없는 것이다.
따라서, 상기한 회로는 스케일러블 입력의 천이에 따른 출력단의 레벨변화에 응답하여 내부자체의 전류패스를 차단하는 셀프 리셋부를 내부 전원전압단에 구비하여, 티티엘 또는 이씨엘 레벨을 씨모오스 레벨로 변환시, 상기 스케일러블 입력을 약 1.8 볼트에서 2.5볼트의 범위로 수신하고 출력레벨을 3.3볼트까지 증폭하여 고속으로 제공할 수 있게 된다.
상기한 바와 같이, 본 발명은 스케일러블 입력의 천이에 따른 출력단의 레벨변화에 응답하여 내부자체의 전류패스를 차단하는 셀프 리셋부를 내부 전원전압단에 구비하는 셀프 리셋기능을 보유하는 스케일러블 레벨 시프터를 제공하므로 레벨변환의 고속 동작을 보장하고 전력의 소모를 최소화하는 효과가 있다.

Claims (15)

  1. 외부에서 인가되는 스케일러블 입력을 미리설정된 레벨로 레벨 변환하는 레벨 시프터에 있어서, 상기 스케일러블 입력의 천이에 따른 출력단의 레벨변화에 응답하여 내부자체의 전류패스를 차단하는 셀프 리셋부를 내부 전원전압단에 구비함을 특징으로 하는 레벨시프터.
  2. 제1항에 있어서, 상기 레벨시프터는 티티엘 또는 이씨엘 레벨을 씨모오스 레벨로 변환하는 변환기로서, 상기 스케일러블 입력을 약 1.8 볼트에서 2.5볼트의 범위로 수신하고 출력레벨을 3.3볼트까지 증폭하여 제공함을 특징으로 하는 레벨시프터.
  3. 외부입력을 수신하는 입력단과, 스케일러블 전원전압에 의해 구동되어 상기 외부입력의 레벨을 인버팅하는 인버터와, 각각의 게이트가 상보출력단 및 출력단이 되는 서로의 드레인에 연결되고 각각의 소오스로 전원전압을 공통으로 수신하는 제1도전형 제1,2트랜지스터와, 상기 출력단에 드레인이 연결되고 상기 입력단에 게이트가 연결되고 소오스가 접지단에 연결된 제2도전형 제1트랜지스터와, 상기 상보출력단에 드레인이 연결되고 상기 인버터의 출력단에 게이트가 연결되고 소오스가 상기 접지단에 연결된 제2도전형 제2트랜지스터를 가지는 반도체 메모리 장치용 레벨 시프터회로에 있어서, 상기 외부입력의 천이에 따른 상기 상보출력단 및 출력단의 레벨변화에 응답하여 상기 전원전압이 상기 제1도전형 제1,2트랜지스터중의 어느 하나의 소오스에 공급되는 것을 자체적으로 차단하기 위한 셀프리셋부를 가짐을 특징으로 하는 레벨 시프터회로.
  4. 제3항에 있어서, 상기 셀프리셋부는, 상기 상보출력단 및 출력단의 레벨을 각기 소정시간 지연하여 제1,2리셋구동신호를 출력하는 제1,2지연구동부와, 상기 전원전압에 소오스가 연결되고 드레인이 상기 제1도전형 제1트랜지스터의 소오스에 연결되며 게이트로 상기 제1리셋구동신호를 수신하는 제1전류패스 차단 트랜지스터와, 상기 전원전압에 소오스가 연결되고 드레인이 상기 제1도전형 제2트랜지스터의 소오스에 연결되며 게이트로 상기 제2리셋구동신호를 수신하는 제2전류패스 차단 트랜지스터를 포함함을 특징으로 하는 레벨 시프터회로.
  5. 제4항에 있어서, 상기 제1,2지연구동부는 각기 직렬연결된 적어도 2개의 인버터로 구성됨을 특징으로 하는 레벨 시프터회로.
  6. 제5항에 있어서, 제1,2전류패스 차단 트랜지스터는 각기 피모오스 전계효과 트랜지스터임을 특징으로 하는 레벨 시프터회로.
  7. 제3항에 있어서, 상기 레벨 시프터회로는 상기 제2도전형 제1,2트랜지스터의 누설전류에 기인하는 상기 상보출력단 및 출력단의 레벨변화를 방지하기 위한 스몰래치를 더 구비함을 특징으로 하는 레벨 시프터회로.
  8. 제7항에 있어서, 상기 스몰래치는 상기 누설전류를 보상하기 위해 각각의 게이트가 상기 상보출력단 및 출력단이 되는 서로의 드레인에 연결되고 각각의소오스로 상기 전원전압을 공통으로 수신하는 제1도전형 제3,4트랜지스터로 구성됨을 특징으로 하는 레벨 시프터회로.
  9. 중앙처리장치로부터 외부입력을 수신하는 입력단과, 레벨이 가변되는 스케일러블 전원전압에 의해 구동되어 상기 외부입력의 레벨을 인버팅하는 인버터와, 각각의 게이트가 상보출력단 및 출력단이 되는 서로의 드레인에 연결되고 각각의 소오스로 전원전압을 공통으로 수신하는 제1도전형 제1,2트랜지스터와, 상기 출력단에 드레인이 연결되고 상기 입력단에 게이트가 연결되고 소오스가 접지단에 연결된 제2도전형 제1트랜지스터와, 상기 상보출력단에 드레인이 연결되고 상기 인버터의 출력단에 게이트가 연결되고 소오스가 상기 접지단에 연결된 제2도전형 제2트랜지스터를 가지는 반도체 메모리 장치용 입력버퍼에 있어서,
    상기 외부입력의 천이에 따른 상기 상보출력단 및 출력단의 레벨변화에 응답하여 상기 전원전압이 상기 제1도전형 제1,2트랜지스터중의 어느 하나의 소오스에 공급되는 것을 자체적으로 미리 차단함에 의해 이후의 레벨변화시 상기 제2도전형 제1,2트랜지스터의 구동부하를 줄이는 셀프리셋부를 가짐을 특징으로 하는 입력버퍼.
  10. 제9항에 있어서, 상기 셀프리셋부는, 상기 상보출력단 및 출력단의 레벨을 각기 소정시간 지연하여 제1,2리셋구동신호를 출력하는 제1,2지연구동부와, 상기 전원전압에 소오스가 연결되고 드레인이 상기 제1도전형 제1트랜지스터의 소오스에 연결되며 게이트로 상기 제1리셋구동신호를 수신하는 제1전류패스 차단 트랜지스터와, 상기 전원전압에 소오스가 연결되고 드레인이 상기 제1도전형 제2트랜지스터의 소오스에 연결되며 게이트로 상기 제2리셋구동신호를 수신하는 제2전류패스 차단 트랜지스터를 포함함을 특징으로 하는 입력버퍼.
  11. 제10항에 있어서, 상기 제1,2지연구동부는 각기 직렬연결된 적어도 2개이상의 씨모오스 인버터로 구성됨을 특징으로 하는 입력버퍼.
  12. 제10항에 있어서, 제1,2전류패스 차단 트랜지스터는 각기 피모오스 전계효과 트랜지스터임을 특징으로 하는 입력버퍼.
  13. 제12항에 있어서, 상기 입력버퍼는 상기 제2도전형 제1,2트랜지스터의 누설전류에 기인하는 상기 상보출력단 및 출력단의 레벨변화를 방지하기 위한 스몰래치를 더 구비함을 특징으로 하는 입력버퍼.
  14. 제13항에 있어서, 상기 스몰래치는 상기 누설전류를 보상하기 위해 각각의 게이트가 상기 상보출력단 및 출력단이 되는 서로의 드레인에 연결되고 각각의소오스로 상기 전원전압을 공통으로 수신하는 제1도전형 제3,4트랜지스터로 구성됨을 특징으로 하는 입력버퍼.
  15. 제14항에 있어서, 상기 제1도전형이 피형인 경우에 상기 제2도전형은 엔형임을 특징으로 하는 입력버퍼.
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