JP2000195284A

JP2000195284A - ラッチ型レベルシフト回路

Info

Publication number: JP2000195284A
Application number: JP10367832A
Authority: JP
Inventors: Akira Umezawa; 明梅沢; Shigeru Atsumi; 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-14
Also published as: US6333662B1

Abstract

(57)【要約】【課題】負電位生成時にレベルシフト回路にリーク電
流を発生させない。【解決手段】ロジック回路１９，２０，２１は、動作
モード及びアドレス信号に基づいて、レベルシフタのＭ
ＯＳトランジスタＭＮ１，ＭＮ２のうちのいずれか一方
をオン状態にする。レベルシフタの出力端ａ，ｂの電位
は、ＭＯＳトランジスタＭＰ１，ＭＰ２を経由してラッ
チ回路ＩＮＶ１，ＩＮＶ２に導かれる。ラッチ回路ＩＮ
Ｖ１，ＩＮＶ２には、内部電源電位ＶＲＯＷ’，ＶＢＢ
が供給される。消去動作時やベリファイ時（読み出し
時）に、ＶＢＢが負電位になり、ノードＡ，Ｂのいずれ
か一方が負電位になる。この時、ＭＯＳトランジスタＭ
Ｐ１，ＭＰ２は、オフ状態を保つため、リーク電流を発
生させることがない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ラッチ型レベルシ
フト回路に関し、特に、ロウデコード回路に使用される
ものである。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭは、高集積化が
可能な不揮発性メモリとして、近年、注目を集めてい
る。このメモリは、メモリセルのデータの消去がブロッ
ク単位で一括して瞬時に行われる点に特徴を有する。

【０００３】フラッシュＥＥＲＯＭの回路構成として
は、ＮＯＲ型、ＮＡＮＤ型などが知られている。いずれ
のタイプのフラッシュＥＥＰＲＯＭにおいても、そのセ
ル構造は、複数のポリシリコン層を積み重ねて浮遊ゲー
ト電極と制御ゲート電極を形成したスタック型が一般的
である。

【０００４】図１６は、フラッシュＥＥＰＲＯＭの一例
として、ＮＯＲ型フラッシュＥＥＰＲＯＭの主要部を示
している。

【０００５】メモリセルアレイ１１は、アレイ状に配置
された複数のメモリセルＭＣから構成される。メモリセ
ルＭＣは、例えば、図１７に示すようなスタック型のセ
ル構造を有している。メモリセルアレイ１１上には、ロ
ウ方向に伸びる複数本のワード線ＷＬ０，ＷＬ１，…Ｗ
Ｌｎとカラム方向に伸びる複数本のビット線ＢＬ０，…
ＢＬｍが配置される。

【０００６】複数のロウデコード回路ＲＤ・０，ＲＤ・
１，…ＲＤ・ｎは、例えば、複数本のワード線ＷＬ０，
ＷＬ１，…ＷＬｎに対応して設けられる。そして、ワー
ド線ＷＬｉ（ｉは、０，１，…ｎ）の一端は、これに対
応するロウデコード回路ＲＤ・ｉに接続される。

【０００７】カラム選択回路１２は、複数本のビット線
ＢＬ０，…ＢＬｍに接続され、カラムデコード回路ＣＤ
の出力信号に基づいて１つのカラムを選択する。選択さ
れたカラム内のビット線は、入力レジスタ１３又はセン
スアンプ１４に電気的に接続される。入出力バッファ１
５は、メモリチップの外部と内部でデータのやりとりを
行うために設けられる。

【０００８】ロウアドレス信号は、アドレスレジスタ１
６を経由して複数のロウデコード回路ＲＤ・０，ＲＤ・
１，…ＲＤ・ｎに入力される。カラムアドレス信号は、
アドレスレジスタ１６を経由してカラムデコード回路Ｃ
Ｄに入力される。

【０００９】図１８は、ロウデコード回路とその制御回
路の一例を示している。

【００１０】ロウデコード回路ＲＤ・ｉは、ロウデコー
ダ２９とラッチ型レベルシフト回路３０から構成され
る。

【００１１】ロウアドレス信号は、アドレスレジスタ１
６を経由してロウデコーダ２９に入力される。ロウデコ
ーダ２９は、ロウアドレス信号をデコードした結果を示
すデコード信号Ａｉ，／Ａｉをラッチ型レベルシフト回
路３０に供給する。ワード線ＷＬｉを含むロウが選択さ
れるとき、デコード信号Ａｉは“Ｈ”、デコード信号／
Ａｉは“Ｌ”となる。

【００１２】書き込みイネーブル信号／ＷＥ、チップイ
ネーブル信号／ＣＥ及びコマンド信号は、状態遷移回路
２３に入力される。状態遷移回路２３は、イレーズ信号
ＥＲＡＳＥ，ＥＲＡＳＥ^＊をラッチ型レベルシフト回路
３０に供給する。

【００１３】昇圧回路２４は、ＶＲＯＷ（正電位又は接
地電位）を出力する。ＶＲＯＷは、レギュレータ２５を
経由してラッチ型レベルシフト回路３０に供給される。
昇圧回路２６は、ＶＢＢ（接地電位又は負電位）を出力
する。ＶＢＢは、レギュレータ２７を経由してラッチ型
レベルシフト回路３０に供給される。

【００１４】負電位検知回路２８は、ＶＢＢの値を検出
しており、ＶＢＢが所定値（例えば、−４Ｖ）を下回っ
ているときにＶＢＢＤＥＴを“Ｈ”にし、ＶＢＢが所定
値を超えているときにＶＢＢＤＥＴを“Ｌ”にする。ま
た、ＶＢＢが負電位のときに／ＶＢＢＤＥＴをＶＢＢと
同じ値にし、ＶＢＢが接地電位のときに／ＶＢＢＤＥＴ
を“Ｈ”にする。

【００１５】図１９は、ロウデコーダの一例を示してい
る。

【００１６】このロウデコーダは、ロウアドレス信号が
入力されるＮＡＮＤ（論理積否定）回路１７とインバー
タ回路１８から構成される。ＮＡＮＤ回路１７は、デコ
ード信号／Ａｉを出力し、インバータ回路１８は、デコ
ード信号Ａｉを出力する。

【００１７】図２０は、ラッチ型レベルシフト回路の一
例を示している。

【００１８】ノードＡ，Ｂの間には、インバータ回路Ｉ
ＮＶ１，ＩＮＶ２から構成されるラッチ回路が接続され
る。ノードＢは、インバータ回路ＩＮＶ４の入力端に接
続される。インバータ回路ＩＮＶ４の出力信号ＯＵＴ
は、ワード線ＷＬｉに与えられる。信号ＶＢＢＤＥＴ
は、インバータ回路ＩＮＶ３に入力され、内部電源電位
ＶＲＯＷ’がインバータ回路ＩＮＶ３から出力される。
内部電源電位ＶＲＯＷ’，ＶＢＢは、インバータ回路Ｉ
ＮＶ１，ＩＮＶ２，ＩＮＶ４に供給される。

【００１９】ノードＡと接地点ＶＳＳとの間には、Ｎチ
ャネルＭＯＳトランジスタＭＮ１，ＭＮ３が直列に接続
され、ノードＢと接地点ＶＳＳとの間には、Ｎチャネル
ＭＯＳトランジスタＭＮ２，ＭＮ４が直列に接続され
る。ＭＯＳトランジスタＭＮ３，ＭＮ４のゲートには、
信号／ＶＢＢＤＥＴが入力される。

【００２０】信号／ＶＢＢＤＥＴは、ＶＢＢが負電位の
ときにＶＢＢと同じ値になり、ＶＢＢが接地電位のとき
に“Ｈ”になる。

【００２１】ＭＯＳトランジスタＭＮ１のゲートには、
ＮＯＲ（論理和否定）回路２１の出力信号ＶＡＢが入力
され、ＭＯＳトランジスタＭＮ２のゲートには、ＮＯＲ
回路２１の出力信号ＶＡＢをインバータ回路２２で反転
させた信号ＶＡが入力される。ＮＯＲ回路２１には、Ａ
ＮＤ（論理積）回路１９，２０の出力信号が入力され
る。ＡＮＤ回路１９には、デコード信号Ａｉ及びイレー
ズ信号／ＥＲＡＳＥ^＊が入力され、ＡＮＤ回路２０に
は、デコード信号／Ａｉ及びイレーズ信号ＥＲＡＳＥ^＊
が入力される。

【００２２】上述の構成を有するフラッシュＥＥＰＲＯ
Ｍにおいて、通常、選択ワード線には、正又は負の高電
位が印加される。例えば、書き込み（浮遊ゲート電極に
電子を注入する動作）時には、選択ワード線に約９Ｖの
電位が印加され、消去（浮遊ゲート電極から電子を引き
抜く動作）時には、選択ワード線に約−９Ｖの電位が印
加される。なお、非選択ワード線には、０Ｖが印加され
る。

【００２３】ここで、本例では、レベルシフト回路をラ
ッチ型としている。また、正及び負の高電位が同時にイ
ンバータ回路に印加されないようにするため、インバー
タ回路に与える電源電位を変えるようにしている。

【００２４】例えば、選択ワード線にＶＲＯＷ’を出力
するときは、インバータ回路には、ＶＲＯＷ’（例え
ば、９Ｖ）とＶＢＢ（例えば、０Ｖ）が印加され、選択
ワード線にＶＢＢを出力するときは、インバータ回路に
は、ＶＲＯＷ’（例えば、０Ｖ）とＶＢＢ（例えば、−
９Ｖ）が印加される。

【００２５】次に、図１６乃至図２０のフラッシュＥＥ
ＰＲＯＭの動作について説明する。

【００２６】・書き込み動作（消去前書き込み動作）まず、ＥＲＡＳＥ^＊＝“Ｌ”、／ＥＲＡＳＥ
^＊＝“Ｈ”、ＶＲＯＷ＝９Ｖ、ＶＢＢ＝０Ｖに設定す
る。また、ＶＢＢ＝０Ｖであるため、負電位検知回路
は、ＶＢＢＤＥＴ＝“Ｌ”を出力する。

【００２７】選択ロウのロウデコーダＲＤ・ｉでは、ロ
ウアドレス信号が全て“Ｈ”になるため、Ａｉ＝
“Ｈ”、／Ａｉ＝“Ｌ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｌ”、インバータ回路２２の出
力信号ＶＡが“Ｈ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオフ状態、ＭＯＳトランジスタＭＮ２が
オン状態となる。

【００２８】また、／ＶＢＢＤＥＴが“Ｈ”であるた
め、ＭＯＳトランジスタＭＮ３，ＭＮ４はオン状態とな
っている。よって、接地電位Ｖｓｓがラッチ回路のノー
ドＢに伝達される。つまり、ラッチ回路のノードＢの電
位ＶＬＢがＶＢＢ、即ち、“Ｌ（＝０Ｖ）”、ノードＡ
の電位ＶＬＡがＶＲＯＷ’、即ち、“Ｈ（＝９Ｖ）”と
なり、ラッチ回路の状態が確定する。また、ノードＢの
電位ＶＬＢが“Ｌ”であるため、インバータ回路ＩＮＶ
４の出力信号ＯＵＴは、“Ｈ（＝９Ｖ）”となる。

【００２９】ここで、ＶＢＢＤＥＴが“Ｌ”のとき、イ
ンバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ４には、内部
電源電位ＶＲＯＷ’（＝ＶＲＯＷ＝９Ｖ）が供給され
る。よって、インバータ回路ＩＮＶ１，ＩＮＶ４の出力
信号は、“Ｈ”（＝９Ｖ）となる。

【００３０】そして、インバータ回路ＩＮＶ４の出力信
号ＯＵＴ（＝９Ｖ）が選択ワード線ＷＬｉに印加され、
一定期間、この電位が維持されると、浮遊ゲート電極中
に電子を注入する書き込み動作（消去前書き込み動作）
が行われる。

【００３１】なお、書き込み動作（消去前書き込み動
作）は、全てのメモリセルに対して書き込みが完了する
まで、例えば、図２２のシーケンスに従い、上述の書き
込み動作が繰り返し行われる。

【００３２】ところで、通常の書き込み動作には、
“０”書き込み動作（浮遊ゲート電極に電子を注入する
動作）と“１”書き込み動作（消去状態を維持する動
作）がある。消去前書き込み動作は、消去動作前にメモ
リセルの閾値を揃え、過消去を防止するもので、“０”
書き込み動作に相当する。

【００３３】非選択ロウのロウデコーダＲＤ・ｉでは、
ロウアドレス信号の全てが“Ｈ”にならないため、Ａｉ
＝“Ｌ”、／Ａｉ＝“Ｈ”となる。この時、ＮＯＲ回路
２１の出力信号ＶＡＢが“Ｈ”、インバータ回路２２の
出力信号ＶＡが“Ｌ”となる。これにより、ＭＯＳトラ
ンジスタＭＮ１がオン状態、ＭＯＳトランジスタＭＮ２
がオフ状態となる。

【００３４】また、／ＶＢＢＤＥＴが“Ｈ”であるた
め、ＭＯＳトランジスタＭＮ３，ＭＮ４はオン状態とな
っている。よって、接地電位Ｖｓｓがラッチ回路のノー
ドＡに伝達される。つまり、ラッチ回路のノードＡの電
位ＶＬＡがＶＢＢ、即ち、“Ｌ（＝０Ｖ）”、ノードＢ
の電位ＶＬＢがＶＲＯＷ’、即ち、“Ｈ（＝９Ｖ）”と
なり、ラッチ回路の状態が確定する。また、ノードＢが
“Ｈ”であるため、インバータ回路ＩＮＶ４の出力信号
ＯＵＴは、“Ｌ（＝０Ｖ）”となる。この出力信号ＯＵ
Ｔは、非選択ワード線に供給される。

【００３５】なお、書き込み動作では、インバータ回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ４に、ＶＲＯＷ’−ＶＢＢ
＝９Ｖの電圧が印加される。

【００３６】・消去動作消去動作については、図２１の信号波形を参照しながら
説明する。

【００３７】まず、初期状態（期間）では、ＥＲＡＳ
Ｅ^＊＝“Ｈ”、／ＥＲＡＳＥ^＊＝“Ｌ”、ＶＲＯＷ＝４
Ｖ、ＶＢＢ＝０Ｖとなっている。また、ＶＢＢ＝０Ｖで
あるため、負電位検知回路２８は、ＶＢＢＤＥＴ＝“Ｌ
（０Ｖ）”を出力する。

【００３８】選択ロウのロウデコーダでは、ロウアドレ
ス信号が全て“Ｈ”になるため、Ａｉ＝“Ｈ”、／Ａｉ
＝“Ｌ”となる。この時、ＮＯＲ回路２１の出力信号Ｖ
ＡＢが“Ｈ”、インバータ回路２２の出力信号ＶＡが
“Ｌ”となる。これにより、ＭＯＳトランジスタＭＮ１
がオン状態、ＭＯＳトランジスタＭＮ２がオフ状態とな
る。

【００３９】また、／ＶＢＢＤＥＴが“Ｈ”であるた
め、ＭＯＳトランジスタＭＮ３，ＭＮ４はオン状態とな
っている。よって、接地電位Ｖｓｓがラッチ回路のノー
ドＡに伝達される。つまり、ラッチ回路のノードＡの電
位ＶＬＡがＶＢＢ、即ち、“Ｌ（＝０Ｖ）”、ノードＢ
の電位ＶＬＢがＶＲＯＷ’、即ち、“Ｈ（＝４Ｖ）”と
なり、ラッチ回路の状態が確定する。また、ノードＢが
“Ｈ”であるため、インバータ回路ＩＮＶ４の出力信号
ＯＵＴは、“Ｌ（＝０Ｖ）”となる。

【００４０】非選択ロウのロウデコーダでは、ロウアド
レス信号の全てが“Ｈ”にならないため、Ａｉ＝
“Ｌ”、／Ａｉ＝“Ｈ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｌ”、インバータ回路２２の出
力信号ＶＡが“Ｈ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオフ状態、ＭＯＳトランジスタＭＮ２が
オン状態となる。

【００４１】また、／ＶＢＢＤＥＴが“Ｈ”であるた
め、ＭＯＳトランジスタＭＮ３，ＭＮ４はオン状態とな
っている。よって、接地電位（０Ｖ）ＶＳＳがラッチ回
路のノードＢに伝達される。つまり、ラッチ回路のノー
ドＢの電位ＶＬＢがＶＢＢ、即ち、“Ｌ（＝０Ｖ）”、
ノードＡの電位ＶＬＡがＶＲＯＷ’、即ち、“Ｈ（＝４
Ｖ）”となり、ラッチ回路の状態が確定する。また、ノ
ードＢが“Ｌ”であるため、インバータ回路ＩＮＶ４の
出力信号ＯＵＴは、“Ｈ（＝４Ｖ）”となる。

【００４２】この後、ＥＲＡＳＥが“Ｌ”から“Ｈ”に
なると、昇圧回路（負電位生成回路）２６は、ＶＢＢを
０Ｖから−９Ｖに向って次第に低下させる（期間）。

【００４３】この時、ＭＯＳトランジスタＭＮ３，ＭＮ
４がオン状態のままであると、選択ロウでは、接地点Ｖ
ＳＳとインバータ回路ＩＮＶ１のＶＢＢ端子がＭＯＳト
ランジスタＭＮ３及びノードＡを経由して短絡し、非選
択ロウでは、接地点ＶＳＳとインバータ回路ＩＮＶ２の
ＶＢＢ端子がＭＯＳトランジスタＭＮ４及びノードＢを
経由して短絡し、リーク電流が流れてしまう。

【００４４】そこで、ＶＢＢが負電位になっているとき
は、負電位検知回路２８は、／ＶＢＢＤＥＴを“Ｈ”
（４Ｖ）からＶＢＢに変化させる。／ＶＢＢＤＥＴは、
ＶＢＢＤＥＴの反転信号であるが、ＶＢＢが負電位の期
間においては、／ＶＢＢＤＥＴをＶＢＢＤＥＴと無関係
にＶＢＢに切り替える。

【００４５】また、／ＶＢＢＤＥＴをＶＢＢに等しくす
ると、ＭＯＳトランジスタＭＮ３，ＭＮ４が常にカット
オフした状態となるため、上述のリーク電流をなくすこ
とができる。

【００４６】期間、即ち、ＶＢＢが−４Ｖを下回る
と、負電位検知回路２８は、ＶＢＢＤＥＴ＝“Ｈ”を出
力する。この時、ＶＲＯＷ（＝ＶＲＯＷ’）は、４Ｖか
ら０Ｖに切り替わる。つまり、インバータ回路ＩＮＶ
１，ＩＮＶ２，ＩＮＶ４の“Ｈ”レベルは、０Ｖとな
り、“Ｌ”レベルは、ＶＢＢとなる。

【００４７】この後、ＶＢＢが−９Ｖとなると、選択ワ
ード線には、負の高電位（−９Ｖ）が印加される。この
電位が、選択ワード線に一定期間印加されると、選択メ
モリセルの浮遊ゲート電極中の電子は、基板又はソース
に放出される。

【００４８】なお、消去動作時においては、インバータ
回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ４に印加される最大の
電圧は、ＶＲＯＷ’（０Ｖ）−ＶＢＢ（−９Ｖ）＝９Ｖ
となる。この電圧は、書き込み動作時にインバータ回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ４に印加される最大の電圧
と同じである。

【００４９】ＥＲＡＳＥが“Ｌ”になると、消去動作が
終了し、昇圧回路（負電位生成回路）２６は、ＶＢＢを
−９Ｖから接地電位（０Ｖ）に戻そうとする。同時に、
／ＶＢＢＤＥＴも、ＶＢＢと同様に変化する。

【００５０】期間、即ち、ＶＢＢが−４Ｖを超える
と、負電位検知回路２８は、ＶＢＢＤＥＴを“Ｈ”から
“Ｌ”に切り替える。この時、ＶＲＯＷ（＝ＶＲＯ
Ｗ’）は、０Ｖから４Ｖに戻る。

【００５１】ＶＢＢが０Ｖになった時点（期間）で、
負電位生成回路２８は、／ＶＢＢＤＥＴをＶＲＯＷ（＝
４Ｖ）に戻す。期間の状態は、初期状態（期間の状
態）と同じであり、全てのメモリセルに対して消去が完
了するまで、例えば、図２２のシーケンスに従い、上述
の消去動作が繰り返し行われる。

【００５２】

【発明が解決しようとする課題】上述のような従来のラ
ッチ型レベルシフト回路には、以下に示すようないくつ
かの欠点がある。

【００５３】第一に、負電位生成時のリーク電流の防止
に関して以下の欠点がある。

【００５４】負電位検知回路は、ＶＢＢが負電位のと
き、トランスファゲートとしてのＮチャネルＭＯＳトラ
ンジスタＭＮ３，ＭＮ４のゲート電極にもＶＢＢを与え
ている。これにより、ＶＢＢが負電位になっても、ＭＯ
ＳトランジスタＭＮ３，ＭＮ４がカットオフするため、
リーク電流を防止できる。

【００５５】しかし、この場合、リーク電流を防止する
ために、ＶＢＢが０Ｖのとき、／ＶＢＢＤＥＴを“Ｈ
（＝４Ｖ）”にし、ＶＢＢが負電位のときに、／ＶＢＢ
ＤＥＴをＶＢＢと同じ値にするような制御をロジック的
に行い、ＭＯＳトランジスタＭＮ３，ＭＮ４のオン／オ
フを制御しなければならない。

【００５６】このため、従来のラッチ型レベルシフト回
路は、負電位検知回路の構成が複雑になると共に回路規
模も大きくなるという欠点がある。

【００５７】第二に、読み出し動作（ベリファイ動作）
に関して以下の欠点がある。

【００５８】フラッシュＥＥＰＲＯＭでは、例えば、消
去動作後、メモリセルのデータがきちんと消去されたか
否かを検証する消去ベリファイ動作が行われる。そし
て、ベリファイリード時には、例えば、図２３に示すよ
うに、ベリファイを行う選択されたメモリセルの制御ゲ
ート電極に読み出し電位Ｖreadを与え、非選択のメモリ
セルの制御ゲート電極に読み出し禁止電位として接地電
位（０Ｖ）を与える。

【００５９】この時、メモリセルの状態（“０”又は
“１”）と閾値Ｖｔｈの関係は、図２４に示すようにな
っており、非選択のメモリセルは、原則としてオフ状態
になっている。よって、選択されたメモリセルのデータ
がきちんと消去されたか否か（“１”状態になったか否
か）は、選択されたメモリセルがオン状態になるか又は
オフ状態のままかを検出すれば容易に判断できる。

【００６０】しかし、例えば、製造プロセスにおける制
御ゲート電極及び浮遊ゲート電極の加工バラツキなどに
より、図２５に示すように、メモリセルの消去特性（消
去のされ易さ）は、メモリセルごとに異なっている。よ
って、全てのメモリセルのデータを消去し終えた後に
は、消去特性の良いメモリセルは過消去状態（閾値が負
の状態）になっていることがある。

【００６１】この場合、図２６に示すように、選択メモ
リセルが接続されるビット線ＢＬｉと同一のビット線に
過消去状態の非選択のメモリセルが接続されていると、
この非選択のメモリセルはオン状態となり、ビット線Ｂ
Ｌｉのプリチャージ電位を放電する。よって、選択され
たメモリセルのデータ消去の有無にかかわらず、ビット
線の電位は放電され、ベリファイの結果は、常に消去完
了という結果が得られてしまう。

【００６２】この現象を防ぐには、例えば、選択された
メモリセルと同じビット線に接続される過消去状態のメ
モリセルがオン状態にならないように、非選択ワード線
に０Ｖよりも低い電位（例えば、−２Ｖ）を印加すれば
よい。これにより、例えば、ベリファイリードにおい
て、過消去状態のメモリセルがオン状態になることを防
止できる。

【００６３】しかし、ベリファイ動作時に非選択のワー
ド線に負電位（例えば、−２Ｖ）を印加する動作には、
次のような制御が必要となる。

【００６４】アドレスをセットし、ラッチする（時
間ｔｓｅｔ）。インバータ回路のＶＢＢ端子を接地点から切り離
し、負電位生成回路で生成した負電位（−２Ｖ）をＶＢ
Ｂ端子に与える（時間ｔｉｓｏ）。ベリファイリードを実行する（時間ｔｅｖ）。インバータ回路のＶＢＢ端子を接地点に接続する
（時間ｔｉｓｏ）。の状態に戻す（時間ｔｓｅｔ）。

【００６５】上述のベリファイ動作は、通常のベリファ
イ動作と比べると、新たにとの動作が付け加えられ
ている点に特徴を有する。この〜の動作は、消去動
作とほぼ同じシーケンスとなっている。

【００６６】消去動作は、全てのメモリセルに対して一
括して同時に行われるため、全てのメモリセルに対して
データ消去を１回だけ行ったとき、消去シーケンスは、
１回行われたことになる。しかし、ベリファイ動作は、
メモリセルごとに行われる。よって、全てのメモリセル
に対して１回のベリファイ動作を行ったとき、ロウの数
（ワード線の数）だけ上述のシーケンスが実行されるこ
とになる。

【００６７】例えば、１つのメモリセルアレイ（又はブ
ロック）内に１０２４のロウが存在する場合には、全メ
モリセルに対して１回のベリファイリードを実行する
と、その合計時間は、１０２４×（２×ｔｓｅｔ＋２×
ｔｉｓｏ＋ｔｅｖ）となる。

【００６８】このように、読み出し時（ベリファイリー
ド時）に、過消去セルによるリーク電流を防止するため
には、上述のような〜のシーケンスによる制御が必
要となり、動作制御が複雑になると共に、ベリファイ時
間が著しく長くなるという欠点がある。

【００６９】本発明は、上記欠点を解決すべくなされた
もので、その目的は、負電位ＶＢＢの生成時に、複雑な
制御なしに、接地点ＶＳＳからＶＢＢ端子にリーク電流
が流れることを防止でき、かつ、読み出し時（ベリファ
イ時）に過消去セルによるリーク電流を防止するため非
選択セルの制御ゲート電極に簡単な制御で負電位を供給
できるラッチ型レベルシフト回路を提供することであ
る。

【００７０】

【課題を解決するための手段】上記目的を達成するた
め、本発明のラッチ型レベルシフト回路は、第１及び第
２内部電源電位を出力する内部電源電位生成回路と、第
１及び第２ノードを有し、前記第１及び第２内部電源電
位により駆動されるラッチ回路と、第１及び第２出力端
を有し、前記第１内部電源電位及び固定電位により駆動
されるレベルシフタと、ゲートに常に前記固定電位が印
加され、前記第１ノードと前記第１出力端の間に接続さ
れる第１ＭＯＳトランジスタと、ゲートに常に前記固定
電位が印加され、前記第２ノードと前記第２出力端の間
に接続される第２ＭＯＳトランジスタとを備える。

【００７１】本発明のラッチ型レベルシフト回路は、第
１及び第２内部電源電位を出力する内部電源電位生成回
路と、第１及び第２ノードを有し、前記第１及び第２内
部電源電位により駆動されるラッチ回路と、第１及び第
２出力端を有し、前記第１内部電源電位及び固定電位に
より駆動されるレベルシフタと、ゲートが前記第１出力
端に接続され、オン状態になると前記第１内部電源電位
を前記第１ノードに供給する機能を有する第１ＭＯＳト
ランジスタと、ゲートが前記第２出力端に接続され、オ
ン状態になると前記第１内部電源電位を前記第２ノード
に供給する機能を有する第２ＭＯＳトランジスタとを備
える。

【００７２】前記内部電源電位生成回路は、前記第１及
び第２内部電源電位の値を変化させる機能を有し、消去
動作時に、前記第１内部電源電位を前記固定電位にし、
前記第２内部電源電位を負電位にする。

【００７３】本発明のラッチ型レベルシフト回路は、さ
らに、前記第１内部電源電位が前記固定電位であると
き、前記第１及び第２出力端を共に前記固定電位にする
スイッチ回路を備える。

【００７４】前記内部電源電位生成回路は、前記第１及
び第２内部電源電位の値を変化させる機能を有し、読み
出し動作時に、前記第２内部電源電位を負電位にする。

【００７５】前記ラッチ回路は、フリップフロップ接続
された２つのインバータ回路から構成され、前記２つの
インバータ回路は、前記第１及び第２内部電源電位によ
り駆動される。

【００７６】前記レベルシフタは、直列接続される第１
及び第２ＭＯＳトランジスタと、直列接続される第３及
び第４ＭＯＳトランジスタとから構成され、前記第３Ｍ
ＯＳトランジスタのゲートが前記第１及び第２ＭＯＳト
ランジスタの第１接続点に接続され、前記第１ＭＯＳト
ランジスタのゲートが前記第３及び第４ＭＯＳトランジ
スタの第２接続点に接続され、前記第１接続点が前記第
１出力端となり、前記第２接続点が前記第２出力端とな
る。

【００７７】本発明のラッチ型レベルシフト回路は、さ
らに、前記第２及び第４ＭＯＳトランジスタのいずれか
一方をオン状態にすることで、前記ラッチ回路に保持す
るデータを決定するロジック回路を備える。

【００７８】前記ラッチ型レベルシフト回路は、フラッ
シュメモリのデコード回路に使用され、前記ロジック回
路は、前記フラッシュメモリの動作モード及びアドレス
信号に基づいて、前記第２及び第４ＭＯＳトランジスタ
のいずれか一方をオン状態にする。

【００７９】

【発明の実施の形態】以下、図面を参照しながら、本発
明のラッチ型レベルシフト回路について詳細に説明す
る。

【００８０】図１は、本発明のラッチ型レベルシフト回
路が適用されるＮＯＲ型フラッシュＥＥＰＲＯＭの主要
部を示している。

【００８１】メモリセルアレイ１１は、アレイ状に配置
された複数のメモリセルＭＣから構成される。メモリセ
ルアレイ１１上には、ロウ方向に伸びる複数本のワード
線ＷＬ０，ＷＬ１，…ＷＬｎとカラム方向に伸びる複数
本のビット線ＢＬ０，…ＢＬｍが配置される。

【００８２】複数のロウデコード回路ＲＤ・０，ＲＤ・
１，…ＲＤ・ｎは、例えば、複数本のワード線ＷＬ０，
ＷＬ１，…ＷＬｎに対応して設けられる。そして、ワー
ド線ＷＬｉ（ｉは、０，１，…ｎ）の一端は、これに対
応するロウデコード回路ＲＤ・ｉに接続される。

【００８３】本発明のラッチ型レベルシフト回路は、例
えば、それぞれのロウデコード回路ＲＤ・０，ＲＤ・
１，…ＲＤ・ｎ内に設けられる。

【００８４】カラム選択回路１２は、複数本のビット線
ＢＬ０，…ＢＬｍに接続され、カラムデコード回路ＣＤ
の出力信号に基づいて１つのカラムを選択する。選択さ
れたカラム内のビット線は、入力レジスタ１３又はセン
スアンプ１４に電気的に接続される。入出力バッファ１
５は、メモリチップの外部と内部でデータのやりとりを
行うために設けられる。

【００８５】ロウアドレス信号は、アドレスレジスタ１
６を経由して複数のロウデコード回路ＲＤ・０，ＲＤ・
１，…ＲＤ・ｎに入力される。カラムアドレス信号は、
アドレスレジスタ１６を経由してカラムデコード回路Ｃ
Ｄに入力される。

【００８６】図２は、ロウデコード回路とその制御回路
の一例を示している。

【００８７】ロウデコード回路ＲＤ・ｉは、ロウデコー
ダ２９とラッチ型レベルシフト回路３０から構成され
る。

【００８８】ロウアドレス信号は、アドレスレジスタ１
６を経由してロウデコーダ２９に入力される。ロウデコ
ーダ２９は、ロウアドレス信号をデコードした結果を示
すデコード信号Ａｉ，／Ａｉをラッチ型レベルシフト回
路３０に供給する。ワード線ＷＬｉを含むロウが選択さ
れるとき、デコード信号Ａｉは“Ｈ”、デコード信号／
Ａｉは“Ｌ”となる。

【００８９】書き込みイネーブル信号／ＷＥ、チップイ
ネーブル信号／ＣＥ及びコマンド信号は、状態遷移回路
２３に入力される。状態遷移回路２３は、イレーズ信号
ＥＲＡＳＥ，ＥＲＡＳＥ^＊をラッチ型レベルシフト回路
３０に供給する。

【００９０】昇圧回路２４は、ＶＲＯＷ（正電位又は接
地電位）を出力する。ＶＲＯＷは、レギュレータ２５を
経由してラッチ型レベルシフト回路３０に供給される。
昇圧回路２６は、ＶＢＢ（接地電位又は負電位）を出力
する。ＶＢＢは、レギュレータ２７を経由してラッチ型
レベルシフト回路３０に供給される。

【００９１】負電位検知回路２８は、ＶＢＢの値を検出
しており、ＶＢＢの値が所定値（例えば、−４Ｖ）を下
回ったときにＶＢＢＤＥＴを“Ｈ”にし、ＶＢＢの値が
所定値を超えているときにＶＢＢＤＥＴを“Ｌ”にす
る。

【００９２】なお、本例の負電位検知回路２８は、従来
の／ＶＢＢＤＥＴに相当する信号を必要としない。

【００９３】図３は、ロウデコーダの一例を示してい
る。

【００９４】このロウデコーダは、ロウアドレス信号が
入力されるＮＡＮＤ（論理積否定）回路１７とインバー
タ回路１８から構成される。ＮＡＮＤ回路１７は、デコ
ード信号／Ａｉを出力し、インバータ回路１８は、デコ
ード信号Ａｉを出力する。

【００９５】図４は、本発明のラッチ型レベルシフト回
路の第１例を示している。

【００９６】ノードＡ，Ｂの間には、インバータ回路Ｉ
ＮＶ１，ＩＮＶ２から構成されるラッチ回路が接続され
る。ノードＢは、インバータ回路ＩＮＶ４の入力端に接
続される。インバータ回路ＩＮＶ４の出力信号ＯＵＴ
は、ワード線ＷＬｉに与えられる。信号ＶＢＢＤＥＴ
は、インバータ回路ＩＮＶ３に入力され、内部電源電位
ＶＲＯＷ’がインバータ回路ＩＮＶ３から出力される。
内部電源電位ＶＲＯＷ’，ＶＢＢは、インバータ回路Ｉ
ＮＶ１，ＩＮＶ２，ＩＮＶ４に供給される。

【００９７】インバータ回路ＩＮＶ３の出力端と接地点
ＶＳＳの間には、ＰチャネルＭＯＳトランジスタＭＰＨ
１及びＮチャネルＭＯＳトランジスタＭＮ１が直列に接
続される。また、インバータ回路ＩＮＶ３の出力端と接
地点ＶＳＳの間には、ＰチャネルＭＯＳトランジスタＭ
ＰＨ２及びＮチャネルＭＯＳトランジスタＭＮ２が直列
に接続される。ＭＯＳトランジスタＭＰＨ１のゲート
は、レベルシフタの出力端ｂに接続され、ＭＯＳトラン
ジスタＭＰＨ２のゲートは、レベルシフタの出力端ａに
接続される。

【００９８】ラッチ回路のノードＡとレベルシフタの出
力端ａの間には、ＰチャネルＭＯＳトランジスタＭＰ１
が接続され、ラッチ回路のノードＢとレベルシフタの出
力端ｂの間には、ＰチャネルＭＯＳトランジスタＭＰ２
が接続される。これらＭＯＳトランジスタＭＰ１，ＭＰ
２のゲートは、接地点ＶＳＳに接続される。

【００９９】ＭＯＳトランジスタＭＮ１のゲートには、
ＮＯＲ（論理和否定）回路２１の出力信号ＶＡＢが入力
され、ＭＯＳトランジスタＭＮ２のゲートには、ＮＯＲ
回路２１の出力信号ＶＡＢをインバータ回路２２で反転
させた信号ＶＡが入力される。ＮＯＲ回路２１には、Ａ
ＮＤ（論理積）回路１９，２０の出力信号が入力され
る。ＡＮＤ回路１９には、デコード信号Ａｉ及びイレー
ズ信号／ＥＲＡＳＥ^＊が入力され、ＡＮＤ回路２０に
は、デコード信号／Ａｉ及びイレーズ信号ＥＲＡＳＥ^＊
が入力される。

【０１００】本発明のラッチ型レベルシフト回路は、以
下に示す５つの構成要素に大きく分けることができる。

【０１０１】動作モード及びデコード信号に基づき
ラッチ回路に保持するデータを決定するロジック回路
（１９，２０，２１）ロジック回路の出力信号のレベルを変換するレベル
シフタ（ＭＰＨ１，ＭＰＨ２，ＭＮ１，ＭＮ２）レベルシフトされた信号を保持するラッチ回路（Ｉ
ＮＶ１，ＩＮＶ２）ラッチ回路に保持するデータの“Ｈ”，“Ｌ”レベ
ルを切り替える内部電源電位生成回路（２４〜２８，Ｉ
ＮＶ３）ラッチ回路のデータの“Ｌ”レベルを負電位にした
ときのリーク電流を防止する切断回路（ＭＰ１，ＭＰ
２）そして、本発明のラッチ型レベルシフト回路を従来のラ
ッチ型レベルシフト回路と比較すると、上述の及び
の構成要素が新規となっている。

【０１０２】つまり、の構成要素について見ると、従
来は、レベルシフタからラッチ回路の２つのノードＡ，
Ｂのうちの一方に接地電位を与えていたのに対し、本例
では、レベルシフタからラッチ回路の２つのノードＡ，
Ｂのうちの一方に内部電源電位ＶＲＯＷ’（例えば、４
Ｖ）を与えている。

【０１０３】また、の構成要素について見ると、従来
は、ゲートに制御信号／ＶＢＢＤＥＴが入力されるＮチ
ャネルＭＯＳトランジスタをラッチ回路とレベルシフタ
の間に接続していたのに対し、本例では、ゲートが接地
点ＶＳＳに接続されたＰチャネルＭＯＳトランジスタを
ラッチ回路とレベルシフタの間に接続している。

【０１０４】その結果、ラッチ回路の２つのノードＡ，
Ｂのうちの一方が負電位になっても、このＰチャネルＭ
ＯＳトランジスタがカットオフするため、リーク電流を
防止することができる。また、従来の／ＶＢＢＤＥＴに
相当する制御信号が必要ないため、制御回路が簡素化さ
れ、設計時間の短縮、チップ面積の縮小、昇圧回路（負
電位生成回路）の負荷の軽減による高速化などを達成で
きる。

【０１０５】また、本発明のレベルシフト回路は、ラッ
チ回路を有しているため、内部電源電位ＶＲＯＷ’，Ｖ
ＢＢの値を変更するタイミングを調整することで、ＭＯ
Ｓトランジスタにかかる電圧ストレスを緩和できる。

【０１０６】また、ＭＯＳトランジスタにかかる電圧ス
トレスを緩和できるため、ＭＯＳトランジスタのサイズ
を小さくでき、本発明のレベルシフト回路を構成するＭ
ＯＳトランジスタの微細化などに貢献できる。

【０１０７】例えば、本発明によれば、外部電源電圧を
１．８Ｖ以下にした場合、通常のＭＯＳトランジスタの
ゲート酸化膜の厚さは、５．５ｎｍ以下に設定され、そ
の閾値は、０．５Ｖ程度以下に設定され、その耐圧は、
３Ｖ以下に設定される。また、外部電源電圧よりも大き
な電圧（例えば、最大９Ｖ）が印加されるＭＯＳトラン
ジスタのゲート酸化膜の厚さは、１４ｎｍ以下に設定さ
れ、その閾値は、０．８Ｖ程度以下に設定される。

【０１０８】勿論、全てのＭＯＳトランジスタが、最
大、９Ｖの電圧に耐えることができるように、そのゲー
ト酸化膜の厚さを１４ｎｍ以下に設定し、その閾値を
０．８Ｖ程度以下に設定してもよい。

【０１０９】次に、本発明のラッチ型レベルシフト回路
の動作について説明する。

【０１１０】まず、図２乃至図４に表れる各信号の意味
について述べる。

【０１１１】ＥＲＡＳＥ^＊は、チップ内のメモリ回路が
消去モードの状態になっているか否かを示す信号であ
る。本例では、ＥＲＡＳＥ^＊が“Ｈ”のときに消去モー
ドが実行され、ＥＲＡＳＥ^＊が“Ｌ”のときに消去モー
ド以外のモードが実行される。ＥＲＡＳＥは、選択され
たワード線ＷＬｉに負電位が印加されているか否かを示
す信号である。ＥＲＡＳＥが“Ｈ”のときには、選択さ
れたワード線ＷＬｉに負電位が印加されており、ＥＲＡ
ＳＥが“Ｌ”のときには、選択されたワード線ＷＬｉに
０Ｖ以上の電位が印加されている。

【０１１２】ＶＢＢは、昇圧回路（負電位生成回路）か
ら出力される内部電源電位であり、接地電位又は負電位
となる。ＶＢＢＤＥＴは、ＶＢＢが所定値よりも低い負
電位となっているか否かを示す負電位検知信号である。
ＶＢＢＤＥＴは、例えば、ＶＢＢが、接地電位（０Ｖ）
と消去に必要な負の高電位（例えば、−９Ｖ）の間の中
間電位（例えば、−４Ｖ）を下回っているときに“Ｈ”
となり、その中間電位を超えているときに“Ｌ”とな
る。

【０１１３】ＶＲＯＷ’は、内部電源電位であり、例え
ば、ＶＢＢが、接地電位と消去に必要な負の高電位の間
の中間電位を下回っているときに接地電位（０Ｖ）とな
り、その中間電位を超えているときにＶＲＯＷ（例え
ば、４Ｖ）となる。

【０１１４】・書き込み動作（消去前書き込み動作）まず、ＥＲＡＳＥ^＊＝“Ｌ”、／ＥＲＡＳＥ
^＊＝“Ｈ”、ＶＲＯＷ＝９Ｖ、ＶＢＢ＝０Ｖとなる。ま
た、ＶＢＢ＝０Ｖであるため、負電位検知回路は、ＶＢ
ＢＤＥＴ＝“Ｌ”を出力する。

【０１１５】選択ロウのロウデコーダＲＤ・ｉでは、ロ
ウアドレス信号が全て“Ｈ”になるため、Ａｉ＝
“Ｈ”、／Ａｉ＝“Ｌ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｌ”、インバータ回路２２の出
力信号ＶＡが“Ｈ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオフ状態、ＭＯＳトランジスタＭＮ２が
オン状態となる。

【０１１６】この時、ＶＬ２が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ１がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ１がオン状態になるた
め、ＶＬ１がＶＲＯＷ’（＝ＶＲＯＷ＝９Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ２がオフ状態になる。

【０１１７】ＭＯＳトランジスタＭＰ２は、ゲートが接
地電位（０Ｖ）であり、ＶＬ２も接地電位であるため、
原則的にはオフ状態を保つ。但し、ラッチ回路のノード
Ｂの電位ＶＭ２が、接地電位（０Ｖ）よりもＭＯＳトラ
ンジスタＭＰ２の閾値Ｖｔｈｐ分以上大きい場合には、
ＭＯＳトランジスタＭＰ２はオン状態になる。この場
合、ＭＯＳトランジスタＭＮ２がオン状態になっている
ため、ＶＭ２，ＶＬ２は、共に、接地電位となる。

【０１１８】一方、ＭＯＳトランジスタＭＰ１は、ゲー
トが接地電位（０Ｖ）であり、ＶＬ１がＶＲＯＷ’（＝
ＶＲＯＷ＝９Ｖ）であるため、オン状態となる。この
時、ラッチ回路のノードＡの電位ＶＭ１は、ＶＲＯＷ’
（＝ＶＲＯＷ＝９Ｖ）に充電される。よって、ラッチ回
路には、ノードＡに“Ｈ（＝９Ｖ）”、ノードＢに“Ｌ
（＝０Ｖ）”が安定的に保持される。

【０１１９】また、ノードＢが“Ｌ（＝ＶＢＢ＝０
Ｖ）”であるため、インバータ回路ＩＮＶ４の出力信号
ＯＵＴは、“Ｈ（＝ＶＲＯＷ’＝９Ｖ）”となる。

【０１２０】そして、選択ワード線には、一定期間、
“Ｈ（＝９Ｖ）”の電位が印加され、選択メモリセルの
浮遊ゲート電極中に電子が注入される。

【０１２１】非選択ロウのロウデコーダでは、ロウアド
レス信号の全てが“Ｈ”にならないため、Ａｉ＝
“Ｌ”、／Ａｉ＝“Ｈ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｈ”、インバータ回路２２の出
力信号ＶＡが“Ｌ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオン状態、ＭＯＳトランジスタＭＮ２が
オフ状態となる。

【０１２２】この時、ＶＬ１が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ２がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ２がオン状態になるた
め、ＶＬ２がＶＲＯＷ’（＝ＶＲＯＷ＝９Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ１がオフ状態になる。

【０１２３】ＭＯＳトランジスタＭＰ１は、ゲートが接
地電位（０Ｖ）であり、ＶＬ１も接地電位であるため、
原則的にはオフ状態を保つ。但し、ラッチ回路のノード
Ａの電位ＶＭ１が、接地電位（０Ｖ）よりもＭＯＳトラ
ンジスタＭＰ１の閾値Ｖｔｈｐ分以上大きい場合には、
ＭＯＳトランジスタＭＰ１はオン状態になる。この場
合、ＭＯＳトランジスタＭＮ１がオン状態になっている
ため、ＶＭ１，ＶＬ１は、共に、接地電位となる。

【０１２４】一方、ＭＯＳトランジスタＭＰ２は、ゲー
トが接地電位（０Ｖ）であり、ＶＬ２がＶＲＯＷ’（＝
ＶＲＯＷ＝９Ｖ）であるため、オン状態となる。この
時、ラッチ回路のノードＢの電位ＶＭ２は、ＶＲＯＷ’
（＝ＶＲＯＷ＝９Ｖ）に充電される。よって、ラッチ回
路には、ノードＡに“Ｌ（＝０Ｖ）”、ノードＢに“Ｈ
（＝９Ｖ）”が安定的に保持される。

【０１２５】また、ノードＢが“Ｈ（＝ＶＲＯＷ’＝９
Ｖ）”であるため、インバータ回路ＩＮＶ４の出力信号
ＯＵＴは、“Ｌ（＝ＶＢＢ＝０Ｖ）”となる。

【０１２６】・消去動作消去動作については、図５の信号波形を参照しながら説
明する。

【０１２７】まず、初期状態（期間）では、ＥＲＡＳ
Ｅ^＊＝“Ｈ”、／ＥＲＡＳＥ^＊＝“Ｌ”、ＶＲＯＷ＝４
Ｖ、ＶＢＢ＝０Ｖとなっている。また、ＶＢＢ＝０Ｖで
あるため、負電位検知回路２８は、ＶＢＢＤＥＴ＝“Ｌ
（０Ｖ）”を出力する。

【０１２８】選択ロウのロウデコーダでは、ロウアドレ
ス信号が全て“Ｈ”になるため、Ａｉ＝“Ｈ”、／Ａｉ
＝“Ｌ”となる。この時、ＮＯＲ回路２１の出力信号Ｖ
ＡＢが“Ｈ”、インバータ回路２２の出力信号ＶＡが
“Ｌ”となる。これにより、ＭＯＳトランジスタＭＮ１
がオン状態、ＭＯＳトランジスタＭＮ２がオフ状態とな
る。

【０１２９】この時、ＶＬ１が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ２がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ２がオン状態になるた
め、ＶＬ２がＶＲＯＷ’（＝ＶＲＯＷ＝４Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ１がオフ状態になる。

【０１３０】ＭＯＳトランジスタＭＰ１は、ゲートが接
地電位（０Ｖ）であり、ＶＬ１も接地電位であるため、
原則的にはオフ状態を保つ。但し、ラッチ回路のノード
Ａの電位ＶＭ１が、接地電位（０Ｖ）よりもＭＯＳトラ
ンジスタＭＰ１の閾値Ｖｔｈｐ分以上大きい場合には、
ＭＯＳトランジスタＭＰ１はオン状態になる。この場
合、ＭＯＳトランジスタＭＮ１がオン状態になっている
ため、ＶＭ１，ＶＬ１は、共に、接地電位になる。

【０１３１】一方、ＭＯＳトランジスタＭＰ２は、ゲー
トが接地電位（０Ｖ）であり、ＶＬ２がＶＲＯＷ’（＝
ＶＲＯＷ＝４Ｖ）であるため、オン状態となる。この
時、ラッチ回路のノードＢの電位ＶＭ２は、ＶＲＯＷ’
（＝ＶＲＯＷ＝４Ｖ）に充電される。よって、ラッチ回
路には、ノードＡに“Ｌ（＝０Ｖ）”、ノードＢに“Ｈ
（＝４Ｖ）”が安定的に保持される。

【０１３２】また、ノードＢが“Ｈ（＝ＶＲＯＷ’＝４
Ｖ）”であるため、インバータ回路ＩＮＶ４の出力信号
ＯＵＴは、“Ｌ（＝ＶＢＢ＝０Ｖ）”となる。

【０１３３】非選択ロウのロウデコーダでは、ロウアド
レス信号の全てが“Ｈ”にならないため、Ａｉ＝
“Ｌ”、／Ａｉ＝“Ｈ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｌ”、インバータ回路２２の出
力信号ＶＡが“Ｈ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオフ状態、ＭＯＳトランジスタＭＮ２が
オン状態となる。

【０１３４】この時、ＶＬ２が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ１がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ１がオン状態になるた
め、ＶＬ１がＶＲＯＷ’（＝ＶＲＯＷ＝４Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ２がオフ状態になる。

【０１３５】ＭＯＳトランジスタＭＰ２は、ゲートが接
地電位（０Ｖ）であり、ＶＬ２も接地電位であるため、
原則的にはオフ状態を保つ。但し、ラッチ回路のノード
Ｂの電位ＶＭ２が、接地電位（０Ｖ）よりもＭＯＳトラ
ンジスタＭＰ２の閾値Ｖｔｈｐ分以上大きい場合には、
ＭＯＳトランジスタＭＰ２はオン状態になる。この場
合、ＭＯＳトランジスタＭＮ２がオン状態になっている
ため、ＶＭ２，ＶＬ２は、共に、接地電位になる。

【０１３６】一方、ＭＯＳトランジスタＭＰ１は、ゲー
トが接地電位（０Ｖ）であり、ＶＬ１がＶＲＯＷ’（＝
ＶＲＯＷ＝４Ｖ）であるため、オン状態となる。この
時、ラッチ回路のノードＡの電位ＶＭ１は、ＶＲＯＷ’
（＝ＶＲＯＷ＝４Ｖ）に充電される。よって、ラッチ回
路には、ノードＡに“Ｈ（＝４Ｖ）”、ノードＢに“Ｌ
（＝０Ｖ）”が安定的に保持される。

【０１３７】また、ノードＢが“Ｌ（＝ＶＢＢ＝０
Ｖ）”であるため、インバータ回路ＩＮＶ４の出力信号
ＯＵＴは、“Ｈ（＝ＶＲＯＷ’＝４Ｖ）”となる。

【０１３８】この後、ＥＲＡＳＥが“Ｌ”から“Ｈ”に
なると、昇圧回路（負電位生成回路）２６は、ＶＢＢを
０Ｖから−９Ｖに向って次第に低下させる（期間）。

【０１３９】この時、従来では、接地点ＶＳＳからＶＢ
Ｂ端子へ向ってリーク電流が流れてしまうため、これを
防ぐために複雑な制御方法が必要であった。

【０１４０】本例では、選択ロウにおいては、レベルシ
フタの出力端ａの電位ＶＬ１が接地電位、ラッチ回路の
ノードＡの電位ＶＭ１がＶＢＢ（負電位）になっても、
ＭＯＳトランジスタＭＰ１のゲートが接地されているた
め、ＭＯＳトランジスタＭＰ１は、オフ状態を維持す
る。このため、接地点ＶＳＳからＶＢＢ端子へ向ってリ
ーク電流が流れることはない。

【０１４１】同様に、非選択ロウにおいては、レベルシ
フタの出力端ｂの電位ＶＬ２が接地電位、ラッチ回路の
ノードＢの電位ＶＭ２がＶＢＢ（負電位）になっても、
ＭＯＳトランジスタＭＰ２のゲートが接地されているた
め、ＭＯＳトランジスタＭＰ２は、オフ状態を維持す
る。このため、接地点ＶＳＳからＶＢＢ端子へ向ってリ
ーク電流が流れることはない。

【０１４２】また、本例では、ゲートが接地されたＰチ
ャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２をレベルシ
フタとラッチ回路の間に接続するだけでリーク電流を防
止できる。よって、リーク電流の防止のための制御信号
（従来の／ＶＢＢＤＥＴに相当）が不要となり、制御回
路の簡素化により、設計期間の短縮やチップ面積の縮小
などを図ることができる。

【０１４３】また、本例では、従来の／ＶＢＢＤＥＴに
相当する制御信号が不要であるため、昇圧回路（負電位
生成回路）の負荷を軽減できる。よって、消去動作の高
速化などに貢献できる。

【０１４４】期間、即ち、ＶＢＢが−４Ｖを下回る
と、負電位検知回路２８は、ＶＢＢＤＥＴを“Ｌ”から
“Ｈ”に切り替える。この時、ＶＲＯＷ（＝ＶＲＯ
Ｗ’）は、４Ｖから０Ｖに切り替わる。つまり、インバ
ータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ４の“Ｈ”レベル
は、０Ｖとなり、“Ｌ”レベルは、ＶＢＢとなる。

【０１４５】ところで、ＶＲＯＷが０Ｖになると、レベ
ルシフタ（ＭＮ１，ＭＮ２，ＭＰＨ１，ＭＰＨ２）の電
源が０Ｖになるため、その出力ＶＬ１，ＶＬ２の値は不
定となる。

【０１４６】例えば、選択ロウでは、ＭＯＳトランジス
タＭＮ２がオフ状態であるため、ＭＯＳトランジスタＭ
ＰＨ２がオフ状態になると、ＶＬ２の値が不定となる。
しかし、ＶＲＯＷが０Ｖになると、ラッチ回路のノード
Ｂの電位ＶＭ２も“Ｈ（＝０Ｖ）”となるため、ラッチ
回路のデータが不安定になることはない。なお、ＶＬ１
は、ＭＯＳトランジスタＭＮ１がオン状態であるため、
接地電位を維持し、不定とならない。

【０１４７】同様に、非選択ロウでは、ＭＯＳトランジ
スタＭＮ１がオフ状態であるため、ＭＯＳトランジスタ
ＭＰＨ１がオフ状態になると、ＶＬ１の値が不定とな
る。しかし、ＶＲＯＷが０Ｖになると、ラッチ回路のノ
ードＡの電位ＶＭ１も“Ｈ（＝０Ｖ）”となるため、ラ
ッチ回路のデータが不安定になることはない。なお、Ｖ
Ｌ２は、ＭＯＳトランジスタＭＮ２がオン状態であるた
め、接地電位を維持し、不定とならない。

【０１４８】なお、ＶＲＯＷが０Ｖになったときに、レ
ベルシフタ（ＭＮ１，ＭＮ２，ＭＰＨ１，ＭＰＨ２）の
出力ＶＬ１，ＶＬ２が不定になることを防止する技術に
ついては、後に詳述する。

【０１４９】ところで、ＶＢＢ＝−４Ｖを境にして、Ｖ
ＢＢＤＥＴ及びＶＲＯＷの値を変えているのは、インバ
ータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ４にかかる電圧ス
トレスの最大値が９Ｖを超えないようにするためであ
る。即ち、切り替え時点での電圧ストレスは、ＶＲＯＷ
（＝４Ｖ）−ＶＢＢ（＝−４Ｖ）＝８Ｖである。

【０１５０】この後、ＶＢＢが−９Ｖとなると、選択ワ
ード線には、“Ｌ（＝−９Ｖ）”の電位が印加される。
この電位が、選択ワード線に一定期間印加されると、選
択メモリセルの浮遊ゲート電極中の電子は、基板又はソ
ースに放出される。

【０１５１】この時、インバータ回路ＩＮＶ１，ＩＮＶ
２，ＩＮＶ４にかかる電圧は、ＶＲＯＷ（＝０Ｖ）−Ｖ
ＢＢ（＝−９Ｖ）＝９Ｖとなる。この電圧は、書き込み
時に、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ４に
かかる電圧と同じである。

【０１５２】ＥＲＡＳＥが“Ｌ”になると、消去動作が
終了し、昇圧回路（負電位生成回路）２６は、ＶＢＢ
を、−９Ｖから接地電位（０Ｖ）に上昇させる。

【０１５３】期間、即ち、ＶＢＢが−４Ｖを超える
と、負電位検知回路２８は、ＶＢＢＤＥＴを“Ｈ”から
“Ｌ”に切り替える。この時、ＶＲＯＷ（＝ＶＲＯ
Ｗ’）は、０Ｖから４Ｖに戻る。

【０１５４】ＶＢＢが０Ｖになった時点（期間）の状
態は、初期状態（期間の状態）と同じであり、全ての
メモリセルの消去が完了するまで、例えば、図２２のシ
ーケンスに従い、上述の消去動作が繰り返し行われる。

【０１５５】・ベリファイ動作（読み出し動作）ベリファイ動作は、図６の信号波形で表せる。

【０１５６】まず、ＥＲＡＳＥ^＊＝“Ｌ”、／ＥＲＡＳ
Ｅ^＊＝“Ｈ”、ＶＲＯＷ＝４Ｖ、ＶＢＢ＝−２Ｖとな
る。また、ＶＢＢ＝−２Ｖであるため、負電位検知回路
は、ＶＢＢＤＥＴ＝“Ｌ”を出力する。

【０１５７】選択ロウのロウデコーダＲＤ・ｉでは、ロ
ウアドレス信号が全て“Ｈ”になるため、Ａｉ＝
“Ｈ”、／Ａｉ＝“Ｌ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｌ”、インバータ回路２２の出
力信号ＶＡが“Ｈ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオフ状態、ＭＯＳトランジスタＭＮ２が
オン状態となる。

【０１５８】この時、ＶＬ２が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ１がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ１がオン状態になるた
め、ＶＬ１がＶＲＯＷ’（＝ＶＲＯＷ＝４Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ２がオフ状態になる。

【０１５９】ＭＯＳトランジスタＭＰ２は、ゲートが接
地電位（０Ｖ）であり、ＶＬ２も接地電位であるため、
オフ状態となる。ＭＯＳトランジスタＭＰ１は、ゲート
が接地電位（０Ｖ）であり、ＶＬ１がＶＲＯＷ’（＝Ｖ
ＲＯＷ＝４Ｖ）であるため、オン状態となる。この時、
ラッチ回路のノードＡの電位ＶＭ１は、ＶＲＯＷ’（＝
ＶＲＯＷ＝４Ｖ）に充電される。よって、ラッチ回路に
は、ノードＡに“Ｈ（＝４Ｖ）”、ノードＢに“Ｌ（＝
−２Ｖ）”が安定的に保持される。

【０１６０】また、ノードＢが“Ｌ（＝ＶＢＢ＝−２
Ｖ）”であるため、インバータ回路ＩＮＶ４の出力信号
ＯＵＴは、“Ｈ（＝ＶＲＯＷ’＝４Ｖ）”となる。この
電位は、選択ワード線に印加され、選択メモリセルのデ
ータ読み出しが行われる。

【０１６１】非選択ロウのロウデコーダでは、ロウアド
レス信号の全てが“Ｈ”にならないため、Ａｉ＝
“Ｌ”、／Ａｉ＝“Ｈ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｈ”、インバータ回路２２の出
力信号ＶＡが“Ｌ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオン状態、ＭＯＳトランジスタＭＮ２が
オフ状態となる。

【０１６２】この時、ＶＬ１が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ２がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ２がオン状態になるた
め、ＶＬ２がＶＲＯＷ’（＝ＶＲＯＷ＝４Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ１がオフ状態になる。

【０１６３】ＭＯＳトランジスタＭＰ１は、ゲートが接
地電位（０Ｖ）であり、ＶＬ１も接地電位であるため、
オフ状態となる。ＭＯＳトランジスタＭＰ２は、ゲート
が接地電位（０Ｖ）であり、ＶＬ２がＶＲＯＷ’（＝Ｖ
ＲＯＷ＝４Ｖ）であるため、オン状態となる。この時、
ラッチ回路のノードＢの電位ＶＭ２は、ＶＲＯＷ’（＝
ＶＲＯＷ＝４Ｖ）に充電される。よって、ラッチ回路に
は、ノードＡに“Ｌ（＝−２Ｖ）”、ノードＢに“Ｈ
（＝４Ｖ）”が安定的に保持される。

【０１６４】また、ノードＢが“Ｈ（＝ＶＲＯＷ’＝４
Ｖ）”であるため、インバータ回路ＩＮＶ４の出力信号
ＯＵＴは、“Ｌ（＝ＶＢＢ＝−２Ｖ）”となる。この電
位は、非選択のワード線に印加されるため、非選択のメ
モリセルは、常にオフ状態となる。

【０１６５】上述したように、本発明のレベルシフト回
路は、ラッチ回路を備えることで、ＭＯＳトランジスタ
に印加される電圧ストレスを緩和でき、例えば、高速ラ
ンダムアクセスが要求されるようなフラッシュＥＥＰＲ
ＯＭのデコード回路に適用することができる。フラッシ
ュＥＥＰＲＯＭでは、書き込み時及び消去時に、正の高
電位や負の高電位が必要となるが、ＭＯＳトランジスタ
にかかる電圧ストレスを軽減することで、ＭＯＳトラン
ジスタのゲート酸化膜の薄膜化や性能向上に貢献でき
る。また、ＭＯＳトランジスタを微細化でき、デコード
回路の面積縮小及びコストの低減を達成できる。

【０１６６】また、本発明では、ゲートが接地されたＰ
チャネル型ＭＯＳトランジスタを、レベルシフタとラッ
チ回路の間に接続している。この場合、ラッチ回路のノ
ードが負電位、レベルシフタの出力端が接地電位になっ
ても、このＭＯＳトランジスタがオフ状態であるため、
リーク電流を防止できる。

【０１６７】また、リーク電流の防止のための制御信号
（従来の／ＶＢＢＤＥＴに相当）が不要であるため、制
御回路の簡素化による設計期間の短縮や、消去時間の短
縮などを図ることができる。また、本例では、従来の／
ＶＢＢＤＥＴのような制御信号が不要であるため、昇圧
回路（負電位生成回路）の負荷を軽減でき、消去動作の
高速化に貢献できる。

【０１６８】図７は、本発明のラッチ型レベルシフト回
路の第２例を示している。

【０１６９】ノードＡ，Ｂの間には、インバータ回路Ｉ
ＮＶ１，ＩＮＶ２から構成されるラッチ回路が接続され
る。ノードＢは、ワード線ＷＬｉに接続される。信号Ｖ
ＢＢＤＥＴは、インバータ回路ＩＮＶ３に入力され、内
部電源電位ＶＲＯＷ’がインバータ回路ＩＮＶ３から出
力される。内部電源電位ＶＲＯＷ’，ＶＢＢは、インバ
ータ回路ＩＮＶ１，ＩＮＶ２に供給される。

【０１７０】インバータ回路ＩＮＶ３の出力端と接地点
ＶＳＳの間には、ＮチャネルＭＯＳトランジスタＭＮ１
及びＰチャネルＭＯＳトランジスタＭＰＨ１が直列に接
続される。また、インバータ回路ＩＮＶ３の出力端と接
地点ＶＳＳの間には、ＮチャネルＭＯＳトランジスタＭ
Ｎ２及びＰチャネルＭＯＳトランジスタＭＰＨ２が直列
に接続される。ＭＯＳトランジスタＭＰＨ１のゲート
は、レベルシフタの出力端ｂに接続され、ＭＯＳトラン
ジスタＭＰＨ２のゲートは、レベルシフタの出力端ａに
接続される。

【０１７１】ノードＡとインバータ回路ＩＮＶ３の出力
端との間には、ＰチャネルＭＯＳトランジスタＭＰ１１
が接続され、ノードＢとインバータ回路ＩＮＶ３の出力
端との間には、ＰチャネルＭＯＳトランジスタＭＰ２２
が接続される。ＭＯＳトランジスタＭＰ１１のゲート
は、レベルシフタの出力端ａに接続され、ＭＯＳトラン
ジスタＭＰ２２のゲートは、レベルシフタの出力端ｂに
接続される。

【０１７２】ＭＯＳトランジスタＭＮ１のゲートには、
ＮＯＲ（論理和否定）回路２１の出力信号ＶＡＢが入力
され、ＭＯＳトランジスタＭＮ２のゲートには、ＮＯＲ
回路２１の出力信号ＶＡＢをインバータ回路２２で反転
させた信号ＶＡが入力される。ＮＯＲ回路２１には、Ａ
ＮＤ（論理積）回路１９，２０の出力信号が入力され
る。ＡＮＤ回路１９には、デコード信号Ａｉ及びイレー
ズ信号／ＥＲＡＳＥ^＊が入力され、ＡＮＤ回路２０に
は、デコード信号／Ａｉ及びイレーズ信号ＥＲＡＳＥ^＊
が入力される。

【０１７３】本発明のラッチ型レベルシフト回路は、以
下に示す５つの構成要素に大きく分けることができる。

【０１７４】動作モード及びデコード信号に基づき
ラッチ回路に保持するデータを決定するロジック回路
（１９，２０，２１）ロジック回路の出力信号のレベルを変換するレベル
シフタ（ＭＰＨ１，ＭＰＨ２，ＭＮ１，ＭＮ２）レベルシフトされた信号を保持するラッチ回路（Ｉ
ＮＶ１，ＩＮＶ２）ラッチ回路に保持するデータの“Ｈ”，“Ｌ”レベ
ルを切り替える内部電源電位生成回路（２４〜２８，Ｉ
ＮＶ３）ラッチ回路のデータの“Ｌ”レベルを負電位にした
ときのリーク電流を防止する切断回路（ＭＰ１１，ＭＰ
２２）そして、本例のラッチ型レベルシフト回路は、図４のラ
ッチ型レベルシフト回路と比較すると、上述の構成要素
が新規となっている。

【０１７５】つまり、図４の例では、レベルシフタの出
力信号を、ゲートが常に接地されたＰチャネルＭＯＳト
ランジスタＭＰ１，ＭＰ２を経由して直接ラッチ回路に
与えているのに対し、本例では、レベルシフタの出力信
号を、ＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ２
２のゲートに入力させ、このＭＯＳトランジスタＭＰ１
１，ＭＰ２２のオン／オフによりラッチ回路に保持する
データを決定している。

【０１７６】このような構成でも、ラッチ回路の２つの
ノードＡ，Ｂのうちの一方が負電位になったときのリー
ク電流を防止することができる。また、本例では、Ｐチ
ャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートに
は、レベルシフタの出力信号が入力されるため、従来の
／ＶＢＢＤＥＴに相当する制御信号が不要であり、制御
回路の簡素化、昇圧回路（負電位生成回路）の負荷の軽
減などに貢献できる。

【０１７７】次に、本発明のラッチ型レベルシフト回路
の動作について説明する。

【０１７８】まず、図２、図３及び図７に表れる各信号
の意味について述べる。

【０１７９】ＥＲＡＳＥ^＊は、チップ内のメモリ回路が
消去モードの状態になっているか否かを示す信号であ
る。本例では、ＥＲＡＳＥ^＊が“Ｈ”のときに消去モー
ドが実行され、ＥＲＡＳＥ^＊が“Ｌ”のときに消去モー
ド以外のモードが実行される。ＥＲＡＳＥは、選択され
たワード線ＷＬｉに負電位が印加されているか否かを示
す信号である。ＥＲＡＳＥが“Ｈ”のときには、選択さ
れたワード線ＷＬｉに負電位が印加されており、ＥＲＡ
ＳＥが“Ｌ”のときには、選択されたワード線ＷＬｉに
０Ｖ以上の電位が印加されている。

【０１８０】ＶＢＢは、昇圧回路（負電位生成回路）か
ら出力される内部電源電位であり、接地電位又は負電位
となる。ＶＢＢＤＥＴは、ＶＢＢが所定値よりも低い負
電位となっているか否かを示す負電位検知信号である。
ＶＢＢＤＥＴは、例えば、ＶＢＢが、接地電位（０Ｖ）
と消去に必要な負の高電位（−９Ｖ）の間の中間電位
（−４Ｖ）を下回っているときに“Ｈ”となり、その中
間電位を超えているときに“Ｌ”となる。

【０１８１】ＶＲＯＷ’は、内部電源電位であり、例え
ば、ＶＢＢが、接地電位（０Ｖ）と消去に必要な負の高
電位（−９Ｖ）の間の中間電位（−４Ｖ）を下回ってい
るときに接地電位（０Ｖ）となり、その中間電位を超え
ているときにＶＲＯＷ（４Ｖ）となる。

【０１８２】・書き込み動作（消去前書き込み動作）まず、ＥＲＡＳＥ^＊＝“Ｌ”、／ＥＲＡＳＥ
^＊＝“Ｈ”、ＶＲＯＷ＝９Ｖ、ＶＢＢ＝０Ｖとなる。ま
た、ＶＢＢ＝０Ｖであるため、負電位検知回路は、ＶＢ
ＢＤＥＴ＝“Ｌ”を出力する。

【０１８３】選択ロウのロウデコーダＲＤ・ｉでは、ロ
ウアドレス信号が全て“Ｈ”になるため、Ａｉ＝
“Ｈ”、／Ａｉ＝“Ｌ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｌ”、インバータ回路２２の出
力信号ＶＡが“Ｈ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオフ状態、ＭＯＳトランジスタＭＮ２が
オン状態となる。

【０１８４】この時、ＶＬ２が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ１がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ１がオン状態になるた
め、ＶＬ１がＶＲＯＷ’（＝ＶＲＯＷ＝９Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ２がオフ状態になる。

【０１８５】ＭＯＳトランジスタＭＰ２２のゲートに
は、接地電位（０Ｖ）が入力されるため、このＭＯＳト
ランジスタＭＰ２２は、オン状態になる。よって、ラッ
チ回路のノードＢの電位ＶＭ２が、ＶＲＯＷ’（＝９
Ｖ）に充電される。また、ＭＯＳトランジスタＭＰ１１
のゲートには、ＶＲＯＷ’が入力されるため、このＭＯ
ＳトランジスタＭＰ１１は、オフ状態になる。

【０１８６】よって、ラッチ回路には、ＶＭ１＝“Ｌ
（＝ＶＢＢ＝０Ｖ）”、ＶＭ２＝“Ｈ（＝ＶＲＯＷ’＝
９Ｖ）”が安定的に保持される。そして、選択ロウのワ
ード線には、一定期間、“Ｈ（＝９Ｖ）”の電位が印加
され、選択メモリセルの浮遊ゲート電極中に電子が注入
される。

【０１８７】非選択ロウのロウデコーダでは、ロウアド
レス信号の全てが“Ｈ”にならないため、Ａｉ＝
“Ｌ”、／Ａｉ＝“Ｈ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｈ”、インバータ回路２２の出
力信号ＶＡが“Ｌ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオン状態、ＭＯＳトランジスタＭＮ２が
オフ状態となる。

【０１８８】この時、ＶＬ１が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ２がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ２がオン状態になるた
め、ＶＬ２がＶＲＯＷ’（＝ＶＲＯＷ＝９Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ１がオフ状態になる。

【０１８９】ＭＯＳトランジスタＭＰ１１のゲートに
は、接地電位（０Ｖ）が入力されるため、このＭＯＳト
ランジスタＭＰ１１は、オン状態になる。よって、ラッ
チ回路のノードＡの電位ＶＭ１が、ＶＲＯＷ’（＝９
Ｖ）に充電される。また、ＭＯＳトランジスタＭＰ２２
のゲートには、ＶＲＯＷ’が入力されるため、このＭＯ
ＳトランジスタＭＰ２２は、オフ状態になる。

【０１９０】よって、ラッチ回路には、ＶＭ１＝“Ｈ
（＝ＶＲＯＷ’＝９Ｖ）”、ＶＭ２＝“Ｌ（＝ＶＢＢ＝
０Ｖ）”が安定的に保持される。そして、選択ロウのワ
ード線には、一定期間、“Ｌ（＝０Ｖ）”の電位が印加
され、選択メモリセルは消去状態を維持する。

【０１９１】・消去動作消去動作については、図５の信号波形がそのまま適用で
きるため、これを参照しながら説明する。

【０１９２】まず、初期状態（期間）では、ＥＲＡＳ
Ｅ^＊＝“Ｈ”、／ＥＲＡＳＥ^＊＝“Ｌ”、ＶＲＯＷ＝４
Ｖ、ＶＢＢ＝０Ｖとなっている。また、ＶＢＢ＝０Ｖで
あるため、負電位検知回路２８は、ＶＢＢＤＥＴ＝“Ｌ
（０Ｖ）”を出力する。

【０１９３】選択ロウのロウデコーダでは、ロウアドレ
ス信号が全て“Ｈ”になるため、Ａｉ＝“Ｈ”、／Ａｉ
＝“Ｌ”となる。この時、ＮＯＲ回路２１の出力信号Ｖ
ＡＢが“Ｈ”、インバータ回路２２の出力信号ＶＡが
“Ｌ”となる。これにより、ＭＯＳトランジスタＭＮ１
がオン状態、ＭＯＳトランジスタＭＮ２がオフ状態とな
る。

【０１９４】この時、ＶＬ１が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ２がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ２がオン状態になるた
め、ＶＬ２がＶＲＯＷ’（＝ＶＲＯＷ＝４Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ１がオフ状態になる。

【０１９５】ＭＯＳトランジスタＭＰ１１のゲートに
は、接地電位（０Ｖ）が入力されるため、このＭＯＳト
ランジスタＭＰ１１は、オン状態となる。よって、ラッ
チ回路のノードＡの電位ＶＭ１が、ＶＲＯＷ’（＝４
Ｖ）に充電される。また、ＭＯＳトランジスタＭＰ２２
のゲートには、ＶＲＯＷ’が入力されるため、このＭＯ
ＳトランジスタＭＰ２２は、オフ状態になる。

【０１９６】よって、ラッチ回路には、ＶＭ１＝“Ｈ
（＝ＶＲＯＷ’＝４Ｖ）”、ＶＭ２＝“Ｌ（＝ＶＢＢ＝
０Ｖ）”が安定的に保持される。

【０１９７】非選択ロウのロウデコーダでは、ロウアド
レス信号の全てが“Ｈ”にならないため、Ａｉ＝
“Ｌ”、／Ａｉ＝“Ｈ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｌ”、インバータ回路２２の出
力信号ＶＡが“Ｈ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオフ状態、ＭＯＳトランジスタＭＮ２が
オン状態となる。

【０１９８】この時、ＶＬ２が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ１がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ１がオン状態になるた
め、ＶＬ１がＶＲＯＷ’（＝ＶＲＯＷ＝４Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ２がオフ状態になる。

【０１９９】ＭＯＳトランジスタＭＰ２２のゲートに
は、接地電位（０Ｖ）が入力されるため、このＭＯＳト
ランジスタＭＰ２２は、オン状態となる。よって、ラッ
チ回路のノードＢの電位ＶＭ１が、ＶＲＯＷ’（＝４
Ｖ）に充電される。また、ＭＯＳトランジスタＭＰ１１
のゲートには、ＶＲＯＷ’が入力されるため、このＭＯ
ＳトランジスタＭＰ１１は、オフ状態になる。

【０２００】よって、ラッチ回路には、ＶＭ１＝“Ｌ
（＝ＶＢＢ＝０Ｖ）”、ＶＭ２＝“Ｈ（＝ＶＲＯＷ’＝
４Ｖ）”が安定的に保持される。

【０２０１】この後、ＥＲＡＳＥが“Ｌ”から“Ｈ”に
なると、昇圧回路（負電位生成回路）２６は、ＶＢＢを
０Ｖから−９Ｖに向って次第に低下させる（期間）。

【０２０２】この時、従来では、接地点ＶＳＳからＶＢ
Ｂ端子へ向ってリーク電流が流れてしまうため、これを
防ぐために複雑な制御方法が必要であった。

【０２０３】本例では、レベルシフタの出力信号をＰチ
ャネルＭＯＳトランジスタＭＰ１１，ＭＰ２２のゲート
に入力させているため、接地点ＶＳＳからＶＢＢ端子へ
繋がるリークパスが存在しなくなり、リーク電流を防止
できるようになる。

【０２０４】また、本例では、レベルシフタの出力信号
をＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ２２の
ゲートに入力させるだけでリーク電流を防止できるた
め、リーク電流の防止のための制御信号（従来の／ＶＢ
ＢＤＥＴに相当）が不要であり、制御回路の簡素化によ
る設計期間の短縮や、チップ面積の縮小などを図ること
ができる。

【０２０５】また、本例では、従来の／ＶＢＢＤＥＴの
ような制御信号が不要であるため、昇圧回路（負電位生
成回路）の負荷を軽減でき、消去動作の高速化などに貢
献することもできる。

【０２０６】期間、即ち、ＶＢＢが−４Ｖを下回る
と、負電位検知回路２８は、ＶＢＢＤＥＴを“Ｌ”から
“Ｈ”に切り替える。この時、ＶＲＯＷ（＝ＶＲＯ
Ｗ’）は、４Ｖから０Ｖに切り替わる。つまり、インバ
ータ回路ＩＮＶ１，ＩＮＶ２の“Ｈ”レベルは、０Ｖと
なり、“Ｌ”レベルは、ＶＢＢとなる。

【０２０７】ところで、ＶＲＯＷが０Ｖになると、レベ
ルシフタ（ＭＮ１，ＭＮ２，ＭＰＨ１，ＭＰＨ２）の電
源が０Ｖになるため、その出力ＶＬ１，ＶＬ２の値が不
定となる。

【０２０８】例えば、選択ロウでは、ＭＯＳトランジス
タＭＮ２がオフ状態であるため、ＭＯＳトランジスタＭ
ＰＨ２がオフ状態になると、ＶＬ２の値が不定となる。
しかし、ＶＲＯＷが０Ｖになると、ラッチ回路のノード
Ｂの電位ＶＭ２も“Ｈ（＝０Ｖ）”となるため、ラッチ
回路のデータが不安定になることはない。なお、ＶＬ１
は、ＭＯＳトランジスタＭＮ１がオン状態であるため、
接地電位を維持し、不定とならない。

【０２０９】同様に、非選択ロウでは、ＭＯＳトランジ
スタＭＮ１がオフ状態であるため、ＭＯＳトランジスタ
ＭＰＨ１がオフ状態になると、ＶＬ１の値が不定とな
る。しかし、ＶＲＯＷが０Ｖになると、ラッチ回路のノ
ードＡの電位ＶＭ１も“Ｈ（＝０Ｖ）”となるため、ラ
ッチ回路のデータが不安定になることはない。なお、Ｖ
Ｌ２は、ＭＯＳトランジスタＭＮ２がオン状態であるた
め、接地電位を維持し、不定とならない。

【０２１０】なお、ＶＲＯＷが０Ｖになったときに、レ
ベルシフタ（ＭＮ１，ＭＮ２，ＭＰＨ１，ＭＰＨ２）の
出力ＶＬ１，ＶＬ２が不定になることを防止する技術に
ついては、後に詳述する。

【０２１１】ところで、ＶＢＢ＝−４Ｖを境にして、Ｖ
ＢＢＤＥＴ及びＶＲＯＷを変化させているのは、インバ
ータ回路ＩＮＶ１，ＩＮＶ２にかかる電圧ストレスの最
大値が９Ｖを超えないようにするためである。即ち、切
り替え時点での電圧ストレスは、ＶＲＯＷ（＝４Ｖ）−
ＶＢＢ（＝−４Ｖ）＝８Ｖである。

【０２１２】この後、ＶＢＢが−９Ｖとなると、選択ロ
ウのワード線には、“Ｌ（＝−９Ｖ）”の電位が印加さ
れることになる。この電位が、選択ロウのワード線に一
定期間印加されると、選択メモリセルの浮遊ゲート電極
中の電子は、基板又はソースに放出される。

【０２１３】この時、インバータ回路ＩＮＶ１，ＩＮＶ
２にかかる電圧は、ＶＲＯＷ（＝０Ｖ）−ＶＢＢ（＝−
９Ｖ）＝９Ｖとなる。この電圧は、書き込み時にインバ
ータ回路ＩＮＶ１，ＩＮＶ２にかかる電圧と同じであ
る。

【０２１４】ＥＲＡＳＥが“Ｌ”になると、消去動作が
終了し、昇圧回路（負電位生成回路）２６は、ＶＢＢ
を、−９Ｖから接地電位（０Ｖ）に上昇させる。

【０２１５】期間、即ち、ＶＢＢが−４Ｖを超える
と、負電位検知回路２８は、ＶＢＢＤＥＴを“Ｈ”から
“Ｌ”に切り替える。この時、ＶＲＯＷ（＝ＶＲＯ
Ｗ’）は、０Ｖから４Ｖに戻る。

【０２１６】ＶＢＢが０Ｖになった時点（期間）の状
態は、初期状態（期間の状態）と同じであり、全ての
メモリセルの消去が完了するまで、例えば、図２２のシ
ーケンスに従い、上述の消去動作が繰り返し行われる。

【０２１７】・ベリファイ動作（読み出し動作）ベリファイ動作については、図６の信号波形がそのまま
適用できるため、これを参照しながら説明する。

【０２１８】まず、ＥＲＡＳＥ^＊＝“Ｌ”、／ＥＲＡＳ
Ｅ^＊＝“Ｈ”、ＶＲＯＷ＝４Ｖ、ＶＢＢ＝−２Ｖとな
る。また、ＶＢＢ＝−２Ｖであるため、負電位検知回路
は、ＶＢＢＤＥＴ＝“Ｌ”を出力する。

【０２１９】選択ロウのロウデコーダＲＤ・ｉでは、ロ
ウアドレス信号が全て“Ｈ”になるため、Ａｉ＝
“Ｈ”、／Ａｉ＝“Ｌ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｌ”、インバータ回路２２の出
力信号ＶＡが“Ｈ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオフ状態、ＭＯＳトランジスタＭＮ２が
オン状態となる。

【０２２０】この時、ＶＬ２が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ１がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ１がオン状態になるた
め、ＶＬ１がＶＲＯＷ’（＝ＶＲＯＷ＝４Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ２がオフ状態になる。

【０２２１】ＭＯＳトランジスタＭＰ２２のゲートに
は、接地電位（０Ｖ）が入力されるため、このＭＯＳト
ランジスタＭＰ２２は、オン状態となる。よって、ラッ
チ回路のノードＢの電位ＶＭ２が、ＶＲＯＷ’（＝４
Ｖ）に充電される。また、ＭＯＳトランジスタＭＰ１１
のゲートには、ＶＲＯＷ’が入力されるため、このＭＯ
ＳトランジスタＭＰ１１は、オフ状態になる。

【０２２２】よって、ラッチ回路には、ノードＡに“Ｌ
（＝ＶＢＢ＝−２Ｖ）”、ノードＢに“Ｈ（＝ＶＲＯ
Ｗ’＝４Ｖ）”が安定的に保持される。そして、ラッチ
回路のノードＢの電位ＶＭ２は、選択メモリセルのワー
ド線に印加され、データ読み出しが行われる。

【０２２３】非選択ロウのロウデコーダでは、ロウアド
レス信号の全てが“Ｈ”にならないため、Ａｉ＝
“Ｌ”、／Ａｉ＝“Ｈ”となる。この時、ＮＯＲ回路２
１の出力信号ＶＡＢが“Ｈ”、インバータ回路２２の出
力信号ＶＡが“Ｌ”となる。これにより、ＭＯＳトラン
ジスタＭＮ１がオン状態、ＭＯＳトランジスタＭＮ２が
オフ状態となる。

【０２２４】この時、ＶＬ１が接地電位（０Ｖ）にな
り、ＭＯＳトランジスタＭＰＨ２がオン状態になる。ま
た、ＭＯＳトランジスタＭＰＨ２がオン状態になるた
め、ＶＬ２がＶＲＯＷ’（＝ＶＲＯＷ＝４Ｖ）に等しく
なり、ＭＯＳトランジスタＭＰＨ１がオフ状態になる。

【０２２５】ＭＯＳトランジスタＭＰ１１のゲートに
は、接地電位（０Ｖ）が入力されるため、このＭＯＳト
ランジスタＭＰ１１は、オン状態となる。よって、ラッ
チ回路のノードＡの電位ＶＭ１が、ＶＲＯＷ’（＝４
Ｖ）に充電される。また、ＭＯＳトランジスタＭＰ２２
のゲートには、ＶＲＯＷ’が入力されるため、このＭＯ
ＳトランジスタＭＰ２２は、オフ状態になる。

【０２２６】よって、ラッチ回路には、ノードＡに“Ｈ
（＝ＶＲＯＷ’＝４Ｖ）”、ノードＢに“Ｌ（＝ＶＢＢ
＝０Ｖ）”が安定的に保持される。そして、ラッチ回路
のノードＢの電位ＶＭ２は、非選択メモリセルのワード
線に印加され、データ読み出しが禁止される。

【０２２７】上述したように、本発明のレベルシフト回
路は、ラッチ回路を備えることで、ＭＯＳトランジスタ
に印加される電圧ストレスを緩和でき、例えば、高速ラ
ンダムアクセスが要求されるようなフラッシュＥＥＰＲ
ＯＭのデコード回路に適用することができる。フラッシ
ュＥＥＰＲＯＭでは、書き込み時及び消去時に、正の高
電位や負の高電位が必要となるが、ＭＯＳトランジスタ
にかかる電圧ストレスを軽減することで、ＭＯＳトラン
ジスタのゲート酸化膜の薄膜化や性能向上に貢献でき
る。また、ＭＯＳトランジスタを微細化でき、デコード
回路の面積縮小及びコストの低減を達成できる。

【０２２８】また、本発明では、レベルシフタの出力信
号をＰチャネル型ＭＯＳトランジスタＭＰ１１，ＭＰ２
２のゲートに入力させている。よって、ラッチ回路の２
つのノードＡ，Ｂのうちの一方が負電位になっても、リ
ーク電流が生じることはない。

【０２２９】また、リーク電流の防止のための制御信号
（従来の／ＶＢＢＤＥＴに相当）が不要であるため、制
御回路の簡素化による設計期間の短縮や、消去時間の短
縮などを図ることができる。また、本例では、従来の／
ＶＢＢＤＥＴのような信号が不要であるため、昇圧回路
（負電位生成回路）の負荷を軽減でき、動作の高速化な
どを達成できる。

【０２３０】図８は、図４に示すラッチ型レベルシフト
回路の変形例である。

【０２３１】本例のラッチ型レベルシフト回路は、図４
のレベルシフト回路と比較すると、レベルシフタの出力
端ａ，ｂと接地点ＶＳＳの間にＮチャネルＭＯＳトラン
ジスタＭＮＨ１，ＭＮＨ２を接続した点が新規となって
いる。

【０２３２】このＭＯＳトランジスタＭＮＨ１，ＭＮＨ
２のゲートには、制御信号ＶＲＳＴが入力される。ＭＯ
ＳトランジスタＭＮＨ１，ＭＮＨ２は、ＶＲＯＷ’が接
地電位となっているときにレベルシフタの出力端ａ，ｂ
を接地電位に固定する役割を果たす。この場合、レベル
シフタの出力端ａ，ｂの電位が不定とならず、ＶＲＯ
Ｗ’が接地電位のときにＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２を完全にオフ状態にできるため、ラッチ回路の安定
性を確保できる。

【０２３３】図９は、図７に示すラッチ型レベルシフト
回路の変形例である。

【０２３４】本例のラッチ型レベルシフト回路は、図７
のレベルシフト回路と比較すると、レベルシフタの出力
端ａ，ｂと接地点ＶＳＳの間にＮチャネルＭＯＳトラン
ジスタＭＮＨ１，ＭＮＨ２を接続した点が新規となって
いる。

【０２３５】このＭＯＳトランジスタＭＮＨ１，ＭＮＨ
２のゲートには、制御信号ＶＲＳＴが入力される。ＭＯ
ＳトランジスタＭＮＨ１，ＭＮＨ２は、ＶＲＯＷ’が接
地電位となっているときにレベルシフタの出力端ａ，ｂ
を接地電位に固定する役割を果たす。この場合、レベル
シフタの出力端ａ，ｂの電位が不定とならず、ＶＲＯ
Ｗ’が接地電位のときにＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２を完全にオフ状態にできるため、ラッチ回路の安定
性を確保できる。

【０２３６】図１０乃至図１５は、図８及び図９のラッ
チ型レベルシフト回路に用いられる制御信号ＶＲＳＴの
生成回路及び各信号のタイミングを示している。

【０２３７】図８及び図９のＭＯＳトランジスタＭＮＨ
１，ＭＮＨ２は、ＶＲＯＷ’が接地電位となっていると
きにレベルシフタの出力端ａ，ｂを接地電位に固定し、
ラッチ回路の安定性を確保するものである。

【０２３８】しかし、レベルシフタの出力端ａ，ｂを接
地電位にする時期がＶＲＯＷ’を接地電位にする時期よ
りも前になったり、ＶＲＯＷ’が電源電位Ｖｄｄ（＝４
Ｖ）に戻った後においてもレベルシフタの出力端ａ，ｂ
が接地電位に固定されていたりすると、かえってラッチ
回路の安定動作を阻害する。

【０２３９】そこで、本例では、レベルシフタの出力端
ａ，ｂを接地電位にする時期が常にＶＲＯＷ’を接地電
位にする時期よりも後に生じ、かつ、ＶＲＯＷ’が電源
電位Ｖｄｄ（＝４Ｖ）に戻る前にレベルシフタの出力端
ａ，ｂが接地点ＶＳＳから切り離されるような制御信号
ＶＲＳＴの“Ｈ”及び“Ｌ”のタイミング制御を行う回
路を提案する。

【０２４０】図１０の回路は、ＶＢＢＤＥＴの立ち上が
りのタイミングを一定時間遅らせてＶＲＳＴ１として出
力する遅延回路のしての機能を有する。具体的なタイミ
ングは、図１１に示すようになる。

【０２４１】図１２の回路は、ＥＲＡＳＥの立ち下がり
のタイミングを一定時間遅らせてＶＲＳＴ２として出力
する遅延回路のしての機能を有する。具体的なタイミン
グは、図１３に示すようになる。

【０２４２】図１４の回路は、ＶＲＳＴ１及びＶＲＳＴ
２から制御信号ＶＲＳＴを生成する機能を有する。制御
信号ＶＲＳＴは、図８及び図９のＭＯＳトランジスタＭ
ＮＨ１，ＭＮＨ２のゲートに印加される。

【０２４３】図１５は、図１０、図１２及び図１４に用
いられる各信号のタイミングをまとめて示すものであ
る。同図から明らかなように、制御信号ＶＲＳＴが
“Ｈ”の期間、即ち、レベルシフタの出力端ａ，ｂが接
地電位に固定される期間は、ＶＢＢＤＥＴが“Ｈ”の期
間、即ち、ＭＯＳトランジスタＭＮＨ１，ＭＮＨ２によ
りＶＲＯＷ’が接地電位に固定されている期間内に完全
に含まれている。

【０２４４】よって、本例によれば、ラッチ回路の安定
動作を確保できる。

【０２４５】

【発明の効果】以上、説明したように、本発明のラッチ
型レベルシフト回路によれば、第一に、ラッチ型である
ため、ＭＯＳトランジスタに印加される電圧ストレスを
緩和でき、ＭＯＳトランジスタのゲート酸化膜の薄膜化
や性能向上に貢献できる。また、ＭＯＳトランジスタの
微細化、デコード回路の面積縮小、コストの低減なども
同時に達成できる。

【０２４６】第二に、本発明では、レベルシフタとラッ
チ回路の間にゲートが接地されたＰチャネルＭＯＳトラ
ンジスタを接続するか、又はレベルシフタの出力信号を
Ｐチャネル型ＭＯＳトランジスタのゲートに入力させて
いる。よって、消去動作時やベリファイ時（読み出し
時）にラッチ回路の２つのノードＡ，Ｂのうちの一方が
負電位になっても、リークパスが生じることがなく、ラ
ッチ回路の安定動作に貢献できる。

【０２４７】また、これに伴い、リーク電流の防止のた
めの制御信号（従来の／ＶＢＢＤＥＴに相当）が不要と
なるため、制御回路の簡素化による設計期間の短縮、消
去時間の短縮や、回路面積の縮小などを図ることができ
る。また、本発明では、従来の／ＶＢＢＤＥＴのような
信号が不要であるため、昇圧回路（負電位生成回路）の
負荷を軽減でき、動作の高速化などを達成できる。

【０２４８】第三に、レベルシフタの出力端と接地点Ｖ
ＳＳの間に、ＶＲＯＷ’が接地電位（ＶＢＢが−４Ｖ未
満）であるときにオン状態となるＮチャネルＭＯＳトラ
ンジスタを接続している。このため、ＶＲＯＷ’が接地
電位になっても、レベルシフタの出力端の電位が不定に
なることはなく、ラッチ回路の安定性を確保できる。

【図面の簡単な説明】

【図１】本発明のレベルシフト回路が適用されるフラッ
シュメモリの主要部を示す図。

【図２】ロウデコード回路及びその制御回路を示す図。

【図３】ロウデコーダを示す図。

【図４】本発明のラッチ型レベルシフト回路の第１例を
示す図。

【図５】消去動作時の信号波形を示す図。

【図６】消去ベリファイ時の信号波形を示す図。

【図７】本発明のラッチ型レベルシフト回路の第２例を
示す図。

【図８】図４のレベルシフト回路の変形例を示す図。

【図９】図７のレベルシフト回路の変形例を示す図。

【図１０】ＶＲＳＴを生成する回路の一部を示す図。

【図１１】図１０の回路の信号波形を示す図。

【図１２】ＶＲＳＴを生成する回路の一部を示す図。

【図１３】図１２の回路の信号波形を示す図。

【図１４】ＶＲＳＴを生成する回路の一部を示す図。

【図１５】図１０、図１２及び図１４の回路の信号波形
を示す図。

【図１６】ＮＯＲ型フラッシュＥＥＰＲＯＭの主要部を
示す図。

【図１７】スタック型のメモリセルを示す図。

【図１８】ロウデコード回路及びその制御回路を示す
図。

【図１９】ロウデコーダを示す図。

【図２０】従来のラッチ型レベルシフト回路を示す図。

【図２１】消去動作時の信号波形を示す図。

【図２２】消去動作のシーケンスを示す図。

【図２３】読み出し時（ベリファイリード時）にワード
線に印加される電位を示す図。

【図２４】メモリセルの状態（閾値）とセル数の関係を
示す図。

【図２５】メモリセルの消去特性を示す図。

【図２６】読み出し時（ベリファイリード時）に生じる
リークパスを示す図。

【符号の説明】

１１：メモリセルアレイ、１２：カラム選択回路、１３：入力レジスタ、１４：センスアンプ、１５：入出力バッファ、１６：アドレスレジスタ、１７，２１：ＮＯＲ回路、１８，２２：インバータ回路、１９，２０：ＡＮＤ回路、２３：状態遷移回路、２４：昇圧回路（正電位生
成回路）、２５，２７：レギュレータ、２６：昇圧回路（負電位生
成回路）、２８：負電位検知回路、２９：デコーダ、３０：ラッチ型レベルシフ
ト回路、ＲＤ・０，…ＲＤ・ｎ：ロウデコード回路、ＣＤ：カラムデコード回
路、ＷＬ０，…ＷＬｎ：ワード線、ＢＬ０，…ＢＬｍ：ビット線、ＭＣ：メモリセル、ＭＮ１，ＭＮ２，ＭＮＨ１，ＭＮＨ２：ＮチャネルＭ
ＯＳトランジスタ、ＭＰ１，ＭＰ２，ＭＰ１１，ＭＰ２２，ＭＰＨ１，ＭＰ
Ｈ２：ＰチャネルＭＯＳトランジスタ、ＩＮＶ１，…ＩＮＶ４：インバータ回路。

フロントページの続きＦターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD04 AD05 AD08 AD09 AE05 AE08 5J056 AA00 AA11 BB49 CC04 CC14 CC21 CC29 DD13 DD28 EE07 FF07 HH04 KK01

Claims

【特許請求の範囲】

【請求項１】第１及び第２内部電源電位を生成する内
部電源電位生成回路と、第１及び第２ノードを有し、前
記第１及び第２内部電源電位により駆動されるラッチ回
路と、第１及び第２出力端を有し、前記第１内部電源電
位及び固定電位により駆動されるレベルシフタと、ゲー
トに常に前記固定電位が印加され、前記第１ノードと前
記第１出力端の間に接続される第１ＭＯＳトランジスタ
と、ゲートに常に前記固定電位が印加され、前記第２ノ
ードと前記第２出力端の間に接続される第２ＭＯＳトラ
ンジスタとを具備することを特徴とするラッチ型レベル
シフト回路。
【請求項２】第１及び第２内部電源電位を生成する内
部電源電位生成回路と、第１及び第２ノードを有し、前
記第１及び第２内部電源電位により駆動されるラッチ回
路と、第１及び第２出力端を有し、前記第１内部電源電
位及び固定電位により駆動されるレベルシフタと、ゲー
トが前記第１出力端に接続され、オン状態になると前記
第１内部電源電位を前記第１ノードに供給する機能を有
する第１ＭＯＳトランジスタと、ゲートが前記第２出力
端に接続され、オン状態になると前記第１内部電源電位
を前記第２ノードに供給する機能を有する第２ＭＯＳト
ランジスタとを具備することを特徴とするラッチ型レベ
ルシフト回路。
【請求項３】前記内部電源電位生成回路は、前記第１
及び第２内部電源電位の値を変化させる機能を有し、消
去動作時に、前記第１内部電源電位を前記固定電位に
し、前記第２内部電源電位を負電位にすることを特徴と
する請求項１又は２記載のラッチ型レベルシフト回路。
【請求項４】請求項３記載のラッチ型レベルシフト回
路において、前記第１内部電源電位が前記固定電位であ
るとき、前記第１及び第２出力端を共に前記固定電位に
するスイッチ回路を具備することを特徴とするラッチ型
レベルシフト回路。
【請求項５】前記内部電源電位生成回路は、前記第１
及び第２内部電源電位の値を変化させる機能を有し、読
み出し動作時に、前記第２内部電源電位を負電位にする
ことを特徴とする請求項１又は２記載のラッチ型レベル
シフト回路。
【請求項６】前記ラッチ回路は、フリップフロップ接
続された２つのインバータ回路から構成され、前記２つ
のインバータ回路は、前記第１及び第２内部電源電位に
より駆動されることを特徴とする請求項１又は２記載の
ラッチ型レベルシフト回路。
【請求項７】前記レベルシフタは、直列接続される第
１及び第２ＭＯＳトランジスタと、直列接続される第３
及び第４ＭＯＳトランジスタとから構成され、前記第３
ＭＯＳトランジスタのゲートが前記第１及び第２ＭＯＳ
トランジスタの第１接続点に接続され、前記第１ＭＯＳ
トランジスタのゲートが前記第３及び第４ＭＯＳトラン
ジスタの第２接続点に接続され、前記第１接続点が前記
第１出力端となり、前記第２接続点が前記第２出力端と
なることを特徴とする請求項１又は２記載のラッチ型レ
ベルシフト回路。
【請求項８】請求項７記載のラッチ型レベルシフト回
路において、前記第２及び第４ＭＯＳトランジスタのい
ずれか一方をオン状態にすることで、前記ラッチ回路に
保持するデータを決定するロジック回路を具備すること
を特徴とするラッチ型レベルシフト回路。
【請求項９】前記ラッチ型レベルシフト回路は、フラ
ッシュメモリのデコード回路に使用され、前記ロジック
回路は、前記フラッシュメモリの動作モード及びアドレ
ス信号に基づいて、前記第２及び第４ＭＯＳトランジス
タのいずれか一方をオン状態にすることを特徴とする請
求項８記載のラッチ型レベルシフト回路。