JP2007179729A - 漏れ電流を防止するローデコーダ回路及びこれを備える半導体メモリ装置 - Google Patents

漏れ電流を防止するローデコーダ回路及びこれを備える半導体メモリ装置 Download PDF

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Abstract

【課題】漏れ電流を防止するローデコーダ回路及びこれを備える半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置のローデコーダ回路は、アドレスデコーディング部及び選択信号発生部を備える。選択信号発生部は、アドレスデコーディング部から出力されるイネーブル信号が非活性状態である時、昇圧電圧ノードと出力ノードとの間の経路を電気的に遮断して昇圧電圧ノードと接地電圧ノードとの間の経路を電気的に遮断する。ブロック選択信号発生部に含まれる直流経路遮断部は、イネーブル信号が非活性化状態である時はスイッチをターンオフさせる。本発明によれば、半導体メモリ装置に供給される電源電圧のレベルが比較的低い場合にも、デコーダ回路での直流経路が遮断されて漏れ電流が発生しない。
【選択図】図５

Description

本発明は、半導体メモリ装置に係り、特に、低い電源電圧でも漏れ電流を防止する不揮発性メモリ装置のローデコーダ回路に関する。
フラッシュ(flash)EEPROM(Electrically Erasable Programmable Read Only Memory)のような不揮発性半導体メモリ装置は、携帯用電子システムのデータ格納装置として広く使われている。多様な種類の不揮発性半導体メモリ装置の中で、NANDセルタイプのメモリセルを有するNANDフラッシュ半導体メモリ装置とNORセルタイプのメモリセルを有するNORフラッシュ半導体メモリ装置とがよく使われる。
フラッシュメモリ装置のローデコーダや高電圧用スイッチは、供給される電源電圧が低い時、直流経路(DC path)が存在して電力消費が大きい短所がある。フラッシュメモリ装置の場合、供給される電源電圧よりさらに高い昇圧電圧を内部的に使う。ローデコーダ回路も昇圧電圧を必要とする回路である。したがって、昇圧電圧ノードから直流経路が形成されれば、電力消費が大きくなる。
図１は、従来技術によるローデコーダ５００の一例を表わす回路図である。
これを参照すれば、イネーブル信号ENがハイレベル('1')に活性化されれば、高電圧PMOSトランジスタ５４１のゲート５１１の電圧が接地電圧レベルになって、高電圧PMOSトランジスタ５４１はターンオンされる。それにより、出力信号OUTをフィードバックされるNMOSデプレッショントランジスタ５３１によってノード５１２の電圧が徐々に上がって、これにより出力信号OUTの電圧は昇圧電圧レベルVPPまで上がる。
一方、イネーブル信号ENが非活性化されれば、インバータ５５１の出力ノードである第1ノード５１１の電圧は電源電圧VCCレベルになって、インバータ５５２の出力電圧は接地電圧レベル0Vになる。したがって、NMOSトランジスタ５２１とNMOSデプレッショントランジスタ５３２とがターンオンされて、出力ノード５１３からインバータ５５２の接地電圧ノードまで電気的経路が形成されて出力信号OUTの電圧レベルは0Vまで下がる。電源電圧VCCは、約1.6Vであると仮定する。NMOSデプレッショントランジスタ５３１のスレショルド(threshold voltage)が約-2.5Vであると仮定すれば、ノード５１２の電圧が約2.5Vになる。したがって、PMOSトランジスタ５４１のソースとゲートとの間の電位差が発生して、PMOSトランジスタ５４１がターンオンされる。PMOSトランジスタ５４１がターンオンされれば、図１に図示されたように、昇圧電圧ノードVPPと接地電圧ノードとの間に直流経路DC pathが形成されて、電力消費が増加する。
前述したように、従来技術によるデコーダ回路によれば、イネーブル信号ENが非活性化された状態でも直流経路が形成されて、電力消費が増加する短所がある。
本発明の技術的課題は、従来技術による半導体メモリ装置のデコーダ回路で低い供給電圧で発生しうる直流経路を遮断して、電力消耗を減らすローデコーダ回路及びこれを備える半導体メモリ装置を提供することである。
前記のような目的を果たすための本発明の望ましい一側面による半導体メモリ装置のローデコーダ回路は、アドレスデコーディング部及び選択信号発生部を備える。アドレスデコーディング部は所定のアドレス信号をデコーディングして、イネーブル信号を活性化し、選択信号発生部は前記イネーブル信号が活性状態である時、昇圧電圧ノードと出力ノードとの間を電気的に連結してブロック選択信号を活性化し、前記イネーブル信号が非活性状態である時、前記昇圧電圧ノードと前記出力ノードとの間の経路を電気的に遮断して前記昇圧電圧ノードと接地電圧ノードとの間の経路を電気的に遮断する。
一実施形態で、前記選択信号発生部は、フィードバック回路、スイッチ及び直流経路遮断部を備える。前記フィードバック回路は前記出力ノードに電気的に連結されて、前記ブロック選択信号の電圧レベルによって可変される出力電圧を発生させる。前記スイッチは、前記フィードバック回路の出力電圧を前記出力ノードに伝達する。前記直流経路遮断部は、前記イネーブル信号が活性化状態である時は前記スイッチをターンオンし、前記イネーブル信号が非活性化状態である時は前記スイッチをターンオフさせる。
一実施形態で、前記フィードバック回路は、第1端子が前記出力ノードに連結され、第2端子で前記昇圧電圧を受信する第１NMOSデプレッショントランジスタを含み、前記スイッチは前記NMOSデプレッショントランジスタと前記出力ノードとの間に連結され、前記直流経路遮断部の出力電圧に応答してターンオン/ターンオフされる第１PMOSトランジスタを含む。
一実施形態で、前記直流経路遮断部は、前記イネーブル信号が活性状態である時は前記第１PMOSトランジスタのゲートの電圧を接地電圧レベルにし、前記イネーブル信号が非活性化状態である時は前記第１PMOSトランジスタのゲートの電圧をそのソースの電圧と同じか高くする。
前記のような目的を果たすための本発明の望ましい一側面による半導体メモリ装置は、メモリセルアレイ及びローデコーダ及びローライン電圧レベル選択部を備える。前記メモリセルアレイは、第1〜第n(nは2以上の自然数)メモリブロックを含む。前記ローデコーダはブロックアドレス信号をデコーディングして、前記第1〜第nメモリブロックのうち、任意のメモリブロックを選択するために、第1〜第nブロック選択信号のうち何れか一つのブロック選択信号を活性化する。前記ローライン電圧レベル選択部は、ワードラインアドレス信号をデコーディングして前記活性化されたブロック選択信号に対応するメモリブロックの各ローラインに印加される電圧を発生させる。
一実施形態で、前記第1から第n選択信号発生部は、前記出力ノードに電気的に連結されて、前記対応するブロック選択信号の電圧レベルによって可変される出力電圧を発生させるフィードバック回路と、 前記フィードバック回路の出力電圧を前記出力ノードに伝達するスイッチと、 前記対応するイネーブル信号が活性化状態である時は前記スイッチをターンオンし、前記対応するイネーブル信号が非活性化状態である時は前記スイッチをターンオフさせる直流経路遮断部と、を各々備える。
本発明によれば、 半導体メモリ装置に供給される電源電圧のレベルが比較的低い場合にも、デコーダ回路での直流経路が遮断されて漏れ電流が発生しない。したがって、電力消費を減らす効果がある。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一の参照符号は、同一の部材を表わす。
図２は、本発明の一実施形態によるフラッシュメモリ装置１００の構成を概略的に表わすブロック図である。図３は、図２に図示された一つのメモリブロックの構成をさらに詳細に表わす回路図である。
図２に図示されたように、フラッシュメモリ装置１００は、メモリセルアレイ１１０、ローデコーダ(X-decoder)１２０、ローライン電圧レベル選択部１４０、アドレスバッファ１５０、ページバッファ１６０及びカラムデコーダ１７０を備える。
メモリセルアレイ１１０は、図２に示されたように、複数(n個)のメモリブロック１１１〜１１ｎに分けられる。各メモリブロック１１１〜１１ｎは、図３に図示されたように、複数のビットラインBL1、BL2、...、BLiと、各ビットラインBL1、BL2、...、BLiに接続されるメモリセルストリングMCSを含む。
アドレスバッファ１５０は、アドレス信号ADDをバッファリングして出力する。ローデコーダ１２０は、アドレス信号ADDのうちブロック選択アドレスADDBをデコーディングして、複数のメモリブロック１１１〜１１ｎのうち一つのメモリブロックを選択するためのブロック選択信号OUT1、OUT2、OUT3、...、OUTnを発生させる。ローライン電圧レベル選択部１４０は、アドレス信号ADDのうちワードライン選択アドレスADDWをデコーディングし、複数の電圧VPGM、VPASS、VREADを用いてメモリブロック内の各ローライン(図３のSSL、WL32〜WL1、GSL)に印加される電圧レベルSS、S32、S31、...、S1、GSを選択して出力する。メモリセルアレイ１１０のデータは、ページバッファ１６０を介して外部に出力される。カラムデコーダ１７０は、データが入出力されるビットラインを選択する役割を果たす。
図３を参照して、メモリブロックの構成をさらに詳しく説明すると次のようになる。各メモリセルストリングMCSは、直列に連結される複数(ここでは、32個)のセルトランジスタM1〜M32を含む。セルトランジスタM1〜M32は、ストリング選択トランジスタSSTのソースとグラウンド選択トランジスタGSTのドレーンとの間に直列に連結される。各ストリング選択トランジスタSSTのドレーンは対応するビットライン(BLj、j=1〜i)に連結され、グラウンド選択トランジスタGSTのソースは共通ソースライン(common source line)CSLに連結される。
ストリング選択トランジスタSSTの各ゲートはストリング選択ラインSSLに共通に連結され、グラウンド選択トランジスタGSTのゲートはグラウンド選択ラインGSLに共通に連結される。各ストリングMCSのセルトランジスタM1〜M32のコントロールゲートは、ワードラインWL1〜WL32のうち対応するワードラインに共通に連結される。メモリブロック内のローライン、すなわち、ストリング選択ラインSSL、グラウンド選択ラインGSL及びワードラインWL1〜WL32は、対応するブロック選択信号(OUTj、j=1〜n)に応答してターンオン/ターンオフされるトランジスタPG0〜PG33を介して、ローライン電圧レベル選択部１４０から出力されるローライン選択電圧SS、S32、S31、...、S1、GSを受信する。
ローデコーダ１２０は、アドレスデコーディング部１２５及びブロック選択信号発生回路１３０を備える。ブロック選択信号発生回路１３０は、第1〜第n選択信号発生部１３１〜１３ｎを備える。アドレスデコーディング部１２５はブロック選択アドレスADDBをデコーディングして、複数のメモリブロック１１１〜１１ｎのうち一つのメモリブロックを選択するためのイネーブル信号EN1、EN2、EN3、...、ENnを発生させる。第1〜第n選択信号発生部１３１〜１３ｎの各々は、対応するイネーブル信号EN1、EN2、EN3、...、ENnに応答して対応するブロック選択信号OUT1、OUT2、OUT3、...、OUTnを活性化する。ブロック選択信号OUT1、OUT2、OUT3、...、OUTnは、図３に図示されたように、ローライン選択電圧発生部１４０で発生するローライン選択電圧SS、S32、S31、...、S1、GSが対応するメモリブロックの各ローラインSSL、WL32、WL31、...、WL1、GSLに印加されるようにトランジスタPG0〜PG33をターンオンさせる役割を果たす。
図４は、図２に図示された第1選択信号発生部１３１の一具現例を表わす回路図である。第1選択信号発生部１３１は、フィードバックトランジスタNDH1、スイッチトランジスタPH1及び直流経路遮断部３２０を備える。また、第1選択信号発生部１３１は、NMOSトランジスタN1、NMOSデプレッショントランジスタ(NMOS depletion transistor)NDH2及びインバータI1、I2を備える。
フィードバックトランジスタNDH1は、高電圧用のNMOSデプレッショントランジスタであることが望ましい。フィードバックトランジスタNDH1は出力ノード３１５に接続されて、ブロック選択信号OUT1をフィードバックされ、ブロック選択信号OUT1の電圧レベルによってノード３１２の電圧を変化させる。スイッチトランジスタPH1は、高電圧用のPMOSトランジスタ(PMOS transistor)であることが望ましい。スイッチトランジスタPH1は、イネーブル信号EN1が活性状態(ここでは、ハイレベル)である時、ターンオンされ、ノード３１２の電圧を出力ノード３１５に伝達して、ブロック選択信号OUT1の電圧レベルをブースト電圧レベルVPPにする。
直流経路遮断部３２０は、イネーブル信号EN1が活性状態である時はスイッチトランジスタPH1をターンオンし、イネーブル信号EN1が非活性状態(ここでは、ローレベル)である時はスイッチトランジスタPH1をターンオフさせる。このようにスイッチトランジスタPH1を制御するために、直流経路遮断部３２０は、イネーブル信号EN1が活性状態である時はスイッチトランジスタPH1のゲート３１１の電圧を接地電圧レベルにし、イネーブル信号EN1が非活性状態である時はスイッチトランジスタPH1のゲート３１１の電圧をそのソース３１２の電圧と同じか高くする。直流経路遮断部３２０は、NMOSデプレッショントランジスタNDH3、PMOSトランジスタP1及びNMOSトランジスタN2を備える。
NMOSデプレッショントランジスタNDH3のゲートは、接地電圧に連結される。NMOSデプレッショントランジスタNDH3のスレショルド(threshold voltage)は0より低い値(例えば、約-2.5V)であるので、NMOSデプレッショントランジスタNDH3はいつもターンオン状態である。したがって、NMOSデプレッショントランジスタNDH3のソースは、ゲートより+2.5Vほど高い。すなわち、NMOSデプレッショントランジスタNDH3のソースは約2.5Vである。
イネーブル信号EN1が活性状態である時の第1選択信号発生部１３１の動作を説明すると次のようになる。
インバータI2の出力ノード３１３の電圧は電源電圧VCCレベルになって、これにより、直流経路遮断部３２０のNMOSトランジスタN2がターンオンされる。これにより、スイッチトランジスタPH1のゲート電圧(ノードAの電圧)はローレベル(約0V)になって、スイッチトランジスタPH1はターンオンされる。出力信号OUT1の初期状態は0Vであり、フィードバックトランジスタNDH1のスレショルドは約-2.5Vであると仮定すれば、ノード３１２の電圧が約2.5Vになる。ノード３１２の電圧は、ターンオンされたスイッチトランジスタPH1を介して出力信号OUT1に出力される。したがって、出力信号OUT1の電圧が2.5Vに上がる。出力信号OUT1の電圧が2.5Vになれば、ノード３１２の電圧は5Vになって、したがって、出力信号OUT1の電圧レベルも5Vに上がる。このように、出力信号OUT1がフィードバックトランジスタNDH1のゲートにフィードバックされることによって、ノード３１２の電圧と出力信号OUT1の電圧レベルとが徐々に上昇して、結局出力信号OUT1は昇圧電圧レベルVPPになる。
一方、ノード３１４の電圧は、NMOSデプレッショントランジスタNDH2によって 2.5V程度になって、これにより直流経路遮断部３２０のPMOSトランジスタP1はターンオフされて、昇圧電圧ノードVPPとノード３１１との間の経路は遮断される。また、NMOSトランジスタN1がターンオフされるために、出力ノード３１５と接地電圧ノードとの間の電流経路は形成されない。
イネーブル信号EN1が非活性状態である時の第1選択信号発生部１３１の動作を説明すれば次のようである。
イネーブル信号EN1が非活性化されれば、ノード３１３の電圧は0Vになって、これにより直流経路遮断部３２０のNMOSトランジスタN2はターンオフされる。代わりに、NMOSトランジスタN1がターンオンされて、ノード３１４の電圧は0Vになって、これにより直流経路遮断部３２０のPMOSトランジスタP1がターンオンされて、ノード３１１の電圧を2.5Vにする。したがって、スイッチトランジスタPH1のソース３１２とゲート３１１との電圧レベルがほぼ同じであり、スイッチトランジスタPH1がターンオンされない。したがって、イネーブル信号EN1が非活性化された状態では、スイッチトランジスタPH1はターンオフされて漏れ電流が発生しない。すなわち、昇圧電圧ノードVPPから接地電圧までの直流経路が形成されない。イネーブル信号EN1が非活性化された状態では、NMOSトランジスタN1及びNMOSデプレッショントランジスタNDH2がターンオン状態であるので、出力ノード３１５の電圧が放電される。すなわち、イネーブル信号EN1が非活性化状態である時、NMOSトランジスタN1及びNMOSデプレッショントランジスタNDH2は出力ノード３１５からインバータI2の接地電圧ノードまで放電経路を形成して、ブロック選択信号OUT1を接地電圧レベルに落とす。
図５は、図２に図示された第1〜第n選択信号発生部１３１〜１３ｎの一具現例を表わす回路図である。ここで、n(メモリブロック数)は、1024であると仮定する。
図５を参照すれば、第1選択信号発生部１３１は、図４に図示された第1選択信号発生部１３１と同一である。残り選択信号発生部、すなわち、第2〜第1024選択信号発生部１３ｎも第1選択信号発生部１３１と同一である。但し、第2〜第1024選択信号発生部１３ｎは、直流経路遮断部３２０のデプレッショントランジスタNDH3を別途に備えず、第1選択信号発生部１３１のデプレッショントランジスタNDH3を共有する。
そして、各選択信号発生部１３１〜１３ｎの直流経路遮断部３２０のPMOSトランジスタP1のボディー３３０が一つに連結されて共有される。このように各選択信号発生部131〜13nの直流経路遮断部３２０のPMOSトランジスタP1のボディーを一つに形成することによって、デコーダ回路のレイアウトサイズを減らしうる。これにより半導体メモリ装置の全体大きさも減少されうる。
本発明は、図面に図示された実施形態を参考にして説明したが、これは例示的なものに過ぎず、 当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の保護範囲は、特許請求の範囲によって決まるべきである。
本発明は、半導体メモリ装置関連の技術分野に適用可能である。
従来技術によるローデコーダの一例を表わす回路図である。 本発明の一実施形態によるフラッシュメモリ装置の構成を概略的に表わすブロック図である。 図２に図示された一つのメモリブロックの構成をさらに詳細に表わす回路図である。 図２に図示された第1選択信号発生部の一具現例を表わす回路図である。 図２に図示された第1〜第n選択信号発生部の一具現例を表わす回路図である。
符号の説明
１００ フラッシュメモリ装置
１１０ メモリセルアレイ
１２０ ローデコーダ
１２５ アドレスデコーディング部
１３０ ブロック選択信号発生回路
１３１ 第1選択信号発生部
１４０ ローライン電圧レベル選択部
１５０ アドレスバッファ
１６０ ページバッファ
１７０ カラムデコーダ
３１１ ゲート
３１２ ノード
３１３ 出力ノード
３１４ ノード
３１５ 出力ノード
３２０ 直流経路遮断部
３３０ ボディー

Claims (13)

  1. 半導体メモリ装置のローデコーダ回路において、
    所定のアドレス信号をデコーディングして、イネーブル信号を活性化するアドレスデコーディング部と、
    前記イネーブル信号が活性状態である時、昇圧電圧ノードと出力ノードとの間を電気的に連結してブロック選択信号を活性化し、前記イネーブル信号が非活性状態である時、前記昇圧電圧ノードと前記出力ノードとの間の経路を電気的に遮断して前記昇圧電圧ノードと接地電圧ノードとの間の経路を電気的に遮断する選択信号発生部と、を備えることを特徴とする半導体メモリ装置のローデコーダ回路。
  2. 前記選択信号発生部は、
    前記出力ノードに電気的に連結されて、前記ブロック選択信号の電圧レベルによって変化する出力電圧を発生させるフィードバック回路と、
    前記フィードバック回路の出力電圧を前記出力ノードに伝達するスイッチと、
    前記イネーブル信号が活性化状態である時は前記スイッチをターンオンし、前記イネーブル信号が非活性化状態である時は前記スイッチをターンオフさせる直流経路遮断部と、を備えることを特徴とする請求項１に記載の半導体メモリ装置のローデコーダ回路。
  3. 前記フィードバック回路は、第1端子が前記出力ノードに連結され、第2端子で前記ブースト電圧を受信する第１NMOSデプレッショントランジスタと、
    前記スイッチは、前記NMOSデプレッショントランジスタと前記出力ノードとの間に連結され、前記直流経路遮断部の出力電圧に応答してターンオン/ターンオフされる第１PMOSトランジスタと、を含むことを特徴とする請求項２に記載の半導体メモリ装置のローデコーダ回路。
  4. 前記直流経路遮断部は、
    前記イネーブル信号が活性状態である時は、前記第１PMOSトランジスタのゲートの電圧を接地電圧レベルにし、
    前記イネーブル信号が非活性化状態である時は、前記第１PMOSトランジスタのゲートの電圧をそのソースの電圧と同じか高くすることを特徴とする請求項３に記載の半導体メモリ装置のローデコーダ回路。
  5. 前記選択信号発生部は、
    前記イネーブル信号が非活性状態である時、前記出力ノードの電圧を放電する放電回路をさらに備え、
    前記放電回路は、
    前記出力ノードと所定のノードとの間に接続される第２NMOSデプレッショントランジスタと、
    前記所定のノードと前記イネーブル信号を受信するノードとの間に接続される第１NMOSトランジスタと、を含むことを特徴とする請求項４に記載の半導体メモリ装置のローデコーダ回路。
  6. 前記直流経路遮断部は、
    その一端子が前記昇圧電圧ノードに接続される第３NMOSデプレッショントランジスタと、
    前記第３NMOSデプレッショントランジスタと前記第１PMOSトランジスタのゲートとの間に接続される第２PMOSトランジスタと、
    前記第１PMOSトランジスタのゲート端子と接地電圧ノードとの間に接続され、前記イネーブル信号に応答してターンオン/ターンオフされる第２NMOSトランジスタと、を備えることを特徴とする請求項５に記載の半導体メモリ装置のローデコーダ回路。
  7. 半導体メモリ装置において、
    第1〜第n(nは2以上の自然数)メモリブロックを含むメモリセルアレイと、
    ブロックアドレス信号をデコーディングして、前記第1〜第nメモリブロックのうち、任意のメモリブロックを選択するために、第1〜第nブロック選択信号のうち何れか一つのブロック選択信号を活性化するローデコーダと、
    ワードラインアドレス信号をデコーディングして前記活性化されたブロック選択信号に対応する、メモリブロック内のローラインに印加される電圧を発生させるローライン電圧レベル選択部と、を備え、
    前記ローデコーダは、
    前記ブロックアドレス信号をデコーディングして第1〜第nイネーブル信号のうち何れか一つのイネーブル信号を活性化するアドレスデコーディング部と、
    第1〜第n選択信号発生部と、を備え、
    前記第1〜第n選択信号発生部の各々は、
    前記第1〜第nイネーブル信号のうち、対応するイネーブル信号が活性状態である時、ブースト電圧ノードと出力ノードとの間を電気的に連結して対応するブロック選択信号を活性化し、前記対応するイネーブル信号が非活性状態である時、前記昇圧電圧ノードと前記出力ノードとの間の経路を電気的に遮断して前記昇圧電圧ノードと接地電圧ノードとの間の経路を電気的に遮断することを特徴とする半導体メモリ装置。
  8. 前記第1〜第n選択信号発生部は各々、
    前記出力ノードに電気的に連結されて、前記対応するブロック選択信号の電圧レベルによって変化する出力電圧を発生させるフィードバック回路と、
    前記フィードバック回路の出力電圧を前記出力ノードに伝達するスイッチと、
    前記対応するイネーブル信号が活性化状態である時は前記スイッチをターンオンし、前記対応するイネーブル信号が非活性化状態である時は前記スイッチをターンオフさせる直流経路遮断部と、を備えることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記フィードバック回路は、第1端子が前記出力ノードに連結され、第2端子で前記昇圧電圧を受信する第１NMOSデプレッショントランジスタと、
    前記スイッチは、前記NMOSデプレッショントランジスタと前記出力ノードとの間に連結され、前記直流経路遮断部の出力電圧に応答してターンオン/ターンオフされる第１PMOSトランジスタと、を含むことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第1〜第n選択信号発生部は、各々前記対応するイネーブル信号が非活性状態である時、前記出力ノードの電圧を放電する放電回路をさらに備え、
    前記放電回路は、
    前記出力ノードと所定のノードとの間に接続される第２NMOSデプレッショントランジスタと、
    前記所定のノードと前記イネーブル信号を受信するノードとの間に接続される第１NMOSトランジスタと、を含むことを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記直流経路遮断部は、
    その一端子が前記昇圧電圧ノードに接続される第３NMOSデプレッショントランジスタと、
    前記第３NMOSデプレッショントランジスタと前記第１PMOSトランジスタのゲートとの間に接続される第２PMOSトランジスタと、
    前記第１PMOSトランジスタのゲート端子と接地電圧ノードとの間に接続され、前記イネーブル信号に応答してターンオン/ターンオフされる第２NMOSトランジスタと、を備え、
    前記第３NMOSデプレッショントランジスタは、第1〜第n選択信号発生部によって共有されることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記第1〜第n選択信号発生部の各前記第２PMOSトランジスタは、そのボディーが共有されることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記半導体メモリ装置は、
    フラッシュメモリ装置であることを特徴とする請求項７に記載の半導体メモリ装置。
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