JP2007026640A - Ｈｐｍｏｓを用いた不揮発性メモリ装置のワードラインデコーダ - Google Patents

Abstract

【課題】不揮発性メモリ装置のワードラインデコーダを提供する。
【解決手段】ワードラインデコーダは、不揮発性メモリ装置の駆動電圧が低くなりつつ発生する漏れ電流問題を防止するために、デプレショントランジスタのスレショルド電圧を下げた。また、ＶＰＰ電圧を従来に比べて低く設定しても、セルフブーストを通じて従来のようなブロックワードライン信号の電圧レベルが得られる。
【選択図】図３

Description

本発明は、不揮発性半導体メモリ装置に係り、具体的には、不揮発性半導体メモリ装置のワードラインデコーダに関する。

一般的に、半導体メモリ装置は、揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに大別される。揮発性半導体メモリ装置は、再びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ）とＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とに分類されうる。そのような揮発性半導体メモリ装置は、読出／書込速度面では早いが、外部電源の供給が中断されれば、メモリセルに保存された内容が消失されるという短所を有している。一方、不揮発性半導体メモリ装置は、 ＭＲＯＭ （Ｍａｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、消去及びＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などに分類される。

前記不揮発性半導体メモリ装置は、外部の電源供給が中断されても、メモリセル内にその内容が永久的に保存されるために、電源供給の如何に関係なく、保存されねばならない内容を記憶させるのに主に使われる。しかし、前記ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭの場合には、一般のユーザが電子的システムを通じて自体的に消去するか、再プログラムすることが容易ではない。これと異なって、ＥＥＰＲＯＭの場合には、電気的な消去及び書込みがシステム自体的にできるので、継続的な内容更新が必要なシステムプログラム保存装置や補助記憶装置への応用が持続的に拡大しつつある。

一方、ＥＥＰＲＯＭのうち、１つであるフラッシュメモリ装置は、ドレイン領域と隣接したチャンネル領域からフローティングゲートへのホットエレクトロン注入（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）を用いてプログラムを行なう。プログラムするには、ソース領域と基板領域とを接地させ、コントロールゲートに約９Ｖの高電圧を印加すると同時に、ドレイン領域にはホットエレクトロンを発生させうる程度の電圧、約５Ｖを印加する。このようにプログラムされたメモリセルでは、フローティングゲートに負電荷が蓄積されるためにメモリセルのスレショルド電圧を上昇させる。逆に、消去時には、コントロールゲートに−９Ｖ程度の負の高電圧を印加し、バルク領域には、約９Ｖを印加して、フローティングゲートに蓄積された負の電荷がバルク領域に放出される（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）。消去されたメモリセルのスレショルド電圧は、そうでないものより低くなる。読出し動作は、ドレイン領域に、約１Ｖの電圧を印加し、コントロールゲートにはプログラムされたスレショルド電圧より低い電圧を印加し、ソース領域には０Ｖを印加することによってなされるが、プログラムされたメモリセルは、"オフセル（ｏｆｆ−ｃｅｌｌ）"と判別され、消去されたメモリセルは、"オンセル（ｏｎ−ｃｅｌｌ）"と判別される。

プログラムされるか、消去されたメモリセルに対する読出し動作が行われる時には、プログラムされたメモリセルのスレショルド電圧と消去されたメモリセルのスレショルド電圧との間の電圧（以下、"読出し電圧"）を選択されたメモリセルに連結されたワードラインに印加せねばならない。

一方、ＮＡＮＤ型フラッシュメモリ装置は、基本的に複数のメモリセルを直列に連結されたメモリストリングが、ビットラインとソースラインとの間に直列に連結された構造を有し、このようなメモリストリングが複数個配列されてメモリセルアレイを構成する。

図１は、従来のフラッシュメモリ装置を説明する図面である。これを参照すれば、フラッシュメモリ装置１００は、ブロックメモリセルアレイ１１０とワードラインデコーダ１２０とを含む。フラッシュメモリ装置１００は、複数のブロックメモリセルアレイを含みうるが、単位ブロックメモリセルアレイに対応してワードラインデコーダが１対１に配置される。説明の便宜上、本明細書は単位ブロックメモリセルアレイ１１０に対応する１つのワードラインデコーダ１２０について説明する。

ブロックメモリセルアレイ１１０は、ｎ個のビットラインＢＬ０，ＢＬ１，．．．，ＢＬｎ−１に連結されたメモリストリングＣＳで構成される。メモリストリングＣＳは、ソースラインＣＳＬに共通で連結される。メモリストリングＣＳのメモリセルＭ０〜Ｍ１５のゲートは、ワードラインＷＬ０〜ＷＬ１５に各々連結される。メモリストリングＣＳを各々ビットラインＢＬ０，ＢＬ１，．．．，ＢＬｎ−１に連結させるストリング選択トランジスタＳＳＴのゲートは、ストリング選択ラインＳＳＬに連結される。メモリストリングＣＳを共通ソースラインＣＳＬに連結させる接地選択トランジスタＧＳＴのゲートは接地選択ラインＧＳＬに連結される。

ワードラインデコーダ１２０は、メモリセルアレイ１１０のストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びワードラインＷＬ０〜ＷＬ１５を選択的に活性化させる。ワードラインデコーダ１２０は、アドレス信号ＡＤＤＲを受信し、ブロックワードライン駆動信号ＢＬＫＷＬ、ワードライン駆動信号Ｓ０〜Ｓ１５、ストリング選択電圧ＶＳＳＬ及び接地選択電圧ＶＧＳＬを発生させるデコーディング部１２２と、ブロックワードライン駆動信号ＢＬＫＷＬに応答し、ワードライン駆動信号Ｓ０〜Ｓ１５、ストリング選択電圧ＶＳＳＬ及び接地選択電圧ＶＧＳＬをワードラインＷＬ０−ＷＬ１５、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに伝達するワードライン駆動部１２４を含む。

デコーディング部１２２は、受信されるアドレス信号ＡＤＤＲをデコーディングして、プログラム動作、消去動作、または読出し動作でストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５及び接地選択ラインＧＳＬに該当する駆動電圧、例えば、プログラム電圧Ｖｐｇｍ、消去電圧Ｖｅｒａｓｅ、または読出し電圧Ｖｒｅａｄを提供する。そして、デコーディング部１２２は、ブロックワードライン駆動信号ＢＬＫＷＬに高電圧ＶＰＰを提供する。

ワードライン駆動部１２４は、ストリング選択電圧ＶＳＳＬ、ワードライン駆動信号Ｓ０〜Ｓ１５、接地選択電圧ＶＧＳＬ及び共通ソースライン電圧ＶＣＳＬ各々とストリング選択ラインＳＳＬ、ワードラインＷＬ０−ＷＬ１５、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬのそれぞれの間に連結される高電圧用のパストランジスタＳＮ、ＷＮ０−ＷＮ１５、ＧＮ、ＣＮを含む。高電圧用のパストランジスタＳＮ、ＷＮ０−ＷＮ１５、ＧＮ、ＣＮのゲートは、互いに連結され、ブロックワードライン駆動信号ＢＬＫＷＬに連結される。

一方、一般的にデコーディング部１２２には、ＨＶＮＭＯＳを使用した。ＨＶＮＭＯＳは、一般的なトランジスタが５〜６Ｖのブレークダウン電圧を有するのに比べて、２５〜３０Ｖ程度の高いブレークダウン電圧を有するＮＭＯＳである。しかし、フラッシュメモリのデコーディング部１２２にＨＶＮＭＯＳを使用する場合には、ワードラインに電圧を印加させるための制御信号が多く存在し、これにより、制御方法も複雑である問題点がある。

したがって、前述したＨＶＮＭＯＳを用いたデコーディング部の使用時に発生する複雑な制御問題を解決するためにＨＰＭＯＳを使用してデコーディング部を構成する技術が開発された。

図２は、ＨＰＭＯＳを使用したデコーディング部１２２のブロックワードライン駆動信号ＢＬＫＷＬを発生させる具体的な回路ダイヤグラムである。

図２を参照すれば、デコーディング部１２２は、ブロック選択信号ＢＬＫｉに応答してブロックワードライン駆動信号ＢＬＫＷＬに高電圧ＶＰＰを提供する。ブロック選択信号ＢＬＫｉは、受信されるアドレス信号ＡＤＤＲをデコーディングして発生する、ブロックメモリセルアレイ１１０を選択する信号である。

ブロック選択信号ＢＬＫｉは、第１インバータ２０１に入力される。第１インバータ２０１の出力は、第２インバータ２０２に入力され、第２インバータ２０２の出力は、ＮＭＯＳトランジスタ２０３と第１デプレショントランジスタ２０４を通じてブロックワードライン駆動信号ＢＬＫＷＬに出力される。ＮＭＯＳトランジスタ２０３と第１デプレショントランジスタ２０４のゲートは、電源電圧ＶＤＤに連結される。そして、第１及び第２インバータ２０１、２０２も電源電圧ＶＤＤで駆動される。

デコーディング部１２２は、高電圧ＶＰＰとブロックワードライン駆動信号ＢＬＫＷＬとの間に直列連結される第２デプレショントランジスタ２０５とＰＭＯＳトランジスタ２０６をさらに含む。第２デプレショントランジスタ２０５のゲートは、ブロックワードライン駆動信号ＢＬＫＷＬに連結され、ＰＭＯＳトランジスタ２０６のゲートは、第１インバータ２０１の出力に連結される。

このようなデコーディング部１２２は、フラッシュメモリ装置の低い動作電圧化の傾向によって、電源電圧ＶＤＤレベルが１．８Ｖ程度に低くなれば、電力消耗を増加させる不適切な電流経路Ａが形成される。

第１及び第２デプレショントランジスタ２０４、２０５のスレショルド電圧Ｖｔｈが−２．２Ｖ程度であると仮定し、高電圧ＶＰＰレベルは２０Ｖないし２５Ｖ程度であると仮定する。ブロック選択信号ＢＬＫｉのロジックローに応答して、第１インバータ２０１の出力はロジックハイとなり、第２インバータ２０２の出力は、ロジックローとなる。ロジックローの第２インバータ２０２の出力は、ＮＭＯＳトランジスタ２０３と第１デプレショントランジスタ２０４とを通じてロジックローのブロックワードライン駆動信号ＢＬＫＷＬとして発生する。

ここで、ＰＭＯＳトランジスタ２０６は、ロジックハイの第１インバータ２０１の出力によりターンオフされねばならない。ところが、電源電圧ＶＤＤレベルが低くなるにつれてＰＭＯＳトランジスタ２０６はターンオン状態に変わる。

デコーディング部１２２は、電源電圧が低い状態でブロックワードライン駆動信号ＢＬＫＷＬが接地電圧ＧＮＤレベルに発生すれば、第２デプレショントランジスタ２０５、ＰＭＯＳトランジスタ２０６、第１デプレショントランジスタ２０４、ＮＭＯＳトランジスタ２０３、そして第２インバータ２０２のＮＭＯＳトランジスタ（図示せず）を通じる高電圧ＶＰＰから接地電圧ＶＳＳへのＤＣ電流経路Ａが形成される。このようなＤＣ電流経路Ａにより電力消耗が大きくなる問題点が発生する。

したがって、電力消耗を減らすために、電源電圧ＶＤＤが低くなっても、不適切な電流経路形成を防止しうるワードラインデコーダの存在が必要である。

本発明が解決しようとする技術的課題は、ＨＰＭＯＳを用いた不揮発性メモリのワードラインデコーダを提供することである。

本発明が解決しようとする他の技術的課題は、ＨＰＭＯＳを用いつつも低電圧でも漏れ電流なしに正常動作が可能な不揮発性メモリのワードラインデコーダを提供することである。

前述したような本発明の目的を達成するために、本発明の特徴によれば、不揮発性メモリ装置のブロックワードライン駆動信号を発生させるワードラインデコーダは、ブロック選択信号を入力し、これを反転して第１ノードに出力する第１インバータと、前記第１ノードの信号を入力され、これを反転して第２ノードに出力する第２インバータ、そのゲートが電源電圧に連結され、前記第２ノードと第３ノードとの間に直列に連結され、前記第２ノードの信号を前記第３ノードに伝達する第１及び第２トランジスタ、前記第３ノードと第４ノードとの間に連結され、そのゲートが前記第３ノードに連結される第３トランジスタ、高電圧端子と第５ノードとの間に連結され、高電圧がソースに連結され、そのゲートが前記第３ノードに連結される第４トランジスタ、前記第５ノードと前記第３ノードとの間に連結され、ゲートが前記第１ノードに連結された第５トランジスタを備える。

本発明の他の特徴によれば、不揮発性メモリ装置のブロックワードライン駆動信号を発生させるワードラインデコーダは、ブロック選択信号を入力し、これを反転して第１ノードに出力する第１インバータ、前記第１ノードの信号を入力され、これを反転して第２ノードに出力する第２インバータ、そのゲートが電源電圧に連結され、前記第２ノードと第３ノードとの間に直列に連結され、前記第２ノードの信号を前記第３ノードに伝達する第１及び第２トランジスタ、前記第３ノードと第４ノードとの間に連結され、そのゲートが前記第３ノードに連結される第３トランジスタ、高電圧端子と第５ノードとの間に連結され、高電圧がソースに連結され、そのゲートが前記第３ノードに連結される第４トランジスタ、前記第５ノードと前記第３ノードとの間に連結され、ゲートが前記第１ノードに連結された第５トランジスタ、前記高電圧端子と前記第４ノードとの間に連結され、ゲートが前記第４ノードに連結される第６トランジスタ、及び前記第５ノードとグラウンド間に連結され、ゲートにはグラウンド選択信号が印加される第７トランジスタを備える。

望ましくは、前記第１及び第２トランジスタのうち１つのトランジスタは、デプレションＮＭＯＳトランジスタであり、他の１つのトランジスタはＮＭＯＳトランジスタである。

また、前記第３トランジスタは、ＮＭＯＳトランジスタであり、前記第４トランジスタは、デプレションＮＭＯＳトランジスタであり、前記第５トランジスタは、ＰＭＯＳトランジスタである。また、前記第６トランジスタ及び前記第７トランジスタは、ＮＭＯＳトランジスタである。

望ましくは、前記第４トランジスタのスレショルド電圧は、前記ワードラインデコーダの駆動電圧より低く設定される。

さらに望ましくは、前記ＶＰＰレベルは、前記ブロックワードライン駆動信号のイネーブル電圧と実質的に同じ電圧に設定される。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

本発明による不揮発性半導体メモリ装置のワードラインデコーダによれば、不揮発性メモリ装置の駆動電圧が低い場合にも、ワードラインが選択されない場合に漏れ電流が発生せず、電流消耗を防止でき、このような漏れ電流が発生されないために、ＶＰＰ電圧レベルの下降による誤動作が発生しない。

また、本発明による不揮発性半導体メモリ装置のワードラインデコーダによれば、ＶＰＰレベルを実質的なブロックワードラインの駆動電圧と同一に供給しても、従来のローデコーダでさらに高いＶＰＰレベルを印加して始めて、所望のブロックワードラインの駆動電圧を得た時と同じ電圧レベルが得られる。

また、ＶＰＰ電圧レベルを下げることができて、さらに高いＶＰＰレベルを得るための電力の無駄遣いを低減しうる。

以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図３は、本発明によるＨＰＭＯＳを使用したデコーディング部のブロックワードライン駆動信号ＢＬＫＷＬを発生させる例示的な回路ダイヤグラムである。

図３を参照すれば、本発明によるデコーディング部３００は、図１のワードラインデコーダ１２０内に含まれる。デコーディング部３００は、ブロック選択信号ＢＬＫｉを入力され、これを反転して第１ノードＮ１に出力する第１インバータ３０１、第１ノードＮ１の信号を入力され、これを反転して第２ノードＮ２に出力する第２インバータ３０２、第２ノードＮ２と第３ノードＮ３との間に連結され、ゲートには、電源電圧ＶＤＤが連結されたＮＭＯＳトランジスタ３０３、第３ノードＮ３と第４ノードＮ４との間に連結され、ゲートには電源電圧ＶＤＤが連結された第１デプレショントランジスタ３０４、第４ノードＮ４と第５ノードＮ５との間に連結され、ゲートは第４ノードＮ４に連結されたＨＶＮＭＯＳトランジスタ３０７、高電圧ＶＰＰ端子と第６ノードＮ６との間に連結され、ゲートは、第４ノードＮ４に連結された第２デプレショントランジスタ３０５、及び第６ノードＮ６と第４ノードＮ４との間に連結され、ゲートは、第１ノードＮ１に連結されたＨＰＭＯＳトランジスタ３０６を備える。そして、第５ノードＮ５の信号は、ブロックワードライン駆動信号ＢＬＫＷＬとなる。

一方、図３に示された本発明のデコーディング部３００に入力される高電圧ＶＰＰの電圧レベルは、図２に示されたデコーディング部１２２の高電圧ＶＰＰレベルより低く設定される。例えば、図２のＶＰＰ電圧レベルは、２５Ｖであれば、図３でのＶＰＰ電圧レベルは２０Ｖである。また、本発明での第２デプレショントランジスタ２０５のスレショルド電圧は、ワードラインデコーダの駆動電圧より低くなるように、すなわち、スレショルド電圧を−１．０Ｖ程度に低く設計する。

デコーディング部３００の動作は次の通り説明される。

第１に、ブロック選択信号ＢＬＫｉがロジックローである場合を説明すれば、第１及び第２インバータ３０１、３０２、ＮＭＯＳトランジスタ３０３、第１デプレショントランジスタ３０４及びＨＶＮＭＯＳトランジスタ３０７を通じてブロックワードライン信号ＢＬＫＷＬは、ロジックローとして発生する。この際、第４ノードＮ４は、ロジックロー信号であり、第２デプレショントランジスタ３０５のスレショルド電圧が−１．０Ｖ程度であるために、弱くターンオンされる。これにより、第６ノードＮ６の電圧は、１．０Ｖとなる。もし、動作電源電圧ＶＤＤのレベルが３．３Ｖ程度であれば、ＨＰＭＯＳトランジスタ３０６は、十分にターンオフされるために、図２のようなＤＣ電流経路Ａが形成されない。また、動作電源電圧ＶＤＤのレベルが１．８Ｖ程度に低い場合にも、第２デプレショントランジスタ３０５のスレショルド電圧を−１．０Ｖ程度に設計するためにＨＰＭＯＳトランジスタ３０６は十分にターンオフされた状態となって、図２のようなＤＣ電流経路Ａが形成されない。

したがって、本発明によるデコーディング部３００を利用すれば、駆動電圧が１．８Ｖ以下の携帯用装置に使われるフラッシュメモリ装置の場合でも、図２のような漏れ電流が発生しなくなり、電流消耗を防止でき、このような漏れ電流によってＶＰＰ電圧レベルが下降して誤動作が発生する問題を解決しうる。

第２に、ブロック選択信号ＢＬＫｉがロジックハイである場合を説明すれば、ブロック選択信号ＢＬＫｉのロジックハイ信号に応答し、第１及び第２インバータ３０１、３０２及びＮＭＯＳトランジスタ３０３、第１デプレショントランジスタ３０４及びＨＶＮＭＯＳトランジスタ３０７を通じてブロックワードライン信号ＢＬＫＷＬは、ロジックハイとして発生する。第４ノードＮ４の電圧がロジックハイとなって第２デプレショントランジスタ３０５がターンオンされ、第１ノードＮ１の電圧はロジックローとなってＨＰＭＯＳトランジスタ３０６もターンオンされる。したがって、第４ノードＮ４は、ＶＰＰレベルの２０Ｖまで上昇し、第５ノードＮ５はＨＶＮＭＯＳトランジスタ３０７を通じて１５Ｖまで上昇する。ＨＶＮＭＯＳトランジスタ３０７がダイオード機能を行うために、第５ノードＮ５は、フローティング状態となり、第５ノードＮ５が１５Ｖまで上昇すれば、図１のワードライン駆動部１２４のＨＶＮＭＯＳトランジスタのソースに印加される電圧によって第５ノードＮ５の電圧は、セルフブーストを行う。すなわち、第５ノードＮ５がフローティング状態であり、ブロックワードライン信号ＢＬＫＷＬが印加されるゲートとＨＶＮＭＯＳトランジスタに形成されたチャンネルとの間のキャパシタンスが共に上がることによって、第５ノードＮ５の電圧も２０Ｖ程度にブーストされる。

図４は、図３のデコーディング部とブロックワードライン信号に連結されたワードライン駆動部及びメモリセルを示す回路図である。

図５は、選択されたワードラインの電圧変化と選択されていないワードラインの電圧変化を示すグラフである。

図４及び図５を参照すれば、もし、ＷＬ＜１＞ワードラインが選択されたと仮定すれば、選択信号Ｓ＜１＞に連結されたＨＶＮＭＯＳトランジスタＨＶ３には２０Ｖが印加され、残りの他の選択信号Ｓ＜０＞、Ｓ＜２＞ないしＳ＜３１＞に連結されたＨＶＮＭＯＳトランジスタＨＶ２、ＨＶ４ないしＨＶ３３には、９Ｖが印加される。そうすると、ＨＶＮＭＯＳトランジスタＨＶ３には、ソースに２０Ｖが印加され、ゲートに１５Ｖのブロックワードライン駆動信号ＢＬＫＷＬが印加され、ＨＶＮＭＯＳトランジスタＨＶ３内にチャンネルが形成され、これによりゲート電圧がソース電圧によって上昇して第５ノードＮ５の電圧が２０Ｖまでセルフブーストされる。

したがって、図２に示されたデコーディング部１２２では、ＶＰＰ電圧を２２Ｖないし２５Ｖ程度で加えてはじめて、ブロックワードライン駆動信号ＢＬＫＷＬが２０Ｖまで上昇するが、本発明によるデコーディング部３００によれば、ＶＰＰレベルを２０Ｖまで下げても、デコーディング部３００内部のセルフブースト動作によってブロックワードライン駆動信号にＶＰＰレベルが高い時と同じ動作電圧を供給しうる。

図６は、本発明の他の実施形態によるデコーディング部を示す回路図である。

図６を参照すれば、デコーディング部６００は、図３のデコーディング部３００と比較して、第２及び第３ＨＶＮＭＯＳトランジスタ６０１、６０３をさらに備えることと違いがあり、残りの構成要素及びこれらの連結関係はほぼ同一である。

第２ＨＶＮＭＯＳトランジスタ６０１は、ＶＰＰ電圧ノードと第５ノードＮ５間に連結され、ゲートは、第５ノードＮ５に連結されてダイオードを形成する。第３ＨＶＮＭＯＳトランジスタ６０２は、第５ノードＮ５と接地電圧との間に連結され、ゲートには、接地電圧選択信号ＧＮＤに連結される。

第２ＨＶＮＭＯＳトランジスタ６０１は、第５ノードＮ５が過度にセルフブーストされることを防止するダイオード機能をする。すなわち、第５ノードＮ５の電圧レベルがＶＰＰレベルより小さければ、第２ＨＶＮＭＯＳトランジスタ６０１はターンオフされ、第５ノードＮ５の電圧レベルがＶＰＰレベルより同じか、高ければ、第２ＨＶＮＭＯＳトランジスタ６０１はターンオンされて第５ノードＮ５の電荷一部をＶＰＰノードに放出して過度なブーストを防止する。

第３ＨＶＮＭＯＳトランジスタ６０２は、ブロックワードラインが選択されず、ロジックローレベルを保持する時、接地電圧選択信号ＧＮＤに応答して第５ノードＮ５の電荷をグラウンドに放出するための機能をする。

一方、図３、図４及び図６の第１インバータ３０１は、ブロック選択信号ＢＬＫｉが多数個である場合、ＮＡＮＤゲートで構成されうる。

本発明は、図面に示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者であれば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。

本発明は、不揮発性半導体メモリ装置関連の技術分野に好適に適用されうる。

従来のフラッシュメモリ装置を説明する図面である。 ＨＰＭＯＳを使用したデコーディング部１２２のブロックワードライン駆動信号ＢＬＫＷＬを発生させる具体的な回路ダイヤグラムである。 本発明によるＨＰＭＯＳを使用したデコーディング部のブロックワードライン駆動信号ＢＬＫＷＬを発生させる例示的な回路ダイヤグラムである。 図３のデコーディング部とブロックワードライン信号に連結されたワードライン駆動部及びメモリセルを示す回路図である。 選択されたワードラインの電圧変化と選択されていないワードラインの電圧変化を示すグラフである。 本発明の他の実施形態によるデコーディング部を示す回路図である。

符号の説明

３０１ 第１インバータ
３０２ 第２インバータ
３０３ ＮＭＯＳトランジスタ
３０４ 第１デプレショントランジスタ
３０５ 第２デプレショントランジスタ
３０７ ＨＶＮＭＯＳトランジスタ
３０６ ＨＰＭＯＳトランジスタ
６００ デコーディング部
６０１、６０３ 第２及び第３ＨＶＮＭＯＳトランジスタ
Ｎ１ 第１ノード
Ｎ２ 第２ノードＮ２
Ｎ３ 第３ノードＮ３
Ｎ４ 第４ノードＮ４
Ｎ５ 第５ノードＮ５
Ｎ６ 第６ノードＮ６
ＢＬＫｉ ブロック選択信号
ＢＬＫＷＬ ブロックワードライン駆動信号
ＶＤＤ 電源電圧

Claims (17)

1. 不揮発性メモリ装置のブロックワードライン駆動信号を発生させるワードラインデコーダにおいて、
   ブロック選択信号を入力し、これを反転して第１ノードに出力する第１インバータと、
   前記第１ノードの信号を入力され、これを反転して第２ノードに出力する第２インバータと、
   そのゲートが電源電圧に連結され、前記第２ノードと第３ノードとの間に直列に連結され、前記第２ノードの信号を前記第３ノードに伝達する第１及び第２トランジスタと、
   前記第３ノードと第４ノードとの間に連結され、そのゲートが前記第３ノードに連結される第３トランジスタと、
   高電圧端子と第５ノードとの間に連結され、高電圧がソースに連結され、そのゲートが前記第３ノードに連結される第４トランジスタと、
   前記第５ノードと前記第３ノードとの間に連結され、ゲートが前記第１ノードに連結された第５トランジスタと、を備えることを特徴とするワードラインデコーダ。
2. 前記第１及び第２トランジスタのうち１つのトランジスタは、デプレションＮＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
3. 前記第１及び第２トランジスタのうち他の１つのトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項２に記載のワードラインデコーダ。
4. 前記第３トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
5. 前記第４トランジスタは、デプレションＮＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
6. 前記第４トランジスタのスレショルド電圧は、前記ワードラインデコーダの駆動電圧より低く設定されることを特徴とする請求項５に記載のワードラインデコーダ。
7. 前記第５トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
8. 前記ＶＰＰレベルは、前記ブロックワードライン駆動信号のイネーブル電圧と実質的に同じ電圧に設定されることを特徴とする請求項１に記載のワードラインデコーダ。
9. 不揮発性メモリ装置のブロックワードライン駆動信号を発生させるワードラインデコーダにおいて、
   ブロック選択信号を入力し、これを反転して第１ノードに出力する第１インバータと、
   前記第１ノードの信号を入力され、これを反転して第２ノードに出力する第２インバータと、
   そのゲートが電源電圧に連結され、前記第２ノードと第３ノードとの間に直列に連結され、前記第２ノードの信号を前記第３ノードに伝達する第１及び第２トランジスタと、
   前記第３ノードと第４ノードとの間に連結され、そのゲートが前記第３ノードに連結される第３トランジスタと、
   高電圧端子と第５ノードとの間に連結され、高電圧がソースに連結され、そのゲートが前記第３ノードに連結される第４トランジスタと、
   前記第５ノードと前記第３ノードとの間に連結され、ゲートが前記第１ノードに連結された第５トランジスタと、
   前記高電圧端子と前記第４ノードとの間に連結され、ゲートが前記第４ノードに連結される第６トランジスタと、
   前記第５ノードとグラウンドとの間に連結され、ゲートには、グラウンド選択信号が印加される第７トランジスタと、を備えることを特徴とするワードラインデコーダ。
10. 前記第１及び第２トランジスタのうち１つのトランジスタは、デプレションＮＭＯＳトランジスタであることを特徴とする請求項９に記載のワードラインデコーダ。
11. 前記第１及び第２トランジスタのうち他の１つのトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１０に記載のワードラインデコーダ。
12. 前記第３トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項９に記載のワードラインデコーダ。
13. 前記第４トランジスタは、デプレションＮＭＯＳトランジスタであることを特徴とする請求項９に記載のワードラインデコーダ。
14. 前記第４トランジスタのスレショルド電圧は、前記ワードラインデコーダの駆動電圧より低く設定されることを特徴とする請求項１３に記載のワードラインデコーダ。
15. 前記第５トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項９に記載のワードラインデコーダ。
16. 前記ＶＰＰレベルは、前記ブロックワードライン駆動信号のイネーブル電圧と実質的に同じ電圧に設定されることを特徴とする請求項９に記載のワードラインデコーダ。
17. 前記第６トランジスタ及び前記第７トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項９に記載のワードラインデコーダ。
    

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