KR100305032B1 - 반도체 메모리 장치 - Google Patents

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Abstract

여기에 개시되는 반도체 메모리 장치는 복수의 워드라인들, 상기 워드라인들에 각각 연결되는 메모리 셀들을 갖는 메모리 셀 어레이, 워드라인 전압 발생 회로, 로우 디코더, 제 1 스위칭 회로 및 제 2 스위칭 회로를 포함한다. 워드라인 전압 발생 회로는 노멀 동작 모드 동안 워드라인 전압을 발생한다. 로우 디코더는 상기 복수의 워드라인들 중 하나를 선택하고, 상기 선택된 워드라인에 상기 워드라인 전압을 제공한다. 제 1 스위칭 회로는 워드라인 전압 발생 회로의 출력단에 연결되고, 테스트 모드 동안 외부로부터의 테스트 전압을 상기 워드라인 전압 출력단에 제공한다. 그리고 제 2 스위칭 회로는 상기 제 1 스위칭 회로와 상기 워드라인 전압 출력단 사이에 연결되어 상기 워드라인 전압 출력단의 전압레벨이 전원전압보다 높을 때 워드라인 전압 출력단에서 상기 제 1 스위칭 회로로의 전류 경로를 차단한다.

Description

반도체 메모리 장치{A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치에 관한 것으로서, 더 구체적으로는 멀티 비트 셀 어레이는 갖는 불휘발성 반도체 메모리 장치에 관한 것이다.
불휘발성 메모리 셀은 잘 알려진 바와 같이 제 1 단자 또는 고임피던스를 갖는 플로팅 게이트 및 제어 전압에 의해 구동되는 제 2 단자 또는 콘트롤 게이트를갖는 MOS 트랜지스터를 포함한다.
오늘날, 전기 메모리 회로들은 매트릭스 형태로 배열되는 수천셀들을 포함하면서 높은 압축율(high packing rates)로 반도체에 집적된다.
불휘발성 메모리 칩의 셀들은 프로그램 또는 소거를 차례로 수행할 필요가 있다. 이는 메모리 셀 어레이의 개별 셀들이 서로 다르게 동작하기 때문이며, 그에 따라 칩의 상태 머신은 모든 셀들이 적어도 프로그램 동작 또는 소거 동작 최소 마진안에 있게 할 필요가 있다. 그러나, 모든 셀들이 프로그램 전압 또는 소거 전압에서 동일한 드레솔드 전압을 갖지는 않는다. 예를 들어, 메모리 셀들의 프로그램 동작 동안에, 상태 머신은 모든 프로그램된 셀들을 최소 Vth 5.5v로 설정하므로서 많은 프로그램된 셀들이 프로그램 동작 end에서 7-7.5v의 범위에 있게 한다.
메모리 셀들(프로그램 및 소거후의)의 Vth의 산포 측정은 메모리 제조자나 설계자들에게 매우 중요하다. 그러한 산포의 밀집도는 메모리 구성들이 얼마나 잘 제조 되었는지 그리고 상태 머신들이 얼마나 잘 기능하는지의 척도가 된다.
메모리 셀의 Vth 테스트는 셀의 게이트 전압 조절에 의해 이루어진다. 상기 게이트 전압은 테스트 동안 전원전압과는 다른 외부를 통해 제공된다. 메모리 회로에 있어서, 단자는 프로그램 전압을 받아들이는 단자가 될 수도 있다.
도 1은 메모리 셀의 드레솔드 전압 테스트를 위한 스위칭 회로를 갖는 반도체 메모리 장치의 블록도이다. 테스트 모드(테스트 신호가 하이레벨로 천이할 때)동안에, 외부패드 (10)로부터의 테스트 전압이 워드라인 출력단 (1)에 전달된다. 상기 테스트 전압은 로우 디코더 (30)를 통해 선택된 셀의 게이트 전압(워드라인)으로 제공되며, 상기 게이트 전압에서 셀이 턴온되기 시작하면 상기 게이트 전압이 바로 선택된 메모리 셀의 드레솔드 전압이 된다.
다음, 테스트 신호 (TE)가 로우레벨로 비활성화될때 즉, 프로그램 검증 모드(program verify mode) 동안, 워드라인 전압 발생 회로 (50)로부터 워드라인 전압 출력단 (1)으로 워드라인 전압이 제공된다. 상기 워드라인 전압은 로우 디코더 (30)를 통해 선택된 워드라인에 전달된다. 상기 로우 디코더 (30)는 프로그램 모드(또는 독출 모드)동안 도면에는 도시되진 않았지만 프로그램 전압 발생 회로 (50)로부터 프로그램 전압 Vpgm(또는 독출 전압 : Vread)을 받아들여 선택된 워드라인으로 이를 전달하고 비선택된 워드라인으로는 패스 전압(Vpass)를 전달한다.
도 2는 도 1의 스위칭 회로의 단면을 보여주는 도면이다.
도 2를 참조하면, 스위칭 회로는 P형 기판 (60) 내의 N-웰 (62)과 P-웰 (64)에 각각 형성된 PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다. 상기 N-웰 (62)은 전원전압(VCC, 예를 들어 2.1V 이하)에 연결되고 P-웰은 접지 (GND)에 연결된다.
도 1에 도시된 바와 같이, 반도체 메모리 장치는 외부 패드 (10), 메모리 셀어레이 (20), 로우 디코더 (30), 스위칭 회로 (40) 그리고 워드 라인 전압 발생 회로 (50)로 구성된다. 상기 스위칭 회로 (40)는 PMOS 트랜지스터(PM1), NMOS 트랜지스터(NM1)와 인버터 (INV1)를 포함한다.
멀티 비트 셀(multi bit cell)을 갖는 메모리 장치의 스위칭 회로에 있어서, 테스트 신호 (TE)가 비활성화될때(프로그램 검증 모드 동안), 00의 상태로 프로그램된 메모리 셀의 워드라인으로 예를 들어 2.8V의 전압이 공급된다고 하자. 참고로, 단일 비트 셀의 프로그램 검증 동안, 워드라인에는 0.8V-1.0V의 전압이 공급되고 멀티 비트 셀의 프로그램 검증 동안, 10 상태에서는 0.4V, 01의 상태에서는 1.6V 그리고 00의 상태에서는 2.8V의 전압이 공급된다.
상기 테스트 신호 (TE)가 비활성화될때, 상기 스위칭 회로 (40)의 PMOS 트랜지스터 (PM1)와 NMOS 트랜지스터 (NM1)는 턴오프 되지만, 도 1의 워드라인전압 발생회로의 출력단 (1)에 00 상태에서의 2.2v의 전압이 공급되고 N-웰 (62)에는 약 2.1V 이하의 낮은 전원전압이 공급되어 워드라인 전압 출력단(1)에 연결되는 PMOS 트랜지스터의 소오스 (66b)(또는 VWL)와 웰 (62)간에 PN다이오드 (D1)가 턴온되어 누설 전류가 흐르게 된다. 그러므로 정상적인 프로그램 검증을 수행할 수 없게 된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 노멀 동작 모드 동안 워드라인 전압 출력단에서 스위칭 회로에서의 누설 전류경로를 막을 수 있는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 보여주는 블록도;
도 2는 도 1의 단면을 보여주는 도면;
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블록도 및;
도 4는 본 발명의 바람직한 실시예에 따른 도 3의 제 1 및 제 2 스위칭 회로를 보여주는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100 : 외부 패드 20, 110 : 메모리 셀 어레이
30, 120 : 로우 디코더 40, 130 : 제 1 스위칭 회로
50, 140 : 워드라인 전압 발생 회로 60 : 기판
62 : N-웰 64 : P-웰
150: 제 2 스위칭 회로 176a/176b : P형 드레인/소오스 180a/180b : N형 드레인/소오스 184a/184b : N형 드레인/소오스 186, 188, 190 : 게이트 전극
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리 장치는 복수의 워드라인들에 각각 연결되는 메모리 셀들을 갖는 메모리 셀 어레이, 워드라인 전압 발생 회로, 로우 디코더, 제 1 스위칭 회로 및 제 2 스위칭 회로를 포함한다. 워드라인 전압 발생 회로는 노멀 동작 모드 동안 워드라인 전압을 발생한다. 로우 디코더는 상기 복수의 워드라인들 중 하나를 선택하고, 상기 선택된 워드라인에 상기 워드라인 전압을 제공한다. 제 1 스위칭 회로는 외부 패드에 연결되고, 테스트 모드 동안 외부로부터의 테스트 전압을 상기 워드라인 전압 출력단에 제공한다. 그리고 제 2 스위칭 회로는 상기 제 1 스위칭 회로와 상기 워드라인 전압 출력단 사이에 연결되며, 워드라인 전압 출력단의 전압레벨이 전원전압보다 높을 경우 상기 워드라인 전압 출력단에서 상기 제 1 스위칭 회로로의 전류 경로를 차단한다.
이 실시예에 있어서, 상기 노멀 동작 모드는 프로그램 검증 모드이다.
이 실시예에 있어서, 상기 각 메모리 셀은 멀티 비트 셀이다.
이 실시예에 있어서, 상기 제 2 스위칭 회로는 상기 테스트 모드를 알리는 신호가 활성화될 때 상기 워드라인 전압 출력단에 테스트 전압을 공급하고, 상기 테스트 모드를 알리는 신호가 비활성화될 때 상기 워드라인 전압 발생 회로의 출력단 전압이 전원 전압보다 높아져 워드라인 전압 출력단과 제 1 스위칭 회로와의 연결을 단절시킨다.
이 실시예에 있어서, 상기 제 2 스위칭 회로는 상기 테스트 신호를 받아들이는 게이트, 상기 스위칭 회로와 워드라인 전압 출력단 사이에 연결되는 채널을 갖는 공핍형 트랜지스터를 포함한다.
본 발명의 또 다른 특징에 의하면, 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이, 상기 워드라인들 중 하나를 선택하기 위한 로우 디코더, 제 1 및 제 2 테스트 신호에 응답하여 외부로부터의 테스트 전압을 상기 로우 디코더를 통해 선택된 워드라인에 제공하는 스위칭 회로 및 프로그램 검증 모드 동안 상기 로우 디코더를 통해 선택된 워드라인에 전압을 제공하는 워드라인 전압 발생 회로를 갖는 반도체 메모리 장치의 스위칭 회로는 상기 제 2 테스트 신호를 받아들이는 게이트, 제 1 도전형 기판내의 제 2 도전형의 웰에 형성된 드레인 및 소오스를 갖는 제 1 트랜지스터, 상기 제 1 테스트 신호를 받아들이는 게이트 및 상기 제 2 도전형의 웰과 거리를 두고 제 1 도전형의 웰 내에 형성된 드레인 및 소오스를 갖는 제 2 트랜지스터 및 상기 제 1 테스트 신호를 받아들이는 게이트 및 상기 기판에 형성된 드레인 및 소오스를 갖고 상기 드레인은 상기 워드라인 전압 발생 회로의 출력단에 연결되는 제 3 트랜지스터를 포함한다. 상기 제 1 내지 제 3 트랜지스터의 소오스들은 상호 연결되고, 상기 제 1 및 제 2 트랜지스터의 드레인은 외부 패드에 연결된다.
이 실시예에 있어서, 상기 제 1 도전형 웰은 전원 전압이 인가되는 N-웰 이고, 상기 제 2 도전형 웰은 접지 전압이 인가되는 P-웰이다.
이 실시예에 있어서, 상기 제 3 트랜지스터는 공핍형 트랜지스터이다.
이 실시예에 있어서, 상기 제 3 트랜지스터는 상기 제 1 테스트 신호가 신호가 활성화될때 워드라인 전압 발생 회로의 출력단에 테스트 전압을 공급하고, 상기 제 1 테스트 신호가 비활성화될때 상기 워드라인 전압 발생 회로의 출력단에서 상기 제 1 트랜지스터로의 전류 경로를 차단한다.
본 발명의 또 다른 특징에 의하면, 반도체 메모리 장치는 외부 전압을 받아들이는 외부 패드, 복수의 워드라인들에 각각 연결되는 복수의 멀티 비트 셀들을 갖는 메모리 셀 어레이, 프로그램 검증 모드 동안, 상기 워드라인 전압 출력단에 워드라인 전압을 제공하는 워드라인 전압 발생 회로, 상기 워드라인들중 하나를 선택하고 상기 선택된 워드라인에 전압을 제공하는 로우 디코더, 상기 외부 패드와 워드라인 전압 발생 회로의 출력단 사이에 연결되어 테스트 모드 동안 상기 워드라인 전압 출력단에 테스트 전압을 제공하는 스위칭 회로 및 상기 스위칭 회로와 워드라인 전압 발생 회로의 출력단 사이에 연결되어 상기 프로그램 검증 모드 동안, 상기 워드라인 전압이 전원전압보다 높을 때 상기 워드라인 전압 회로의 출력단에서 스위칭 회로로의 전류 패스를 차단하는 차단 회로를 포함한다.
(작용)
이와 같은 장치 및 회로에 의해서, 누설 전류 경로를 차단하기 위해서 워드라인 전압 출력단과 제 1 스위칭 회로 사이에 공핍형 트랜지스터를 연결한다. 그 결과, 워드라인 전압이 전원전압보다 높더라도 워드라인 전압 출력단에서 제 1 스위칭 회로로의 누설 전류 경로를 차단할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 및 도 4를 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치는 외부 패드 (100), 메모리 셀 어레이 (110), 로우 디코더 (120), 제 1 스위칭 회로 (130), 워드라인 전압 발생 회로 (140) 및 제 2 스위칭 회로 (150)를 포함한다.
상기 메모리 셀 어레이 (110)는 플로팅 게이트 및 콘트롤 게이트를 갖는 멀티 비트 셀들로 구성된다. 상기 로우 디코더 (120)는 셀들이 각각 연결되는 복수의 워드라인들중 하나를 선택 및 구동한다. 상기 워드라인 전압 발생 회로 (130)는 테스트 신호 (TE)에 응답하여 워드라인 전압을 워드라인 전압 출력단 (2)에 공급한다. 상기 제 1 스위칭 회로 (120)는 외부 패드 (100)와 워드라인 전압 출력단 (2) 사이에 연결되고, 테스트 모드를 알리는 테스트 신호 (TE)에 응답하여 외부로터의 테스트 전압을 상기 워드라인 전압 출력단 (2)에 공급한다.
상기 제 1 스위칭 회로 (130)는 테스트 신호 (TE)를 받아들이는 입력단과 반전된 테스트 신호를 받아들이는 출력단을 갖는 인버터 (INV11), PMOS 트랜지스터 (PM11) 및 NMOS 트랜지스터 (NM11)를 포함한다. 상기 PMOS 트랜지스터 (PM11)는 상기 인버터 (INV11)의 출력단에 연결되는 게이트 및 상기 외부 패드 (100)와 워드라인 전압 출력단 (2) 사이에 형성된 채널을 갖는다. 그리고 상기 NMOS 트랜지스터 (NM11)는 상기 인버터 (INV11)의 입력단에 연결되는 게이트 및 상기 PMOS 트랜지스터 (PM11)의 채널과 병렬로 형성된 채널을 갖는다.
상기 제 2 스위칭 회로 (150)는 워드라인 전압 출력단 (2)의 전압이 전원전압보다 높을 때 워드라인 전압(VWL)이 상기 제 1 스위칭 회로 (130)로 전달되는 것을 막는 역할을 한다. 상기 제 2 스위칭 회로 (150)는 상기 테스트 신호 (TE)를 받아들이는 게이트와 상기 PMOS 및 NMOS 트랜지스터 (PM11, NM11)의 채널과 상기 워드라인 전압 출력단 (2) 사이에 형성된 채널을 갖는 NMOS 공핍형 트랜지스터 (150)이다.
도 4는 도 3의 제 1 및 제 2 스위칭 회로의 트랜지스터들을 보여주는 단면도이다.
도 4를 참조하면, P형 기판 (170)에 N-웰 (172)이 형성되어 있고 상기 N-웰 (172)과 거리를 두고 P-웰 (174)이 형성되어 있다. 이때, 상기 N-웰 (172)은 전원전압 (VCC)에 연결되고 P-웰 (174)은 접지 (GND)에 연결된다. 상기 N-웰 (172)에는 제 1 스위칭 회로 (130)의 PMOS 트랜지스터 (PM11)의 드레인/소오스 영역이 P+ 불순물 영역 (176a, 176b)으로 형성되어 있으며, 상기 P-웰 (174)에는 상기 제 1 스위칭 회로 (130)의 NMOS 트랜지스터 (NM11)의 드레인/소오스 영역이 N+ 불순물 영역 (180a, 180b)으로 형성되어 있다.
상기 기판 (170)의 N-웰 (172)과 P-웰 (174) 사이에 공핍형 트랜지스터 (150)의 드레인/소오스 (184a, 184b) 및 채널이 형성되어 있다. 상기 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트들 (186, 188)은 제 1 스위칭 회로의 인버터(INV11) 입출력단에 각각 연결되고, 그것들의 드레인들 (176a, 180a)은 외부 패드 (100)에 공통으로 연결되며 소오스들 (176b, 180b)은 상호 공통으로 연결된다. 그리고 상기 공핍형 트랜지스터 (150)의 게이트 (190)는 테스트 신호 (TE)를 받아들이고, 드레인 (184a)은 VWL에 연결되고 그것들의 소오스 (184b)는 상기 PMOS 및 NMOS 트랜지스터들의 소오스들 (176b, 180b)에 연결된다.
본 발명의 바람직한 실시예에 따른 테스트 모드와 프로그램 검증 모드 동안의 반도체 메모리 장치의 동작은 다음과 같다.
도 3 및 도 4를 참조하면, 테스트 모드를 알리는 테스트 신호 (TE)가 하이레벨 (Vcc, 예를 들면, 2.0v)로 활성화될때, 인버터 (INV11)를 통해 PMOS 트랜지스터 (PM11), NMOS 트랜지스터 (NM11) 및 공핍형 트랜지스터 (150) 들이 턴온된다. 이와 동시에 워드라인 전압 발생 회로 (140)는 비활성화된다. 만일, 상기 공핍형 트랜지스터 (150)의 드레솔드 전압이 -1.5V이고, VCC가 2.0V라면, 공핍형 트랜지스터 (150)가 셧-오프 (shut-off)될 때까지 워드라인 전압 출력단 (2)으로 최대 3.5V의 테스트 전압이 공급된다. 그러므로 로우 디코더 (120)는 복수의 워드라인들 중 하나를 선택하고, 상기 워드라인 전압 출력단 (2)에 공급되는 테스트 전압을 선택된 워드라인으로 제공한다. 상기 로우 디코더는 (120) 도면에 도시되진 않았지만 비선택된 워드라인들에 패스 전압 (Vpass)을 제공한다.
다음, 테스트 신호 (TE)가 로우레벨로 비활성화 (GND, 0v)될때, 즉, 프로그램 검증 모드 일때 워드라인 전압 발생 회로 (120)는 활성화되고 상기 PMOS 트랜지스터 (PM11)와 NMOS 트랜지스터 (NM11)는 모두 턴오프된다. 그러므로 워드라인 전압 발생 회로 (140)는 프로그램 검증을 위한 워드라인 전압 (VWL)을 워드라인 전압 출력단 (2)에 공급한다. 예를 들어, 00상태의 셀에 대한 프로그램 검증 동안 상기 워드라인 전압 발생 회로 (140)는 2.8V의 워드라인 전압 (VWL)을 공급한다. 이때, 공핍형 트랜지스터 (150)의 게이트에는 접지 레벨의 테스트 신호 (TE)가 인가되므로 PMOS 트랜지스터 (PM11)와 NMOS 트랜지스터 (NM11)의 소오스들에는 공통으로 1.5V의 전압이 챠지된다. 즉, PMOS 트랜지스터 (PM11)의 소오스에 웰 전압 (VCC=2.1V)보다 낮은 1.5V의 전압이 챠지되므로 소오스(도 4의 176b)와 웰 (172)간의 다이오드가 턴온되어 누설 전류가 흐르는 것을 막을 수 있다.
이상과 같은 본 발명에 의하면, 낮은 전원 전압 영역에서 워드라인 전압이 전원 전압보다 높더라도 워드라인 전압 출력단에서 제 1 스위칭 회로로의 누설 전류를 차단할 수 있다.

Claims (14)

  1. 복수의 워드라인들과, 상기 워드라인들에 각각 연결되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(110);
    노멀 동작 모드 동안 워드라인 전압을 발생하는 워드라인 전압 발생 회로(140);
    상기 복수의 워드라인들 중 하나를 선택하고, 상기 선택된 워드라인에 상기 워드라인 전압을 제공하는 로우 디코더(120);
    상기 워드라인 전압 발생 회로의 워드라인 전압 출력단에 연결되고, 테스트 모드 동안 외부로부터의 테스트 전압을 상기 워드라인 전압 출력단에 제공하는 제 1 스위칭 회로(130) 및;
    상기 제 1 스위칭 회로와 상기 워드라인 전압 출력단 사이에 연결되고, 상기 워드라인 전압 출력단에서 상기 제 1 스위칭 회로로의 전류 경로를 차단하는 제 2 스위칭 회로(150)를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 노멀 동작 모드는 프로그램 검증 모드인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 각 메모리 셀은 멀티 비트 셀인 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 스위칭 회로는 상기 테스트 모드를 알리는 신호가 활성화될 때 상기 워드라인 전압 출력단에 테스트 전압을 공급하고,
    상기 테스트 모드를 알리는 신호가 비활성화될 때 상기 워드라인 전압 발생 회로의 출력단 전압이 전원 전압보다 높은 경우 워드라인 전압 출력단과 제 1 스위칭 회로와의 연결을 단절시키는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 스위칭 회로는
    테스트 모드를 알리는 신호를 받아들이는 입력단 및 출력단을 갖는 인버터;
    상기 인버터의 입출력단에 각각 연결되는 게이트 및 상호 병렬로 연결되는 채널을 갖는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 2 스위칭 회로는 상기 테스트 신호를 받아들이는 게이트, 상기 스위칭 회로와 워드라인 전압 출력단 사이에 연결되는 채널을 갖는 공핍형 트랜지스터를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 스위칭 회로는 프로그램 검증 모드 동안 상기 워드라인 전압 출력단에서 상기 제 1 스위칭 회로로의 전류 경로를 차단하는 반도체 메모리 장치.
  8. 복수의 워드라인들, 상기 워드라인들에 각각 연결되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이, 상기 워드라인들 중 하나를 선택하기 위한 로우 디코더, 제 1 및 제 2 테스트 신호에 응답하여 외부로부터의 테스트 전압을 상기 로우 디코더를 통해 선택된 워드라인에 제공하는 스위칭 회로 및 프로그램 검증 모드 동안 상기 로우 디코더를 통해 선택된 워드라인에 전압을 제공하는 워드라인 전압 발생 회로를 갖는 반도체 메모리 장치에 있어서,
    상기 스위칭 회로는
    상기 제 2 테스트 신호를 받아들이는 게이트, 제 1 도전형(P) 기판내의 제 2 도전형(N)의 웰(172)에 형성된 드레인 및 소오스를 갖는 제 1 트랜지스터;
    상기 제 1 테스트 신호를 받아들이는 게이트 및 상기 제 2 도전형의 웰과 거리를 두고 제 1 도전형의 웰(174) 내에 형성된 드레인 및 소오스를 갖는 제 2 트랜지스터 및;
    상기 제 1 테스트 신호를 받아들이는 게이트 및 상기 기판에 형성된 드레인 및 소오스를 갖고 상기 드레인은 상기 워드라인 전압 발생 회로의 출력단에 연결되는 제 3 트랜지스터를 포함하되,
    상기 제 1 내지 제 3 트랜지스터의 소오스들은 상호 연결되고, 상기 제 1 및 제 2 트랜지스터의 드레인은 외부 패드에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 도전형 웰은 전원 전압이 인가되는 N-웰이고 상기 제 2 도전형 웰은 접지 전압이 인가되는 P-웰인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 3 트랜지스터는 공핍형 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제 3 트랜지스터는 상기 제 1 테스트 신호가 신호가 활성화될때 워드라인 전압 발생 회로의 출력단으로 테스트 전압을 공급하고, 상기 제 1 테스트 신호가 비활성화될때 상기 워드라인 전압 발생 회로의 출력단에서 상기 제 1 트랜지스터로의 전류 경로를 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 외부 전압을 받아들이는 외부 패드(100);
    복수의 워드라인들과 상기 복수의 워드라인들에 각각 연결되는 복수의 멀티 비트 셀들을 갖는 메모리 셀 어레이(110);
    프로그램 검증 모드 동안, 상기 워드라인 전압 출력단에 워드라인 전압을 제공하는 워드라인 전압 발생 회로(140);
    상기 워드라인들중 하나를 선택하고 상기 선택된 워드라인에 전압을 제공하는 로우 디코더(120);
    상기 외부 패드와 워드라인 전압 발생 회로의 워드라인 전압 출력단 사이에 연결되어 테스트 모드 동안 상기 워드라인 전압 출력단에 테스트 전압을 제공하는 스위칭 회로(130) 및;
    상기 스위칭 회로(130)와 워드라인 전압 발생 회로(140)의 워드라인 전압 출력단(2) 사이에 연결되어 상기 프로그램 검증 모드 동안, 상기 워드라인 전압이 전원전압보다 높을때 상기 워드라인 전압 회로의 출력단에서 스위칭 회로로의 전류 경로를 차단하는 차단 회로(150)를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 스위칭 회로는
    테스트 모드를 알리는 제 1 테스트 신호를 받아들이는 입력단과 상기 제 1 테스트 신호를 반전시켜 제 2 테스트신호를 출력하는 출력단을 갖는 인버터 및;
    상기 인버터의 입출력단에 각각 연결되는 게이트와 상기 외부 패드와 클램프 회로 사이에 상호 병렬로 형성되는 채널을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 차단 회로는
    상기 제 1 테스트 신호를 받아들이는 게이트 및 상기 스위칭 회로와 워드라인 전압 출력단 사이에 형성되는 채널을 갖는 NMOS 공핍형 트랜지스터를 포함하는 반도체 메모리 장치.
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