KR100439045B1 - 워드 라인 전압 클램핑 회로 - Google Patents

Abstract

본 발명에 따른 워드 라인 전압 클램핑 회로는 제 1 신호에 따라 기준 전압을 발생시키는 기준 전압 발생 수단, 제 1 신호 및 제 2 신호에 따라 목표 전압보다 높은 전위의 펌핑 전압을 출력 단자로 발생시키는 부트스트랩 회로, 제 1 내지 제 3 신호에 따라 제 1 및 제 2 제어 신호를 발생시키는 제어 신호 발생 수단, 제 1 및 제 2 제어 신호에 따라 펌핑 전압을 강하시켜 비교 전압을 발생시키는 클램핑 제어 수단, 기준 전압 및 비교 전압을 비교하여 제 3 신호를 발생시키는 비교기, 제 3 신호에 따라 출력 단자의 전위를 디스챠지시켜 펌핑 전압을 목표 전압으로 강하시키는 디스챠지 수단을 포함하여 구성된다.

Description

워드 라인 전압 클램핑 회로{Circuit for clamping word-line voltage}

본 발명은 워드 라인 전압 클램핑 회로에 관한 것으로, 특히 플래쉬 메모리 셀뿐만 아니라 고전압에 의해 구동되는 소자를 위하여 전원 전압을 펌핑하는 과정에서 전원 전압의 변화에도 안정된 전위의 펌핑 전압을 발생시킬 수 있는 워드 라인 전압 클램핑 회로에 관한 것이다.

일반적으로, 플래쉬 메모리 셀이나 특정 소자들은 일반 전원 전압보다 높은 고전압에 의해 동작된다. 이러한 고전압은 펌핑 회로에 의해 생성되며, 일정 전위를 유지할 수 있도록 클램핑 회로에 의해 제어된다.

이하, 도 1을 참조하여 종래의 워드 라인 전압 클램핑 회로의 동작을 설명하기로 한다.

도 1에 도시한 바와 같이, 종래의 워드 라인 전압 클램핑 회로는 제 1 외부 신호(CE)에 따라 펌핑 노드(Q11)로 펌핑 신호(KICK)를 발생시키는 펌핑 신호 발생 수단, 출력 단자를 프리챠지시키는 프리챠지 수단(120), 제 2 외부 신호(ATD)에 따라 초기에 펌핑 노드를 디스챠지 시키는 제 1 스위칭 수단(N11), 펌핑 노드와 출력 단자간에 접속되며 펌핑 신호(KICK)가 인가되면 커패시터의 커플링 효과에 의해 출력 단자의 전위를 상승시켜 부스팅 전압(Vboot)을 발생시키는 부스팅 커패시터(Cb), 제 1 외부 신호에 따라 기준 전압을 발생시키는 기준 전압 발생 수단(130) 및 기준 전압과 펌핑 노드의 전위를 비교하여 펌핑 노드의 전위를 조절하는 클램핑 수단(140)으로 구성된다.

펌핑 신호 발생 수단(110)은 제 1 외부 신호를 반전시키기 위한 인버터(I11), 인버터(I11)의 출력 신호에 따라 전원 전압(VDD)을 스위칭 하는 제 2 스위칭 수단(P11), 전원 전압(VDD)을 소정의 전압으로 분배하기 위한 분배 수단인 제 1 및 제 2 저항(R11 및 R12)으로 구성되며, 분배된 전압은 펌핑 신호(KICK)로써 펌핑 노드(Q11)로 출력된다.

클램핑 수단(140)은 기준 전압과 펌핑 노드의 전위를 비교하기 위한 비교기(141), 비교기(141)의 출력 신호에 따라 전원 전압(VDD)을 펌핑 노드(Q11)로 스위칭 하는 제 3 스위칭 수단(P12), 비교기(141)의 출력 신호 및 제 2 외부 신호(ATD)를 입력 신호로 하는 익스클루시브(Exclusive) 노아 게이트(I12) 및 익스클루시브 노아 게이트(I12)의 출력 신호에 따라 전원 전압(VDD)을 펌핑 노드(Q11)로 스위칭 하는 제 4 스위칭 수단(P13)으로 구성된다. 여기서, 제 4 스위칭 수단(P13)의 구동 능력이 제 3 스위칭 수단(P12)의 구동능력보다 높다.

상기에서, 펌핑 신호 발생 수단(110), 프리챠지 수단(120) 및 부스팅 커패시터는 전원 전압을 펌핑하여 고전압을 생성하는 부트스트랩 회로의 기본 구성에 해당된다. 부트스트랩 회로를 구동시키기 위해서는 칩 인에이블(Chip Enable) 신호와 어드레스 천이 검출(Address Transition Detection) 신호를 입력받는다. 제 1 외부 신호(CE)가 칩 인에이블 신호에 해당되며, 제 2 외부 신호(ATD)가 어드레스 천이 검출 신호(ATD)에 해당된다. 제 1 외부 신호(CE)가 인가되면, 어드레스 신호입력(Address input)이 허용되고, 제 2 외부 신호(ATD)가 생성되기 시작한다.

먼저, 초기에는 제 1 스위칭 수단(N11)에 의해 펌핑 노드(Q11)가 디스챠지 상태를 유지하다가 제 1 외부 신호(CE)가 인가되면 디스챠지를 중단하고, 펌핑 신호 발생 수단(110)에서는 펌핑 신호(KICK)를 발생시켜 펌핑 노드(Q11)로 인가하며, 기준 전압 발생 수단(130)에서는 기준 전압(Vref)을 발생시킨다. 이때, 펌핑 신호 발생 수단(110)에 의해 발생되는 펌핑 신호(KICK)는 목표 전압보다 낮은 전압으로 발생되어 펌핑 노드(Q11)로 인가되고, 클램핑 수단(140)에 의해 목표 전압으로 클램핑 된다.

클램핑 수단(140)에 구비된 비교기(141)는 기준 전압(Vref)과 펌핑 노드(Q11)의 펌핑 신호(KICK)의 전위를 비교하여 펌핑 신호(KICK)에 추가로 챠지될 양을 결정한다.

전원 전압(VDD)이 높게 인가되어 펌핑 노드(Q11)에 전원 전압(VDD)을 조금만 챠지시켜야 하는 경우, 비교기(141)는 로우 레벨의 출력 신호를 발생시켜 구동능력이 낮은 제 3 스위칭 수단(P12)을 온상태로 만들어 펌핑 노드(Q11)에 전원 전압(VDD)을 추가로 챠지시켜줌으로써 펌핑 노드(Q11)의 전위가 목표 전위에 도달되도록 한다. 이때, 익스클루시브 노아 게이트(I12)는 비교기(141)의 출력 신호 및 펌핑 노드(Q11)의 출력 신호에 따라 하이 레벨의 신호를 발생시켜 제 4 스위칭 수단(P13)을 오프 상태로 만든다.

반대로, 전원 전압(VDD)이 낮게 인가되어 펌핑 노드(Q11)에 전원 전압(VDD)을 많이 챠지시켜야 하는 경우, 비교기(141)는 하이 레벨의 출력 신호를 발생시켜제 3 스위칭 수단(P12)은 오프 상태로 만들고, 익스클루시브 노아 게이트(I12)는 비교기(141)의 출력 신호 및 펌핑 노드(Q11)의 전위에 따라 로우 레벨의 신호를 발생시켜 구동능력이 높은 제 4 스위칭 수단(P13)을 온상태로 만들어 펌핑 노드(Q11)에 많은 양의 전원 전압(VDD)을 추가로 챠지시켜줌으로써 펌핑 노드(Q11)의 전위가 목표 전위에 도달하도록 한다.

따라서, 클램핑 수단(140)은 제 3 또는 제 4 스위칭 수단(P12 또는 P13)을 통해 전원 전압(VDD)을 펌핑 노드(Q11)로 적절하게 챠지시킴으로써 목표로 하는 부스팅 전압(Vboot)을 생성할 수 있을 정도의 전위를 갖는 펌핑 신호(KICK)를 발생시킬 수 있다.

이러한 워드 라인 전압 클램핑 회로는 전원 전압(VDD)의 변화에도 일정한 부스팅 전압(Vboot)을 발생시키기 위하여 전원전압 검출수단인 비교기(141)를 반드시 구비하여야 한다. 전원 전압(VDD)의 경우 칩(Chip) 외부에서 인가해주는 전원 전압 공급기가 안정된 전원전압(VDD)을 공급하더라도 칩 내부의 전원 전압(VDD)은 전력(Power) 소모로 인한 바운싱 효과(Bouncing effect)에 의하여 영향을 받는다. 특히, 검출(Detection)이 이루어지는 시점(Timing)은 출력 단자에서 부스팅 전압(Vboot)을 얻기 위하여 펌핑 신호(KICK)가 큰 로딩(Loading)을 가지는 부스팅 커패시터를 구동(Driving)시켜야 하는 시점이므로, 전력 소모가 심하여 노이즈(Noise)에 취약한 시점이다. 따라서, 전원 전압 검출(VDD Detection) 방식은 노이즈에 취약한 특성을 보이는 단점이 있다. 또한, 제 2 외부 신호(ATD)가 하이레벨에서 로우레벨로 변한 후에 전원 전압 검출이 시작되므로 소자의 동작 속도가 저하되는 문제점이 있다.

워드 라인 전압 클램핑 회로의 동작을 살펴보면, 항상 전류 패스가 형성되어 있어 전력 소모가 증가하는 문제점이 있다.

초기에 펌핑 노드(Q11)를 디스챠지 시키는 동작에서는, 펌핑 신호 발생 수단(110)의 스위칭 수단(P11) 및 제 1 저항(R11)을 통해 제 2 저항(R12) 및 스위칭 수단(N11)으로 연결되는 전류 패스가 형성되어 전력 소모가 발생된다.

부스팅 전압(Vboot)을 발생시키기 위하여 펌핑 노드(Q11)에 소정의 전원 전압을 추가로 챠지시키는 동작에서는 제 3 또는 제 4 스위칭 수단(P12 또는 P13)을 통해 펌핑 신호 발생 수단(110)의 제 2 저항(R12)으로 연결되는 전류 패스가 형성되어 전력 소모가 발생된다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 전압 강하 수단을 위한 트랜지스터의 바디인 트리플 p웰에 인가되는 전압을 조절하여 DC 동작 전압의 세팅(DC operation bias setting) 즉 클램핑 전압 세팅(Clamping voltage setting)을 용이하게 하고, 펌핑된 전압이 목표 전압보다 높을 경우에만 클램핑 동작이 실시되도록 하며, 클램핑 동작이 완료된 후에는 스위칭 수단을 이용해 전류 패스를 차단하여 전력 소모를 최소화하면서 동작속도를 향상시킬 수 있는 워드 라인 전압 클램핑 회로을 제공하는데 그 목적이 있다.

도 1은 종래의 워드 라인 전압 클램핑 회로의 동작을 설명하기 위한 회로도.

도 2는 본 발명에 따른 워드 라인 전압 클램핑 회로의 동작을 설명하기 위한 회로도.

도 3은 도 2의 제어 신호 발생 수단의 동작을 설명하기 위한 회로도.

도 4는 도 2 및 도 3에서 인가되는 입력 신호 및 특정 노드의 파형을 도시한 특성 그래프.

<도면의 주요 부분에 대한 부호의 설명>

110 : 펌핑 신호 발생 수단 120 : 프리챠지 수단

130, 230 : 기준 전압 발생 수단 140 : 클램핑 수단

141, 250 : 비교기 210 : 제어 신호 발생 수단

220 : 부트스트랩 회로 240 : 클램핑 제어 수단

241 : 메인 클램핑 제어 수단 242 : 서브 클램핑 제어 수단

260 : 디스챠지 수단

본 발명에 따른 워드 라인 전압 클램핑 회로는 제 1 신호에 따라 기준 전압을 발생시키는 기준 전압 발생 수단, 상기 제 1 신호 및 제 2 신호에 따라 목표 전압보다 높은 전위의 펌핑 전압을 출력 단자로 발생시키는 부트스트랩 회로, 상기 제 1 내지 제 3 신호에 따라 제 1 및 제 2 제어 신호를 발생시키는 제어 신호 발생 수단, 상기 제 1 및 제 2 제어 신호에 따라 상기 펌핑 전압을 강하시켜 비교 전압을 발생시키는 클램핑 제어 수단, 상기 기준 전압 및 상기 비교 전압을 비교하여 제 3 신호를 발생시키는 비교기, 상기 제 3 신호에 따라 상기 출력 단자의 전위를 디스챠지시켜 상기 펌핑 전압을 목표 전압으로 강하시키는 디스챠지 수단을 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.

도 2는 본 발명에 따른 워드 라인 전압 클램핑 회로의 구성 및 동작을 설명하기 위한 도시한 회로도이다. 도 3은 도 2의 제어 신호 발생 수단을 설명하기 위한 회로도이다. 도 4는 도 2 및 도 3에서 인가되는 입력 신호 및 특정 노드의 파형을 도시한 특성 그래프이다.

도 2에 도시한 바와 같이, 워드 라인 전압 클램핑 회로는 제 1 내지 제 3 신호(CE, ATD 및 CLAMP)에 따라 제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)를 발생시키는 제어 신호 발생수단(210), 제 1 및 제 2 신호(CE 및 ATD)에 따라 펌핑 전압(Vboot)을 출력 단자(OUT)로 발생시키는 부트스트랩 회로(220), 제 1 신호(CE)에 따라 기준 전압을 발생시키는 기준 전압 발생 수단(230), 제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)에 따라 펌핑 전압(Vboot)을 센싱하여 클램핑 인에이블 신호인 비교 전압(CLAMP_IN)을 발생시키는 클램핑 제어 수단(240), 기준 전압(Vref) 및 비교 전압(CLAMP_IN)을 비교하여 제 3 신호(CLAMP)를 발생시키는 비교기(250), 제 3 신호(CLAMP)에 따라 펌핑 전압(Vboot)의 전위를 소정의 전위만큼 디스챠지 시키는 디스챠지 수단(260)으로 구성된다.

제어 신호 발생 수단(210)은 제 1 및 제 2 신호(CE 및 ATD)를 입력받는 제 1 난드 게이트(I211), 제 1 난드 게이트(I211)의 출력 신호를 반전시키는 제 1 인버터(I212), 제 1 인버터(I212)의 출력 신호를 지연시키는 제 1 지연 수단(I213), 제 1 인버터(I212) 및 제 1 지연 수단(I213)의 출력 신호를 입력받는 제 1 노아 게이트(I214), 제 1 및 제 3 신호(CE 및 CALMP)를 입력받는 제 2 난드 게이트(I215), 제 2 난드 게이트(I215)의 출력 신호를 반전시키는 제 2 인버터(I216), 제 2 인버터(I216)의 출력 신호를 지연시키는 제 2 지연 수단(I217), 제 2 인버터(I216) 및 제 2 지연 수단(I217)의 출력 신호를 입력받는 제 2 노아 게이트(I218), 제 1 및 제 2 노아 게이트(I214 및 I218)의 출력 신호를 입력받아 제 1 제어 신호(CLMP_EN)를 생성시키는 제 3 난드 게이트(I219) 및 제 3 난드 게이트(I219)의 출력 신호를 반전시켜 제 2 제어 신호(CLMP_ENb)를 생성시키는 제 3 인버터(I220)로 구성된다.

클램핑 제어 수단(240)은 메인 클램핑 제어 수단(241)과 서브 클램핑 제어 수단(242)으로 구성된다.

서브 클램핑 제어 수단(242)은 드레인 단자와 게이트 단자가 접속되는 다이오드 접속 구조를 이루며 출력 단자(OUT) 및 제 1 노드(B0)간에 접속되어 제 1 노드(B0)에 제 1 전압을 발생시키는 제 1 트랜지스터(N21), 제 1 노드(B0) 및 제 2 노드(B1)간에 접속되어 제 2 노드(B1)에 제 2 전압을 발생시키는 제 2 트랜지스터(N22), 제 2 노드(B1) 및 제 3 노드(B2)간에 접속되어 제 3 노드(B2)에 제 3 전압을 발생시키는 제 3 트랜지스터(N23)와, 제 3 트랜지스터(N23)의 소오스 단자와 접지 단자간에 접속되는 제 4 트랜지스터(N24), 제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)에 따라 제 3 트랜지스터(N23)의 소오스 단자 및 제 4 트랜지스터(N24)의 게이트 단자를 연결시키는 제 1 전송 게이트(T21), 제 2 제어 신호(CLMP_ENb)에 따라 제 4 트랜지스터(N24)의 게이트 단자와 접지 단자를 연결시키는 제 5 트랜지스터(N25)로 구성된다. 제 1 내지 제 4 트랜지스터(N21 내지 N24)는 트리플 웰(Tripple well) 구조로 형성되며, 바디에 해당하는 트리플 p웰(Tripple p-well)은 접지 단자에 접속된다. 제 1 내지 제 3 트랜지스터(N21 내지 N23)의 트리플 n웰(Tripple n-well)은 각각의 드레인 단자와 연결되며, 제 4 트랜지스터(N24)의 트리플 n웰에는 전원 전압이 인가된다. 제 4 트랜지스터(N24)의 문턱 전압은 제 1 내지 3 트랜지스터(N21 내지 N23)의 문턱 전압보다 높다.

메인 클램핑 제어 수단(241)은 드레인 단자와 게이트 단자가 접속되는 다이오드 접속 구조를 이루며 출력 단자(OUT)에 직렬로 연결되어 전압 강하 수단으로 사용되는 제 6 내지 제 8 트랜지스터(N26 내지 N28)와, 제 8 트랜지스터(N28)의 소오스 단자와 접지 단자간에 접속되는 제 9 트랜지스터(N29), 제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)에 따라 제 8 트랜지스터(N28)의 소오스 단자 및 제 9 트랜지스터(N29)의 게이트 단자를 연결시키는 제 2 전송 게이트(T22), 제 2 제어 신호(CLMP_ENb)에 따라 제 9 트랜지스터(N29)의 게이트 단자와 접지 단자를 연결시키는 제 10 트랜지스터(N30)로 구성된다. 제 6 내지 제 9 트랜지스터(N26 내지 N29)는 트리플 웰(Tripple well) 구조로 형성된다. 제 6 트랜지스터(N26)의 트리플 p웰에는 제 1 및 제 2 트랜지스터(N21 및 N22)가 접속된 제 1 노드(B0)의 전위가 인가되며, 트리플 n웰은 드레인 단자와 접속된다. 제 7 트랜지스터(N27)의 트리플 p웰에는 제 2 및 제 3 트랜지스터(N22 및 N23)가 접속된 제 2 노드(B1)의 전위가 인가되며, 트리플 n웰은 드레인 단자와 접속된다. 제 8 트랜지스터(N28)의 트리플 p웰에는 제 3 및 제 4 트랜지스터(N23 및 N24)가 접속된 제 3 노드(B2)의 전위가 인가되며, 트리플 n웰은 드레인 단자와 접속된다. 제 9 트랜지스터(N29)의 트리플 p웰(Tripple p-well)은 접지 단자에 접속되며, 트리플 n웰에는 전원 전압이 인가된다. 제 9 트랜지스터(N29)의 문턱 전압은 제 6 내지 8 트랜지스터(N26 내지 N28)의 문턱 전압보다 낮다.

디스챠지 수단(260)은 출력 단자(OUT)에 접속되어 비교기(250)의 출력 신호에 따라 스위칭되는 스위칭 수단(N31)과 출력 단자(OUT)의 전위를 디스챠지시키기 위한 전류원(Current source; Is)으로 구성된다.

상기의 구성으로 이루어진 워드 라인 전압 클램핑 회로의 동작을 설명하기로 한다.

도 3 및 도 4에 도시한 바와 같이, 초기화 단계인 제 1 구간(T1)에서 하이 레벨의 제 1 및 제 2 신호(CE 및 ATD)가 인가되면 부트스트랩 회로(220)는 전원 전압을 펌핑하여 펌핑 전압(Vboot)을 발생시키고, 기준 전압 발생 수단(230)은 제 1 신호(CE)에 따라 기준 전압(Vref)을 발생시켜 비교기(250)의 제 1 입력 단자로 인가한다. 제어 신호 발생 수단(210)은 제 1 내지 제 3 신호(CE, ATD 및 CLAMP)에 따라 제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb) 발생시킨다. 제 3 신호(CLAMP)는 비교기(250)의 출력 신호로써 초기에는 로우 레벨로 인가된다. 디스챠지 수단(260)은 초기의 비교기(250) 출력 신호인 제 3 신호(CLAMP)에 따라 동작하지 않는다.

제어 신호 발생 수단(210)에서 제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)가 발생되는 동작을 설명하면 다음과 같다.

제 1 난드 게이트(I211)에 하이 레벨의 제 1 및 제 2 신호(CE 및 ATD)가 입력되면 제 1 난드 게이트(I211)는 로우 신호를 발생시키고, 이 신호는 제 1 인버터(I212)에 의해 반전된다. 제 1 노아 게이트(I214)의 제 1 입력단에는 제 1 인버터(I212)에 의해 반전된 하이 레벨의 신호가 인가되고, 제 2 입력단에는 제 1 인버터(I212)에 의해 반전된 하이 레벨의 신호가 제 1 지연 수단(I213)을 경유하여 인가되어, 제 1 노아 게이트(I214)는 로우 레벨의 신호를 발생시킨다. 이 로우 레벨의 신호는 제 3 난드 게이트(I219)의 제 1 입력단에 인가되어, 제 3 난드 게이트(I219)는 제 2 입력단에 인가되는 신호와는 상관없이 하이 레벨의 제 1 제어 신호(CLMP_EN)를 발생시킨다. 제 3 인버터(I220)는 하이 레벨의 제 1 제어 신호(CLMP_EN)를 반전시켜 로우레벨의 제 2 제어 신호(CLMP_ENb)를 발생시킨다. 이때, 제 1 지연 수단(I213)을 이용해 제 2 신호(ATD)를 지연(Delay)시킴으로써 제 1 노아 게이트(I214)에 의해 발생되는 펄스의 폭이 증가되는데, 이는 제 3 신호(CLAMP)와의 중첩(Overlap)을 위한 것이다. 제 3 신호(CLAMP)도 제 2 지연 수단(I217)을 이용해 지연(Delay)시킴으로써 제 2 노아 게이트(I218)에 의해 발생되는 펄스의 폭이 증가되는데, 이는, 제 1 제어 신호(CLMP_EN)를 보다 길고 안정된 펄스로 발생시켜 클램핑이 진행되는 동안 비교 전압(CLAMP_IN)을 안정되게 발생시킨다.

제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)는 클램핑 제어 수단(240)의 제 1 및 제 2 전송 게이트(T21 및 T22)로 인가된다. 제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)에 따라, 제 4 트랜지스터(N24)의 게이트 단자 및 드레인 단자가 제 1 전송 게이트(T21)에 의해 연결되어 서브 클램핑 제어 수단(242)이 인에이블되고, 제 8 트랜지스터(N28)의 게이트 단자 및 드레인 단자가 제 2 전송 게이트(T22)에 의해 연결되어 메인 클램핑 제어 수단(241)이 인에이블된다. 이때, 서브 클램핑 제어 수단(242)에서 발생되는 각 노드(B0 내지 B2)의 전압은 메인 클램핑 제어 수단(241)에 포함된 전압 강하용 제 6 내지 제 8 트랜지스터(N26 내지 N28)의 트리플 p웰에 인가되어 문턱 전압을 조절한다.

좀더 자세하게 설명하면, 기준 전압 발생 수단(210)에 의해 발생된 기준 전압(Vref)은 서브 클램핑 제어 수단(242)의 제 1 트랜지스터(N21)에 의해 문턱 전압만큼 강하되고, 강하된 제 1 노드(B0)의 전위는 메인 클램핑 제어 수단(241)의 제 6 트랜지스터(N26)의 트리플 p웰로 인가된다. 제 6 트랜지스터(N26)의 트리플 n웰은 드레인 단자와 접속되어 드레인 단자의 전위가 인가된다. 제 1 노드(B0)의 전위는 제 2 트랜지스터(N22)에 의해 문턱 전압만큼 강하되고, 강하된 제 2 노드(B1)의 전위는 메인 클램핑 제어 수단(241)의 제 7 트랜지스터(N27)의 트리플 p웰로 인가된다. 제 7 트랜지스터(N27)의 트리플 n웰은 드레인 단자와 접속되어 드레인 단자의 전위가 인가된다. 또한, 제 2 노드(B1)의 전위는 제 3 트랜지스터(N23)에 의해 문턱 전압만큼 강하되고, 강하된 제 3 노드(B2)의 전위는 메인 클램핑 제어 수단(241)의 제 8 트랜지스터(N28)의 트리플 p웰로 인가된다. 제 8 트랜지스터(N28)의 트리플 n웰은 드레인 단자와 접속되어 드레인 단자의 전위가 인가된다. 서브 클램핑 제어 수단(242)에서 발생된 각 노드(B0 내지 B2)의 전위가 메인 클램핑 제어 수단(241)의 제 6 내지 제 8 트랜지스터(N26 내지 N28)의 트리플 p웰에 인가되어 제 6 내지 제 8 트랜지스터(N26 내지 N28)의 문턱 전압이 조절된다.

메인 클램핑 제어 수단(241)은 직렬로 연결된 전압 강하용 트랜지스터(N26 내지 N28)를 통해 펌핑 전압(Vboot)을 소정의 전압으로 강하시키고, 제 1 전송 게이트(T21)를 통해 비교기(250)의 제 2 입력 단자에 비교 전압(CLAMP_IN)으로 인가한다.

제 2 구간(T2)에서, 비교기(250)는 클램핑 제어 수단(240)에서 발생된 비교 전압(CLAMP_IN)을 기준 전압 발생 수단(230)에서 발생된 기준 전압(Vref)과 비교한다. 부트스트랩 회로(220)는 펌핑 전압(Vboot)을 목표 전압보다 높게 생성하므로 높은 전위의 비교 전압(CLAMP_IN)이 발생하게 된다. 따라서, 초기에는 비교 전압(CLAMP_IN)이 기준 전압(Vref)보다 높게 되므로 비교기(250)는 하이 레벨의 제3 신호(CLAMP)를 발생시켜 디스챠지 수단(260)을 동작시킨다.

비교기(250)에서 발생된 제 3 신호(CLAMP)는 디스챠지 수단(260)의 스위칭 수단(N31)을 턴온시키고, 워드 라인 전압 클램핑 회로의 출력 단자(OUT)와 전류원(Is)을 연결시켜 출력 단자(OUT)의 펌핑 전압(Vboot)을 디스챠지 시킨다.

펌핑 전압(Vboot)이 디스챠지 되면서, 펌핑 전압(Vboot)이 목표 전압까지 낮아지게 되고, 이에 따라, 비교 전압(CLAMP_IN)도 기준 전압(Vref)까지 떨어지게 된다.

제 3 구간(T3)에서, 디스챠지 수단(260)에 의해 펌핑 전압(Vboot)이 디스챠지되어 비교 전압(CLAMP_IN)이 기준 전압(Vref)보다 낮아지게 되면, 비교기(250)는 로우 레벨의 제 3 신호(CLAMP)를 발생시켜 디스챠지 수단(260)의 스위칭 수단(N31)을 턴오프시킨다.

이때, 제어신호 발생 수단(210)은 제 3 신호(CLAMP)가 하이 레벨에서 로우 레벨로 바뀌면서 제 1 제어 신호(CLMP_EN)를 로우 레벨로 발생시키고, 제 2 제어 신호(CLMP_ENb)를 하이 레벨로 발생시킨다. 제어 신호 발생 수단(210)에서 제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)가 발생되는 동작을 설명하면 다음과 같다.

제 1 난드 게이트(I211)에 하이 레벨의 제 1 신호(CE)와 로우 레벨의 제 2 신호(ATD)가 입력되면 제 1 난드 게이트(I211)는 하이 신호를 발생시키고, 이 신호는 제 1 인버터(I212)에 의해 반전된다. 제 1 노아 게이트(I214)의 제 1 입력단에는 제 1 인버터(I212)에 의해 반전된 로우 레벨의 신호가 인가되고, 제 2 입력단에는 제 1 인버터(I212)에 의해 반전된 로우 레벨의 신호가 지연 수단(I213)을 경유하여 인가되어 하이 레벨의 신호를 발생시킨다. 제 2 난드 게이트(I215)는 하이 레벨의 제 1 신호(CE)와 로우 레벨의 제 3 신호(CLAMP)가 입력되어 하이 신호를 발생시키고, 이 신호는 제 2 인버터(I216)에 의해 반전된다. 제 2 노아 게이트(I218)의 제 1 입력단에는 제 2 인버터(I216)에 의해 반전된 로우 레벨의 신호가 인가되고, 제 2 입력단에는 제 2 인버터(I216)에 의해 반전된 로우 레벨의 신호가 제 2 지연 수단(I217)을 경유하여 인가되어 하이 레벨의 신호를 발생시킨다. 제 1 및 제 2 노아 게이트(I214 및 I218)에서 발생된 하이 신호는 제 3 난드 게이트(219)의 제 1 및 제 2 입력단에 인가되어 로우 레벨의 제 1 제어 신호(CLMP_EN)가 발생된다. 제 3 인버터(I220)는 로우 레벨의 제 1 제어 신호(CLMP_EN)를 반전시켜 하이 레벨의 제 2 제어 신호(CLMP_ENb)를 발생시킨다.

제 1 및 제 2 제어 신호(CLMP_EN 및 CLMP_ENb)에 따라 클램핑 제어 수단(240)의 제 1 및 제 2 전송 게이트(T21 및 T22)는 턴오프된다. 이로써, 클램핑 제어 수단(240)은 동작하지 않게 된다. 또한, 제 2 제어 신호(CLMP_ENb)에 따라 제 5 및 제 10 트랜지스터(N25 및 N30)가 턴온되면서 제 4 및 제 8 트랜지스터(N24 및 N28)의 게이트 단자에 접지 전압이 인가된다. 이로써, 제 4 및 제 8 트랜지스터(N24 및 N28)를 턴오프되고, 워드 라인 전압 클램핑 회로의 출력단자(OUT)로부터 접지 단자로의 전류패스가 차단된다. 제 2 제어 신호(CLMP_ENb)에 따라 턴온된 제 10 트랜지스터(N30)는 비교기(250)의 제 2 입력단을 접지 단자와 연결시켜 비교기(250)가 동작하지 않도록 한다.

비교기(250)의 동작이 중지되고, 제 3 신호(CLAMP)에 따라 스위칭 수단(N31)이 턴오프되면서 디스챠지 수단(260)의 동작도 중지되어 목표 전압으로 조절된 펌핑 전압(Vboot)의 디스챠지 동작은 중단되고 목표 전압이 유지된다.

이후, 워드 라인 전압 클램핑 회로의 출력 단자(OUT)와 워드 라인 단자를 연결하는 스위칭 수단(S200)을 온상태로 만들면, 목표 전압으로 조절된 펌핑 전압(Vboot)은 부하 저항(R200) 및 부하 커패시터(C200)를 통해 워드 라인으로 인가된다.

상기의 동작에서, 서브 클램핑 제어 수단(242)의 각 노드(B0 내지 B2)의 전위를 메인 클램핑 제어 수단(241)의 트랜지스터(N26 내지 N28)의 트리플 p웰로 인가함으로써 메인 클램핑 제어 수단(241)의 DC 동작 전원 세팅(DC bias setting)이 자유로와 진다. 즉, 각 트리플 nMOS 트랜지스터의 바디(Body) 전압을 제어(Control)하는 것은 각 트리플 nMOS 트랜지스터의 바디 이펙트(Body effect)에 의한 문턱 전압(Vth)을 제어하는 것이므로, 서브 클램핑 제어 수단(242)의 바이어스를 조절함으로써 부트스트랩 회로의 펌핑 전압(Vboot)을 보다 쉽고 세밀하게 조절하는 것이 가능하다. 이것은 곧 워드 라인(Word-line) 전압을 조절하는 것과 직결되므로 워드 라인 전압 클램핑 레벨(Word-line clamping level)을 조절하는 것이 자유로와 짐을 의미한다.

또한, 서브 클램핑 제어 수단(242)에 의하여 생성된 제 1 내지 제 3 노드(B0 내지 B2)의 전위를 이용하여 메인 클램핑 제어 수단(241)의 트리플 nMOS 트랜지스터(N26 내지 N28)의 바디인 트리플 p웰을 바이어싱(Biasing)함으로써 각 트리플nMOS 트랜지스터의 lot-to-lot, wafer-to-wafer 변화(Variation)에 강해진다.

특히, 워드 라인 전압 클램핑 회로는 부트스트랩 회로(220)에서 발생된 펌핑 전압(Vboot)이 목표 전압 이상이 되어야만 클램핑 동작이 이루어지도록 하였으며, 클램핑 동작이 완료된 후에는 클램핑 제어 수단(240)의 모든 전류 패스를 차단하여 전력 소모를 최소화한다.

제 2 신호(ATD)의 경우, 도 4에 도시한 바와 같이, 제어 신호 발생 수단(210)의 제 1 지연 수단(I213)에 의하여 입력된 펄스 폭(Pulse width)보다 약간 더 길어진다. 이는, 제 3 신호(CLAMP)와의 중첩(Overlap)을 위한 것이다. 또한, 제 3 신호(CLAMP)의 경우도 제어 신호 발생 수단(210)의 제 2 지연 수단(I218)에 의하여 초기에 생성된 펄스 폭보다 더 길어지는데, 이는 전체적으로 신호(Signal)를 안정하게 만들기 위해서이다.

상술한 바와 같이, 본 발명은 전원 전압 검출을 하지 않고도 펌핑 전압을 목표 전압으로 클램핑하므로 상대적으로 노이즈(Noise)에 강하고, 클램핑이 실시된 후에는 전류패스를 차단하여 전력 소모를 최소화할 수 있으며, 클램핑을 실시하기 위한 대기 시간(Waiting time)이나 타이밍 손실(Timing loss)이 없으므로 속도가 향상되고, 전압 강하용 트랜지스터의 바디 바이어스를 조절하므로써 클램핑 전압 세팅을 용이하게 할 수 있으며 lot-to-lot, wafer-to-wafer 변화(Variation)에 강해진다.

Claims (18)

1. 제 1 신호에 따라 기준 전압을 발생시키는 기준 전압 발생 수단,

   상기 제 1 신호 및 제 2 신호에 따라 목표 전압보다 높은 전위의 펌핑 전압을 출력 단자로 발생시키는 부트스트랩 회로,

   상기 제 1 내지 제 3 신호에 따라 제 1 및 제 2 제어 신호를 발생시키는 제어 신호 발생 수단,

   상기 제 1 및 제 2 제어 신호에 따라 인에이블 되며, 전압 강하용 트랜지스터들의 문턱 전압이 조절되도록 상기 전압 강하용 트랜지스터들의 웰 바이어스 전압을 조절하고, 이를 통해 상기 펌핑 전압을 강하시켜 비교 전압을 발생시키는 클램핑 제어 수단,

   상기 기준 전압 및 상기 비교 전압을 비교하여 제 3 신호를 발생시키는 비교기,

   상기 제 3 신호에 따라 상기 출력 단자의 전위를 디스챠지시켜 상기 펌핑 전압을 목표 전압으로 강하시키는 디스챠지 수단을 포함하여 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
2. 제 1 항에 있어서,

   상기 디스챠지 수단은 상기 출력 단자에 접속되어 상기 비교기의 출력 신호에 따라 스위칭 되는 스위칭 수단 및

   상기 스위칭 수단 및 접지 단자간에 접속되며 상기 출력 단자의 전위를 디스챠지시키기 위하여 상기 접지 단자로 전류를 발생시키는 전류원으로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
3. 제 1 항에 있어서,

   상기 제어 신호 발생 수단은 상기 제 1 및 제 2 신호가 입력되는 제 1 난드 게이트,

   상기 제 1 난드 게이트의 출력 신호를 반전시키는 제 1 인버터,

   상기 제 1 인버터의 출력 신호를 지연시키기 위한 제 1 지연 수단,

   상기 제 1 인버터 및 상기 제 1 지연 수단의 출력 신호가 입력되는 제 1 노아 게이트,

   상기 제 1 및 제 3 신호가 입력되는 제 2 난드 게이트,

   상기 제 2 난드 게이트의 출력 신호를 반전시키는 제 2 인버터,

   상기 제 2 인버터의 출력 신호를 지연시키기 위한 제 2 지연 수단,

   상기 제 2 인버터 및 상기 제 2 지연 수단의 출력 신호가 입력되는 제 2 노아 게이트,

   상기 제 1 및 제 2 노아 게이트의 출력 신호가 입력되어 상기 제 1 제어 신호를 발생시키는 제 3 난드 게이트 및

   상기 제 3 난드 게이트의 출력 신호를 반전시켜 상기 제 4 제어 신호를 발생시키는 제 3 인버터로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
4. 제 1 항에 있어서,

   상기 클램핑 제어 수단은 상기 제 1 및 제 2 제어 신호에 따라 상기 펌핑 전압을 강하시켜 제 1 내지 제 3 전압을 발생시키는 서브 클램핑 제어 수단 및

   상기 제 1 및 제 2 제어 신호에 따라 상기 펌핑 전압을 강하시켜 상기 비교 전압을 발생시키되, 상기 제 1 내지 제 3 전압을 트리플 p웰로 인가받는 전압 강하용 트랜지스터의 문턱 전압이 조절되어 상기 비교 전압을 조절할 수 있는 메인 클램핑 제어 수단으로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
5. 제 4 항에 있어서,

   상기 서브 클램핑 제어 수단은 상기 출력 단자에 드레인 및 게이트 단자가 접속되어 상기 펌핑 전압을 강하시켜 상기 제 1 전압을 발생시키는 제 1 트랜지스터,

   상기 제 1 트랜지스터의 소오스 단자에 드레인 및 게이트 단자가 접속되어 상기 제 1 전압을 강하시켜 상기 제 2 전압을 발생시키는 제 2 트랜지스터,

   상기 제 2 트랜지스터의 소오스 단자에 드레인 및 게이트 단자가 접속되어 상기 제 2 전압을 강하시켜 상기 제 3 전압을 발생시키는 제 3 트랜지스터,

   상기 제 3 트랜지스터 및 접지 단자간에 접속되는 제 4 트랜지스터,

   상기 제 1 및 제 2 제어 신호에 따라 상기 제 4 트랜지스터의 드레인 단자와 게이트 단자를 연결시키는 제 1 전송 게이트,

   상기 제 2 제어 신호에 따라 상기 제 4 트랜지스터의 게이트 단자와 접지 단자를 연결시키는 제 5 트랜지스터로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
6. 제 5 항에 있어서,

   상기 제 1 내지 제 4 트랜지스터는 트리플 nMOS 트랜지스터로 이루어져 트리플 p웰은 접지 단자와 연결되고, 상기 제 1 내지 제 3 트랜지스터의 트리플 n웰은 드레인 단자와 연결되며, 상기 제 4 트랜지스터의 트리플 n웰에는 전원 전압이 인가되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
7. 제 5 항에 있어서,

   상기 제 1 내지 제 3 트랜지스터의 문턱 전압은 상기 제 4 트랜지스터의 문턱 전압보다 낮은 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
8. 제 4 항에 있어서,

   상기 메인 클램핑 제어 수단은 상기 출력 단자에 직렬로 접속되고, 게이트 단자 및 트리플 n웰이 드레인 단자에 접속되며, 상기 제 1 내지 제 3 전압이 각각의 트리플 p웰에 인가되어 상기 펌핑 전압을 강하시키는 제 6 내지 제 8 트랜지스터,

   상기 제 8 트랜지스터 및 접지 단자간에 접속되어 트리플 n웰에는 전원 전압이 인가되고, 트리플 p웰은 접지 단자와 접속되는 제 9 트랜지스터,

   상기 제 1 및 제 2 제어 신호에 따라 상기 제 9 트랜지스터의 드레인 단자와 게이트 단자를 연결시키며 상기 제 6 내지 제 8 트랜지스터에 의해 강하된 전압을 비교 전압으로 출력 단자에 전달하는 제 2 전송 게이트,

   상기 제 2 제어 신호에 따라 상기 제 9 트랜지스터의 게이트 단자와 접지 단자를 연결시키는 제 10 트랜지스터로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
9. 제 8 항에 있어서,

   상기 제 5 내지 제 8 트랜지스터의 문턱 전압은 상기 제 9 트랜지스터의 문턱 전압보다 높은 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
10. 높은 전위의 펌핑 전압을 소정의 전위로 강하시킨 비교 전압을 기준 전압과비교하고, 그 결과에 따라 출력 단자의 상기 펌핑 전압을 디스챠지시켜 목표 전위의 워드 라인 전압을 발생시키되 상기 워드 라인 전압의 클램핑 레벨을 용이하게 조절하기 위한 클램핑 회로에 있어서,

    출력 단자에 직렬로 연결되며 게이트 단자 및 트리플 n웰이 드레인 단자에 접속되고, 트리플 p웰은 접지 단자와 접속된 다수의 트랜지스터를 이용해 상기 펌핑 전압을 강하시켜 제 1 내지 제 3 전압을 발생시키고,

    출력 단자에 직렬로 연결되며 게이트 단자 및 트리플 n웰이 드레인 단자와 접속된 각각의 트랜지스터의 트리플 p웰에 상기 제 1 내지 제 3 전압을 인가하여 문턱 전압을 조절한 상태에서 상기 펌핑 전압을 강하시켜 상기 비교 전압을 발생시키는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
11. 제 1 신호에 따라 기준 전압을 발생시키는 기준 전압 발생 수단,

    상기 제 1 신호 및 제 2 신호에 따라 목표 전압보다 높은 전위의 펌핑 전압을 출력 단자로 발생시키는 부트스트랩 회로,

    상기 제 1 내지 제 3 신호에 따라 제 1 및 제 2 제어 신호를 발생시키는 제어 신호 발생 수단,

    상기 제 1 및 제 2 제어 신호에 따라 상기 펌핑 전압을 강하시켜 제 1 내지 제 3 전압을 발생시키는 서브 클램핑 제어 수단 및 상기 제 1 및 제 2 제어 신호에 따라 상기 펌핑 전압을 강하시켜 상기 비교 전압을 발생시키되, 상기 제 1 내지 제3 전압을 트리플 p웰로 인가받는 전압 강하용 트랜지스터의 문턱 전압이 조절되어 상기 비교 전압을 조절할 수 있는 메인 클램핑 제어 수단으로 구성되는 클램핑 제어 수단,

    상기 기준 전압 및 상기 비교 전압을 비교하여 제 3 신호를 발생시키는 비교기,

    상기 제 3 신호에 따라 상기 출력 단자의 전위를 디스챠지시켜 상기 펌핑 전압을 목표 전압으로 강하시키는 디스챠지 수단을 포함하여 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
12. 제 11 항에 있어서,

    상기 디스챠지 수단은 상기 출력 단자에 접속되어 상기 비교기의 출력 신호에 따라 스위칭 되는 스위칭 수단 및

    상기 스위칭 수단 및 접지 단자간에 접속되며 상기 출력 단자의 전위를 디스챠지시키기 위하여 상기 접지 단자로 전류를 발생시키는 전류원으로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
13. 제 11 항에 있어서,

    상기 제어 신호 발생 수단은 상기 제 1 및 제 2 신호가 입력되는 제 1 난드게이트,

    상기 제 1 난드 게이트의 출력 신호를 반전시키는 제 1 인버터,

    상기 제 1 인버터의 출력 신호를 지연시키기 위한 제 1 지연 수단,

    상기 제 1 인버터 및 상기 제 1 지연 수단의 출력 신호가 입력되는 제 1 노아 게이트,

    상기 제 1 및 제 3 신호가 입력되는 제 2 난드 게이트,

    상기 제 2 난드 게이트의 출력 신호를 반전시키는 제 2 인버터,

    상기 제 2 인버터의 출력 신호를 지연시키기 위한 제 2 지연 수단,

    상기 제 2 인버터 및 상기 제 2 지연 수단의 출력 신호가 입력되는 제 2 노아 게이트,

    상기 제 1 및 제 2 노아 게이트의 출력 신호가 입력되어 상기 제 1 제어 신호를 발생시키는 제 3 난드 게이트 및

    상기 제 3 난드 게이트의 출력 신호를 반전시켜 상기 제 4 제어 신호를 발생시키는 제 3 인버터로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
14. 제 11 항에 있어서,

    상기 서브 클램핑 제어 수단은 상기 출력 단자에 드레인 및 게이트 단자가 접속되어 상기 펌핑 전압을 강하시켜 상기 제 1 전압을 발생시키는 제 1 트랜지스터,

    상기 제 1 트랜지스터의 소오스 단자에 드레인 및 게이트 단자가 접속되어 상기 제 1 전압을 강하시켜 상기 제 2 전압을 발생시키는 제 2 트랜지스터,

    상기 제 2 트랜지스터의 소오스 단자에 드레인 및 게이트 단자가 접속되어 상기 제 2 전압을 강하시켜 상기 제 3 전압을 발생시키는 제 3 트랜지스터,

    상기 제 3 트랜지스터 및 접지 단자간에 접속되는 제 4 트랜지스터,

    상기 제 1 및 제 2 제어 신호에 따라 상기 제 4 트랜지스터의 드레인 단자와 게이트 단자를 연결시키는 제 1 전송 게이트,

    상기 제 2 제어 신호에 따라 상기 제 4 트랜지스터의 게이트 단자와 접지 단자를 연결시키는 제 5 트랜지스터로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
15. 제 14 항에 있어서,

    상기 제 1 내지 제 4 트랜지스터는 트리플 nMOS 트랜지스터로 이루어져 트리플 p웰은 접지 단자와 연결되고, 상기 제 1 내지 제 3 트랜지스터의 트리플 n웰은 드레인 단자와 연결되며, 상기 제 4 트랜지스터의 트리플 n웰에는 전원 전압이 인가되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
16. 제 14 항에 있어서,

    상기 제 1 내지 제 3 트랜지스터의 문턱 전압은 상기 제 4 트랜지스터의 문턱 전압보다 낮은 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
17. 제 11 항에 있어서,

    상기 메인 클램핑 제어 수단은 상기 출력 단자에 직렬로 접속되고, 게이트 단자 및 트리플 n웰이 드레인 단자에 접속되며, 상기 제 1 내지 제 3 전압이 각각의 트리플 p웰에 인가되어 상기 펌핑 전압을 강하시키는 제 6 내지 제 8 트랜지스터,

    상기 제 8 트랜지스터 및 접지 단자간에 접속되어 트리플 n웰에는 전원 전압이 인가되고, 트리플 p웰은 접지 단자와 접속되는 제 9 트랜지스터,

    상기 제 1 및 제 2 제어 신호에 따라 상기 제 9 트랜지스터의 드레인 단자와 게이트 단자를 연결시키며 상기 제 6 내지 제 8 트랜지스터에 의해 강하된 전압을 비교 전압으로 출력 단자에 전달하는 제 2 전송 게이트,

    상기 제 2 제어 신호에 따라 상기 제 9 트랜지스터의 게이트 단자와 접지 단자를 연결시키는 제 10 트랜지스터로 구성되는 것을 특징으로 하는 워드 라인 전압 클램핑 회로.
18. 제 11 항에 있어서,

    상기 제 5 내지 제 8 트랜지스터의 문턱 전압은 상기 제 9 트랜지스터의 문턱 전압보다 높은 것을 특징으로 하는 워드 라인 전압 클램핑 회로.