KR100377493B1 - 전압 레벨 변환 회로 및 이것을 이용한 반도체 기억 장치 - Google Patents

전압 레벨 변환 회로 및 이것을 이용한 반도체 기억 장치 Download PDF

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Abstract

면적 증대나 제어 시간 증대를 수반하지 않고, 확실한 전압 레벨 변환 동작을 가능하게 한 전압 레벨 변환 회로를 제공한다.
전압 레벨 변환 회로(14)는 VSW-VSS로 되는 진폭을 갖는 입력 신호 A, B를, 그 저레벨측 VSS를 보다 저레벨 VBB로 천이한 신호 OUTA, OUTB로 변환한다. PMOS 트랜지스터쌍 QP41, QP42는 소스에 VSW가 제공되고, 게이트가 각각 입력 단자(43, 44)에 접속되며, 드레인이 각각 출력 단자(45, 46)에 접속된다. NNMOS 트랜지스터쌍 QN41, QN42는 소스에 VBB가 제공되고, 게이트는 각각 출력 단자(46, 45)에 접속된다. PMOS 트랜지스터 QP41, QP42와 NMOS 트랜지스터 QN41, QN42 사이에, 각각 입력 신호에 의해 제어되는 NMOS 트랜지스터 QN43, QN44가 삽입되어 있다.

Description

전압 레벨 변환 회로 및 이것을 이용한 반도체 기억 장치{VOLTAGE LEVEL CONVERSION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 신호 전압 레벨을 변환하는 전압 레벨 변환 회로 및 상기 전압 레벨 변환 회로를 이용한 반도체 기억 장치에 관한 것이다.
종래부터, 여러가지의 전기적 재기입이 가능한 불휘발성 반도체 메모리(EEPROM)가 알려져 있다. EEPROM의 메모리셀에는 통상, 부유 게이트와 제어 게이트가 적층된 MOS 트랜지스터 구조가 이용된다. 메모리셀 어레이의 형식에는, 복수의 메모리셀을 NOR형에 접속하여 배열하는 것과, NAND형에 접속하여 배열하는 것이 있다. 어느 쪽의 형식에 있어서도, 데이터 기입이나 소거, 그 밖의 동작 모드에 따라서 메모리 내부에서 승압된 여러가지의 고전압이나 마이너스 전압 등이 이용된다.
NOR형 EEPROM에 대하여 설명하면 다음과 같다. 데이터 기입에는, 선택된 메모리셀에는 소스를 접지한 상태에서 드레인에 5V, 제어 게이트에 9V를 인가한다. 이에 따라, 선택된 메모리셀에서는 부유 게이트에 열 전자가 주입되며, 선택된 메모리셀의 임계치가 플러스 방향으로 이동한다. 이것이 기입 상태(예를 들면, "0" 상태)이다.
데이터 기입 시에는 기입이 행해졌는지의 여부를 확인하는 기입 검증 동작이 행해진다. 이 기입 검증 동작에서는 제어 게이트에 통상의 판독 전압보다 높고, 예를 들면 6.5V를 인가하여 판독을 행하고, 기입 데이터가 "0"이 되는지의 여부의 판정을 행한다. 기입이 불충분하면 재기입을 행한다.
데이터 소거는 통상의 블록 단위로 일괄 소거가 행해진다. 예를 들면 선택된 블록의 메모리셀의 드레인을 부유로 하여, 제어 게이트에는 -7V를 인가하고, 공통 소스에 5V를 인가한다. 이에 따라, 부유 게이트 중의 전자는 터널 전류에 의해 소스로 방출되며, 임계치가 마이너스 방향으로 이동한다. 이것이 소거 상태(예를 들면, "1" 상태)이다. 또한 소스 영역, 웰 영역에 예를 들면 10V를 인가함으로써 마찬가지의 소거를 할 수 있다. 이 경우, 전자는 터널 전류에 의해 채널 전체면에서 방출된다.
데이터 소거 시에도 소거 검증 동작이 행해진다. 이 소거 검증 동작에서는 제어 게이트에 통상의 판독 전압보다 낮은 전압, 예를 들면 4V를 인가하여, 판독을 행하여 소거 블록의 메모리셀이 "1"이 되는지의 여부의 판정을 행한다. 소거가 불충분하면 추가 소거를 행한다.
한편, 소거 블록 중에서 소거되기 쉬운 메모리셀에서는 과소거가 발생한다. 제어 게이트가 0V라도 전류가 흐르는 마이너스의 임계치를 갖는 과소거 상태의 메모리셀이 있으면, 비선택 메모리셀의 제어 게이트에 0V를 제공하여, "0" 상태인 선택 메모리셀의 제어 게이트에 판독 전압을 제공하여 데이터 판독을 행하는 경우에 비선택 메모리셀에서의 누설에 의해 정상적인 판독 동작이 저해되며, "1" 판독이 되게 된다. 또한, 데이터 기입 시에도 과소거의 메모리 셀을 위해 기입 전류 이외의 전류가 흐르기 때문에 문제가 된다.
따라서, 과소거 셀의 과소거 상태를 완화하기 위해서는 임시 기입을 행하는 방법이 이용된다. 그 하나는 제어 게이트에 0V를 제공하고, 비트선에 5V를 제공하여, 비트선에 따른 메모리셀을 임시 기입 조건으로 설정하는 방법이다. 이것은, 드레인으로부터의 용량 결합에 의한 부유 게이트의 전위 상승을 이용하는 것으로,부유 게이트에 전자가 주입되면 그 전위 저하에 의해 자동적으로 기입 조건을 만족시키지 못하게 되므로, 자기수속법(自己收束法)이라고 칭해진다.
과소거 상태를 완화하는 또 하나의 방법은 통상의 기록 조건보다 완화된 조건으로, 예를 들면 제어 게이트에 3V 정도를 제공하고, 드레인에 5V를 제공하여, 선택 메모리셀을 임시 기입 조건으로 설정하는 방법이다. 이에 따라, 메모리셀의 부유 게이트에 열전자가 주입되어 과소거 상태가 완화된다. 단지 이 때, 비선택의 과소거 셀이 온으로 되지 않도록 비선택 셀의 제어 게이트에는, 예를 들면 -1.5V를 인가한다.
도 11은 이상과 같은 EEPROM 메모리셀의 각종 상태의 Vgs-Ids 특성을 나타내고 있다. 정상적인 기입 상태("0")와 소거 상태("1")는 제어 게이트에 제공되는 판독 전압 Vread에서 전자는 오프, 후자는 온으로서 구별된다. 과소거 상태는 임계치가 마이너스가 되기까지 전자가 방출된 상태이다. 임시 기입 상태 (1) 및 (2)는 각각 상술한 자기 수속법에 의한 임시 기입 및 적극적인 임시 기입을 행한 상태를 나타내고 있다.
상술된 바와 같이, EEPROM에서는 동작 모드에 따라서 여러가지의 제어 전압이 이용되기 때문에, 칩 내부에는 여러가지의 고전위를 발생시키는 승압 전원 회로가 설치되며 또한 어드레스 디코드부에는 VCC-VSS 진폭의 신호 전압을 여러가지 레벨의 제어 전압으로 변환하는 전압 레벨 변환 회로가 설치된다. 예를 들면, 도 12에 도시한 바와 같이, 워드선을 선택 구동하는 로우 디코드부(1)의 출력부에는 제1 레벨 변환 회로(2) 및 제2 레벨 변환 회로(3)가 설치된다.
로우 디코드부(1)에서는 어드레스 A0, A1, …의 일치 검출을 행하여 상보적인 디코드 출력 신호 a, b를 출력한다. 이 디코드 출력 신호 a, b는 VCC-VSS의 진폭을 갖는다. 제1 레벨 변환 회로(2)에서는 이 디코드 신호 a, b의 고레벨측을, 예를 들면 보다 고레벨의 전위 VSW로 천이한 신호 A, B로 변환한다. VSW는 도시하지 않은 승압 전원 회로로부터 출력되는 기입용 고전위 VPP로, 혹은 판독 시에는 Vread로 되는 것이다. 제2 레벨 변환 회로(3)는 제1 레벨 변환 회로(2)로부터 얻어지는 신호 A, B의 저레벨측을 더 저레벨의 마이너스 전위 VBB로 천이한 신호 OUTA, OUTB를 출력한다. 이 제2 레벨 변환 회로(3)로부터 얻어지는 신호 OUTA, OUTB 중 적어도 한쪽이 도시하지 않은 워드선 구동 회로로 보내진다.
제1 레벨 변환 회로(2)는 신호 a, b가 입력되는 VSS측의 NMOS 트랜지스터쌍 QN1, QN2와, VSW측의 PMOS 트랜지스터쌍 QP1, QP2로 구성된다. 고레벨측의 전위를 VCC에서 VSW로 천이하기 위해 PMOS 트랜지스터쌍 QP1, QP2는 게이트와 드레인을 서로 교차 접속한 플립플롭 구성으로서, 그 플러스 귀환 동작에 의해 고레벨측의 전위 천이를 가능하게 하고 있다.
제2 레벨 변환 회로(3)는 신호 A, B가 입력되는 고레벨 VSW측의 PMOS 트랜지스터쌍 QP3, QP4와, 저레벨 VBB측의 NMOS 트랜지스터쌍 QN3, QN4로부터 구성된다. 여기서는 저레벨측의 전위를 VSS에서 VBB로 천이하기 위해서, NMOS 트랜지스터쌍 QN3, QN4의 게이트와 드레인을 서로 교차 접속한 플립플롭 구성으로 하고 있다.
그러나, 상술한 레벨 변환 회로(2, 3)에는 레벨 천이의 스위칭 동작이 반드시 확실하지는 않다는 문제가 있다. 구체적으로 저레벨측의 천이를 행하는 제2 레벨 변환 회로(3)에 대하여 이 문제를 명확히 한다.
제2 레벨 변환 회로(3)의 PMOS 트랜지스터 QP3과 NMOS 트랜지스터 QN3측의 전류 경로에 대하여, 그 전압-전류 특성을 나타내면 도 13과 같아진다. 도 13에서는 NMOS 트랜지스터 QN3의 게이트 전압이 Vg=VSW일 때의 정적 특성 곡선과, 입력 신호 a에 의해 컨덕턴스가 제어되는 PMOS 트랜지스터 QP3에 의한 부하 곡선을 나타내고 있다.
도 13에서는 PMOS 트랜지스터 QP3의 부하 곡선의 전압 0V(즉, 입력 신호 A=VSS일 때)에서의 전류를 I1로 하고, NMOS 트랜지스터 QN3의 전압 0V에서의 전류를 I2로 하여 나타내고 있다. 제1 레벨 변환 회로(3)가 정상적으로 레벨 변환 동작을 행하기 위해서는 도 13에 도시한 바와 같이, I1>I2인 것이 필요 조건이 된다. 만약, 이 조건을 만족하지 못한다면 QP3이 오프, QP4가 온, 따라서 QN3이 온, QN4가 오프인 상태(A=VSW, B=VSS)로부터, 입력이 반전했을 때 QN3이 오프, QN4가 온인 상태로 천이하기 어렵다. 왜냐하면, PMOS 트랜지스터 QP3의 입력 신호 A의 저레벨은 VSS이며, 도 13에 도시한 바와 같이 PMOS 트랜지스터 QP3은 전류 I1 이상의 전류를 흘릴 수 없고, 또한 온 상태에 있는 NMOS 트랜지스터 QN3은 소스에 마이너스 전위 VBB가 제공되어 충분히 온 상태로 되어 있어서, 오프 상태로 하기 어렵기 때문이다.
이 문제를 해결하기 위해서는, 예를 들면 PMOS 트랜지스터 QP3, QP4의 전류 용량을 크게 하거나 혹은 저레벨측 전위 VBB를 회로가 상태 천이한 후에 제공하도록 하고, 그 때까지는 VSS로 유지하는 것을 생각할 수 있다. 따라서, 전자는 칩레이아웃 면적의 증대를 초래한다. 또한, 후자는 데이터 기입 등의 동작 제어의 시간 증대를 초래한다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 면적 증대나 제어 시간 증대를 수반하지 않고, 확실한 전압 레벨 변환 동작을 가능하게 한 전압 레벨 변환 회로를 제공하는 것을 목적으로 하고 있다.
본 발명은 또한 그와 같은 전압 레벨 변환 회로를 내장한 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 전압 레벨 변환 회로는 제1 전위가 공급되는 제1 전원 단자와, 상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와, 고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와, 상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와, 소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와, 드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 NMOS 트랜지스터와, 드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되며, 드레인이 상기 제1 NMOS 트랜지스터의 소스에접속되고, 게이트가 상기 제2 출력 단자에 접속된 제3 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에 따른 전압 레벨 변환 회로는 또한 제1 전위가 공급되는 제1 전원 단자와, 상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와, 고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와, 상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와, 소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와, 드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제2 출력 단자에 접속된 제1 NMOS 트랜지스터와, 드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제2 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 입력 단자에 접속된 제3 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 입력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에 따른 전압 레벨 변환 회로는 또한, 제1 전위가 공급되는 제1 전원 단자와, 상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와, 고레벨이 상기 제1 전위와 제2 전위 사이에 있으며 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와, 상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와, 소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와, 드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 PMOS 트랜지스터와, 드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되며, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에 따른 전압 레벨 변환 회로는 또한, 제1 전위가 공급되는 제1 전원 단자와, 상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와, 고레벨이 상기 제1 전위와 제2 전위 사이에 있으며, 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와, 상기 제1입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와, 소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와, 드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제2 출력 단자에 접속된 제1 PMOS 트랜지스터와, 드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제2 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 입력 단자에 접속된 제3 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 입력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명은 또한, 전기적 재기입이 가능한 메모리셀이 배열된 메모리셀 어레이와, 어드레스 신호를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하기 위한 디코드 출력 신호를 출력하는 디코드 회로와, 워드선을 선택하기 위한 상기 디코드 출력 신호의 고레벨측을 동작 모드에 따라 보다 고레벨로 변환한 제1 레벨 변환 출력 신호를 출력하기 위한 제1 전압 레벨 변환 회로와, 상기 제1 레벨 변환 출력 신호의 저레벨측을 동작 모드에 따라 보다 저레벨로 변환한 제2 레벨 변환 출력 신호를 출력하기 위한 제2 전압 레벨 변환 회로와, 상기 제2 레벨 변환 출력 신호에 의해 제어되어 상기 메모리셀 어레이의 워드선을 구동하는 워드선 구동회로를 구비한 반도체 기억 장치에 있어서, 상기 제1 전압 레벨 변환 회로는 제1 전위가 공급되는 제1 전원 단자와, 상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와, 고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와, 상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와, 소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와, 드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 PMOS 트랜지스터와, 드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명은 또한, 전기적 재기입이 가능한 메모리셀이 배열된 메모리 셀 어레이와, 어드레스 신호를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하기 위한 디코드 출력 신호를 출력하는 디코드 회로와, 워드선을 선택하기 위한 상기 디코드 출력 신호의 고레벨측을 동작 모드에 따라 보다 고레벨로 변환한 제1레벨 변환 출력 신호를 출력하기 위한 제1 전압 레벨 변환 회로와, 상기 제1 레벨 변환 출력 신호의 저레벨측을 동작 모드에 따라 보다 저레벨로 변환한 제2 레벨 변환 출력 신호를 출력하기 위한 제2 전압 레벨 변환 회로와, 상기 제2 레벨 변환 출력 신호에 의해 제어되어 상기 메모리셀 어레이의 워드선을 구동하는 워드선 구동 회로를 구비한 반도체 기억 장치에 있어서, 상기 제2 전압 레벨 변환 회로는 제1 전위가 공급되는 제1 전원 단자와, 상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와, 고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와, 상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와, 소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되고, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와, 소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와, 드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 NMOS 트랜지스터와, 드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 NMOS 트랜지스터와, 소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에 따르면, PMOS 트랜지스터쌍과 NMOS 트랜지스터쌍에 의해 구성되는 전압 레벨 변환 회로의 전류 경로 내에, 입력 신호에 의해 제어되는 전류 제한용의 트랜지스터를 삽입함으로써, 확실한 전압 레벨 변환 동작이 가능해진다. 전류 제한용의 트랜지스터는, 입력 신호의 저레벨측을 보다 저레벨로 천이시키는 경우에는 NMOS 트랜지스터이고, 입력 신호의 고레벨측을 보다 고레벨로 천이시키는 경우에는 PMOS 트랜지스터이다. 이들의 전류 제한용 트랜지스터를 삽입하는 것은, 입력 신호에 의해 스위칭하는 트랜지스터의 전류 용량을 크게 하는 경우에 비해, 레이아웃 면적의 증대는 작다. 또한, 전압 레벨 변환 회로의 스위칭 동작 후에, 회로에 제공하는 저레벨 전위 혹은 고레벨 전위를 천이시키는 방식과 달리, 레벨 천이 동작의 제어에 여분의 시간이 걸리지 않는다. 따라서, 본 발명에 따른 전압 레벨 변환 회로를 반도체 기억 장치에 내장시킨 경우에, 동작 모드 제어에 쓸모없는 시간 지연이 발생하지 않는다.
도 1은 본 발명의 실시예에 따른 EEPROM의 주요부 구성을 나타내는 도면.
도 2는 동일 실시예의 메모리 셀 구조를 나타내는 도면.
도 3은 동일 실시예의 메모리 셀 어레이의 등가 회로를 나타내는 도면.
도 4는 동일 실시예의 제2 레벨 변환 회로의 구성을 나타내는 도면.
도 5는 동일 레벨 변환 회로의 전류-전압 특성을 나타내는 도면.
도 6은 동일 레벨 변환 회로의 동작 파형을 나타내는 도면.
도 7은 다른 실시예에 따른 제2 레벨 변환 회로의 구성을 나타내는 도면.
도 8은 다른 실시예에 따른 제1 레벨 변환 회로의 구성을 나타내는 도면.
도 9는 다른 실시예에 따른 제1 레벨 변환 회로의 구성을 나타내는 도면.
도 10은 제1 레벨 변환 회로의 동작 파형을 나타내는 도면.
도 11은 EEPROM의 각종 상태의 Vgs-Ids 특성을 나타내는 도면.
도 12는 종래의 EEPROM의 로우 디코더부의 구성을 나타내는 도면.
도 13은 도 12의 레벨 변환 회로의 동작 특성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이
12 : 로우 디코더
13 : 제1 레벨 변환 회로
14 : 제2 레벨 변환 회로
15 : 워드선 구동 회로
16 : 승압 전원 회로
17 : 컬럼 디코더
18 : 감지 증폭기 회로
41, 42 : 전원 단자
43, 44 : 입력 단자
45, 46 : 출력 단자
QP1, QP2 : PMOS 트랜지스터
QN41, QN42, QN43, QN44 : NMOS 트랜지스터
81, 82 : 전원 단자
83, 84 : 입력 단자
85, 86 : 출력 단자
QP81, QP82, QP83, QP84 : PMOS 트랜지스터
QN81, QN82 : NMOS 트랜지스터
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
<실시예1>
도 1은 본 발명을 EEPROM에 적용한 실시예의 주요부 구성을 나타내고 있다. 메모리셀 어레이(11)는 비트선 BL과 워드선 WL이 상호 교차하여 복수 라인씩 배치되고, 이들 교차부에 메모리셀 MC가 배치된다. 메모리셀 어레이(11)의 워드선 WL 및 비트선 BL의 선택을 행하는 것이 각각 로우 디코더(12) 및 컬럼 디코더(17)이다. 컬럼 디코더(17)에 의해 선택된 비트선 BL은 감지 증폭기 회로(18)에 접속된다.
로우 디코더(12)의 상보적 디코드 출력 신호 a, b는 전원 전위 VCC - 접지 전위 VSS의 진폭을 갖는다. 이 출력 신호 a, b의 고레벨측 전위 VCC를 보다 고레벨의 전위 VSW로 변환시키기 위해 제1 레벨 변환 회로(13)가 설치되어 있다. 따라서, 제1 레벨 변환 회로(13)의 상보적 출력 신호 A, B는 VSW-VSS의 진폭을 갖는다. 이 제1 레벨 변환 회로(13)의 출력 신호 A, B의 저레벨측을 보다 저레벨의 마이너스 전위 VBB로 천이시키기 위해, 제2 레벨 변환 회로(14)가 설치되어 있다. 따라서, 제2 레벨 변환 회로(14)의 상보적 출력 신호 OUTA, OUTB는 VSW-VBB의 진폭을 갖는다. 고레벨 전위 VSW는 승압 전원 회로(16)에 의해 발생된다. 구체적으로는 도시하지 않았지만, 승압 전원 회로(16)는 동작 모드에 따라 필요해지는 각종 레벨의 전위 VSW를 발생시키는 조절기 회로를 포함한다.
제2 레벨 변환 회로(14)에 의해 얻어진 신호 OUTA, OUTB 중 적어도 한쪽이 워드선 구동 회로(15)로 공급된다. 워드선 구동 회로(15)는, 도시하지 않았지만, 예를 들면 고레벨측에 PMOS 트랜지스터, 저레벨측에 NMOS 트랜지스터를 이용한 CMOS 구동기를 주체로 한다. 이 워드선 구동 회로(15)로부터, 레벨 변환 회로(14)의 출력에 따라 메모리셀 어레이(11)의 워드선 구동 신호가 출력된다.
메모리셀 MC는 도 2에 도시된 구조를 갖는다. 웰 구조 또는 실리콘 기판(21)의 p형 영역에, 터널 절연막(22)을 통해 전하 축적층인 부유 게이트(23)가 형성되고, 이 상부에 게이트간 절연막(24)을 통해 제어 게이트(25)가 적층되어 있다. 제어 게이트(25)는 한 방향으로 연속적으로 배치되어 워드선이 된다. 제어게이트(25)에 자기 정합적으로 소스, 드레인 확산층(26)이 형성된다. 메모리셀 트랜지스터의 상부는 층간 절연막(27)으로 피복되고, 이 상부에 비트선(28)이 배치된다.
도 3은 NOR형 EEPROM인 경우의 메모리셀 어레이(11)의 등가 회로를 도시하고 있다. 도시된 바와 같이 비트선 BL과 워드선 WL이 복수 라인씩 교차하여 배치되고, 그 각 교차부에 메모리셀 MCij가 배치된다. 메모리셀 MCij의 드레인은 비트선 BL에 접속되고, 소스는 공통 소스선 SL에 접속된다.
도 4는 도 1에 있어서의 제2 레벨 변환 회로(14)의 구성을 나타내고 있다. 고레벨측 전원 단자(41)에 소스가 공통 접속된 PMOS 트랜지스터쌍 QP41, QP42이 스위칭단을 구성하고 있다. 즉, 이들의 PMOS 트랜지스터 QP41, QP42의 게이트는 각각, 이전단의 레벨 변환 회로(13)로부터의 상보 출력 신호 A, B를 수신하는 입력 단자(43, 44)에 접속되고, 드레인이 출력 단자(45, 46)에 접속된다.
저레벨측 전원 단자(42)에 소스가 공통 접속된 NMOS 트랜지스터쌍 QN41, QN42는 출력 단자(45, 46)를 입력 신호에 따라 저레벨로 천이시킨 것으로서, 각각의 게이트가 출력 단자(46, 45)에 교차 접속되어 있다. 이들의 NMOS 트랜지스터쌍 QN41, QN42의 드레인과, PMOS 트랜지스터 QP41, QP42의 드레인(즉 출력 단자 : 45, 46) 사이에는 전류 제한용의 NMOS 트랜지스터쌍 QN43, QN44가 삽입되어 있다. 즉, NMOS 트랜지스터 QN43, QN44의 드레인은 각각 출력 단자(45, 46)에 접속되고, 소스는 NMOS 트랜지스터 QN41, QN42의 드레인에 접속되어 있다. 또한, NMOS 트랜지스터 QN43, QN44의 게이트는 각각 입력 단자(43, 44)에 접속되어 있다.
상술된 바와 같이 레벨 변환 회로(14)로 들어가는 상보 신호 A, B는, 고레벨측이 VSW이고, 저레벨측이 VSS이다. 그리고, 이 레벨 변환 회로(14)의 고레벨측 전원 단자(41)에는 VSW가 공급되고, 저레벨측 전원 단자(42)에는 마이너스 전위 VBB가 주어진다. 이에 따라, 신호 A, B의 저레벨측을 보다 저레벨로 천이한 출력 신호 OUTA, OUTB가 발생된다.
이 레벨 변환 회로(14)의 동작은 다음과 같다. 우선, 입력 신호가 A=VSW, B=VSS에서 회로가 안정 상태에 있다고 한다. 이 때, PMOS 트랜지스터 QP41이 오프, QP42가 온이고, 또한 NMOS 트랜지스터 QN41, QN43이 온이고, QN42, QN44가 오프이며, 출력 단자(46, 45)는 OUTA=VSW, OUTB=VBB의 상태에 있다.
이 상태로부터, 입력 신호 A, B가 A=VSS, B=VSW로 변화했다고 하자. 이 때, PMOS 트랜지스터 QP41은 온되는 방향으로 구동되고, PMOS 트랜지스터 QP42는 오프되는 방향으로 구동된다. 이에 따라, 출력 단자(45)의 전위 상승은 NMOS 트랜지스터 QN42의 게이트에 제공되고, 출력 단자(46)의 전위 저하는 NMOS 트랜지스터 QN41의 게이트에 제공된다. 즉, NMOS 트랜지스터 QN41은 오프의 방향으로, QN42는 온의 방향으로 구동된다.
이와 동시에, NMOS 트랜지스터 QN43, QN44는 입력 신호 A, B에 의해 각각 오프, 온의 방향으로 구동된다. NMOS 트랜지스터 QN41, QN42의 상태 천이는 플립플롭 접속에 의해 출력 단자(45, 46)의 전위 변화를 증대시키는 플러스 귀환 동작이 되고, 이윽고 출력 단자(45, 46)는 OUTA=VBB, OUTB=VSW가 된다.
도 6은 이상의 레벨 천이의 동작 파형을 나타내고 있다.
도 4에 도시한 전압 레벨 변환 회로(14)에 의해, 확실한 레벨 천이가 가능해지는 것을 도 5의 전류-전압 특성을 참조하여 설명한다. 도 5에는 도 4에 도시한 레벨 변환 회로(14)의 PMOS 트랜지스터 QP41측의 전류 경로에 주목하여, NMOS 트랜지스터 QN41의 정적 특성 곡선 ①(단, Vg=VSW)과, 이 NMOS 트랜지스터 QN41에 대하여 부하가 되는 입력 신호 A에 의해 제어되는 PMOS 트랜지스터 QP41의 부하 곡선 ② 및 동일하게 입력 신호 A에 의해 제어되는 NMOS 트랜지스터 QN43의 부하 곡선 ③을 나타내고 있다. 도면의 Vt1은 NMOS 트랜지스터 QN43의 게이트 임계치 전압이고, |Vt2|는 PMOS 트랜지스터 QP41의 게이트 임계치 전압의 절대치이다.
직렬 접속된 NMOS 트랜지스터 QN41, QN43의 합성 전류는 그 작은 쪽에서 율속(律速)되기 때문에, 도 5에 굵은선의 실선으로 도시한 바와 같이 된다. 즉, 정적 특성 곡선 ①의 전압 0V에서의 전류치 I12에 비하여, NMOS 트랜지스터 QN41, QN42의 전압 0V에서의 합성 전류치 I13은 작아진다. 상술한 종래 기술에서 설명한 바와 같이, NMOS 트랜지스터 QN43, QN44가 없는 경우에는, 부하 곡선 ②의 전압 0V에서의 전류치 I11이 정적 특성 곡선 ①의 전압 0V에서의 전류치 I12보다 큰 것이 필요 조건이다. 그러나, 이 경우, 동작 모드에 따라서 가변되는 고레벨측 전위 VSW가 도 5의 상태보다 낮으면, 부하 곡선이 일점 쇄선과 같이 되어, 필요한 조건을 만족시키지 못할 우려가 있다.
이것에 대하여, 이 실시예의 경우에는 NMOS 트랜지스터 QN42의 전류 제한 기능의 결과, 부하 곡선이 일점 쇄선과 같이 된 경우에도 그 전압 0V에서의 전류치 I11’은 NMOS 트랜지스터 QN41, QN43의 합성 전류치 I13보다 높은 상태로 유지된다. 따라서, 이 전압 레벨 변환 회로(14)에서는 동작 한계가 넓어지고, 고레벨 전위 VSW가 넓은 범위에서 정상 동작이 확보되게 된다.
상술한 바와 같이, 정상적인 레벨 천이 동작을 확보하는 데에 필요한 이 실시예에서의 조건은, 전압 0V에서의 정적 특성 곡선 ①의 전류치 I12와 부하 곡선 ③의 전류치 I13간에 I12>I13의 관계를 만족시키는 것이다. 구체적으로는 이 조건을 만족시키도록, 전위 VSW, VBB와의 관계에서 NMOS 트랜지스터 QN43, QN44의 임계치 전압 Vt1이나 트랜지스터 사이즈가 최적 설정되는 것이 필요해진다.
종래의 레벨 변환 회로에 대하여, 이 실시예에서는 NMOS 트랜지스터 QN43, QN44가 추가된다. 그러나, 이것은 스위칭 PMOS 트랜지스터 QP41, QP42의 게이트 폭을 크게 하여 그 전류 용량을 크게 하는 경우에 비하여 면적 증대는 억제된다. 또한, 이 실시예의 레벨 변환 회로(14)를 이용함으로써, 레벨 변환 동작을 위한 저레벨 전위 VBB를 회로 스위칭 후에 제공한다고 하는 제어를 행할 필요가 없어, 쓸모없는 시간 증대를 초래하지 않는다. 이것은 EEPROM의 고속 동작 제어를 가능하게 한다.
또한 이 실시예에 의하면, NMOS 트랜지스터 QN41, QN42에 의해 관통 전류가 억제된다.
<실시예 2>
도 7은 도 4의 레벨 변환 회로(14)를 변형한 실시예이다. 도 4와 대응하는 부분에는 동일 부호를 붙여 상세한 설명은 생략한다. 이 실시예에서는, NMOS 트랜지스터 QN41, QN43의 배치 및 NMOS 트랜지스터 QN44, QN42의 배치를 도 4와는 반대로 하고 있다. 즉, 전류 제한을 위한 입력 신호에 의해 제어되는 NMOS 트랜지스터 QN43, QN44가 플립플롭 접속에 의해 저레벨 천이를 행하는 NMOS 트랜지스터 QN41, QN42의 소스와, 저레벨측 전원 단자(42) 사이에 삽입되어 있다.
이 실시예의 경우도, 상술한 실시예와 마찬가지의 동작으로 확실한 레벨 천이가 가능해진다. 도 4의 실시예의 경우, NMOS 트랜지스터 QN41, QN42, QN43, QN44의 기판 영역을 공통의 p형 영역으로서 전원 단자(42)에 접속하였다고 하면, NMOS 트랜지스터 QN43, QN44에는 백 게이트 바이어스가 걸리고, 이것이 임계치 전압을 높게 하는 작용을 한다. 이것은 도 5에서 설명한 천이 동작의 안정성을 높이는 방향으로 기능한다. 이것에 대하여 도 7의 실시예에서는 반대로, NMOS 트랜지스터 QN41, QN42에 백 게이트 바이어스가 걸리게 된다. 그러나, 이것은 안정 동작을 저해할 만큼의 영향은 없다.
<실시예 3>
여기까지는, 도 1에 있어서의 제2 레벨 변환 회로(14)의 상세한 설명을 하였지만, 고레벨측의 전위 천이를 행하는 제1 레벨 변환 회로(13)에 관해서도, 도 12에 도시한 종래의 회로 구성에 관해서도 마찬가지의 고안을 하는 것은 유효하다.
도8은 그와 같은 제1 레벨 변환 회로(13)의 실시예를 나타내고 있다.
저레벨측 전원 단자(82)에 소스가 공통 접속된 NMOS 트랜지스터쌍 QN81, QN82가 스위칭단을 구성하고 있다. 즉, 이들의 NMOS 트랜지스터 QN81, QN82의 게이트는 각각 이전단의 로우 디코더부(12)로부터의 상보 출력 신호 a, b를 받는 입력 단자(83, 84)에 접속되고, 드레인이 출력 단자(85, 86)에 접속된다.
고레벨측 전원 단자(81)에 소스가 공통 접속된 PMOS 트랜지스터쌍 QP81, QP82는 출력 단자(85, 86)를 입력 신호에 따라서 고레벨로 천이시키는 것으로, 각각의 게이트가 출력 단자(86, 85)에 교차 접속되어 있다. 이들의 PMOS 트랜지스터쌍 QP81, QP82의 드레인과, NMOS 트랜지스터 QN81, QN82의 드레인[즉, 출력 단자(85, 86)] 사이에는 전류 제한용의 PMOS 트랜지스터쌍 QP83, QP84가 삽입되어 있다. 즉, PMOS 트랜지스터 QP83, QP84의 드레인은 각각 출력 단자(85, 86)에 접속되고, 소스는 PMOS 트랜지스터 QP81, QP82의 드레인에 접속되어 있다. 또한, PMOS 트랜지스터 QP83, QP84의 게이트는 각각 입력 단자(83, 84)에 접속되어 있다.
상술한 바와 같이, 이 레벨 변환 회로(13)에 들어가는 상보 신호 a, b는 고레벨측이 VCC이고, 저레벨측이 VSS이다. 그리고, 이 레벨 변환 회로(13)의 고레벨측 전원 단자(81)에는 VSW가 공급되고, 저레벨측 전원 단자(82)에는 접지 전위 VSS가 제공된다. 이에 따라, 신호 a, b의 고레벨측을 보다 고레벨로 천이한 출력 신호 A, B가 발생된다.
이 레벨 변환 회로(13)의 동작 원리는 상술한 도 4의 레벨 변환 회로(14)와 마찬가지이다. 즉, 도 4의 레벨 변환 회로(14)에서는 입력 신호의 저레벨 전위를 보다 저레벨로 천이시킨 데 반하여, 도 7의 레벨 변환 회로(13)에서는 반대로 입력 신호의 고레벨 전위를 보다 고레벨로 천이시키는 것으로, 마찬가지의 유추로 설명된다. 따라서, 동작 파형을 도 10에 도시하고, 상세한 동작 설명은 생략한다.
이 실시예에 의해서, 상술한 실시예와 마찬가지의 효과가 얻어진다.
<실시예 4>
도 9는 도 8의 실시예를 변형한 실시예이다. 이 실시예에서는, PMOS 트랜지스터 QP81, QP83의 배치 및 PMOS 트랜지스터 QP82, QP84의 배치를 도 8과는 반대로 하고 있다. 즉, 전류 제한을 위한 입력 신호에 의해 제어되는 PMOS 트랜지스터 QP83, QP84가, 플립플롭 접속에 의해 저레벨 천이를 행하는 PMOS 트랜지스터 QP81, QP82의 소스와, 고레벨측 전원 단자(81) 사이에 삽입되어 있다.
도 9의 실시예와 도 8의 실시예와의 관계는 상술한 도 4의 실시예와 도 7의 실시예와의 관계와 마찬가지이다. 따라서, 이 실시예에 의해서도 마찬가지의 효과가 얻어진다.
본 발명은 상기 실시예에 한정되지 않는다. 예를 들면, 도 4 및 도 7의 레벨 변환 회로에서는 입력 신호의 저레벨측 전위만을 천이시키고 있지만, 고레벨측 전위가 회로에 제공되는 고레벨측 전위 VSW보다 높은 경우(바꿔 말하면, 입력 신호의 고레벨측 전위에 관해서도 보다 저레벨측으로 천이시키는 경우)도 유효하다. 마찬가지로, 도 8 및 도 9의 레벨 변환 회로에 대해서도 입력 신호의 저레벨측 전위가 회로에 제공되는 저레벨 전위 VSS보다 높은 경우에 대해서도 유효하다.
또한, 상기 실시예에서는 NOR형 EEPROM을 설명하였지만, 마찬가지로 제어 신호 레벨의 제어가 필요한 반도체 메모리인 NAND형 EEPROM, DRAM, 그 외에도 적용 가능하다. 또한, 본 발명에 의한 전압 레벨 변환 회로는 반도체 메모리에 한정되지 않고, 각종 반도체 집적 회로에 이용할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, PMOS 트랜지스터쌍과 NMOS 트랜지스터쌍에 의해 구성되는 전압 레벨 변환 회로의 전류 경로 내에, 입력 신호에 의해 제어되는 전류 제한용의 트랜지스터를 삽입함으로써, 확실한 전압 레벨 변환 동작이 가능해진다.

Claims (7)

  1. 제1 전위가 공급되는 제1 전원 단자와,
    상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,
    고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,
    상기 제1 입력 신호와 역상(逆相)의 제2 입력 신호가 공급되는 제2 입력 단자와,
    소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,
    드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 NMOS 트랜지스터와,
    드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
  2. 제1 전위가 공급되는 제1 전원 단자와,
    상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,
    고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,
    상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,
    소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,
    드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제2 출력 단자에 접속된 제1 NMOS 트랜지스터와,
    드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제2 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 입력 단자에 접속된 제3 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 입력 단자에 접속된 제4 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
  3. 제1 전위가 공급되는 제1 전원 단자와,
    상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,
    고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,
    상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,
    소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,
    드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 PMOS 트랜지스터와,
    드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
  4. 제1 전위가 공급되는 제1 전원 단자와,
    상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,
    고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,
    상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,
    소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,
    드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제2 출력 단자에 접속된 제1 PMOS 트랜지스터와,
    드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제2 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 입력 단자에 접속된 제3 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 입력 단자에 접속된 제4 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
  5. 전기적 재기입이 가능한 메모리셀이 배열된 메모리셀 어레이와,
    어드레스 신호를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하기 위한 디코드 출력 신호를 출력하는 디코드 회로와,
    워드선을 선택하기 위한 상기 디코드 출력 신호의 고레벨측을 동작 모드에 따라서 보다 고레벨로 변환한 제1 레벨 변환 출력 신호를 출력하기 위한 제1 전압 레벨 변환 회로와,
    상기 제1 레벨 변환 출력 신호의 저레벨측을 동작 모드에 따라서 보다 저레벨로 변환한 제2 레벨 변환 출력 신호를 출력하기 위한 제2 전압 레벨 변환 회로와,
    상기 제2 레벨 변환 출력 신호에 의해 제어되어 상기 메모리셀 어레이의 워드선을 구동하는 워드선 구동 회로를 구비한 반도체 기억 장치에 있어서,
    상기 제1 전압 레벨 변환 회로는
    제1 전위가 공급되는 제1 전원 단자와,
    상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,
    고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,
    상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,
    소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,
    드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 PMOS 트랜지스터와,
    드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 전기적 재기입이 가능한 메모리셀이 배열된 메모리셀 어레이와,
    어드레스 신호를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하기 위한 디코드 출력 신호를 출력하는 디코드 회로와,
    워드선을 선택하기 위한 상기 디코드 출력 신호의 고레벨측을 동작 모드에 따라서 보다 고레벨로 변환한 제1 레벨 변환 출력 신호를 출력하기 위한 제1 전압 레벨 변환 회로와,
    상기 제1 레벨 변환 출력 신호의 저레벨측을 동작 모드에 따라서 보다 저레벨로 변환한 제2 레벨 변환 출력 신호를 출력하기 위한 제2 전압 레벨 변환 회로와,
    상기 제2 레벨 변환 출력 신호에 의해 제어되어 상기 메모리셀 어레이의 워드선을 구동하는 워드선 구동 회로를 구비한 반도체 기억 장치에 있어서,
    상기 제2 전압 레벨 변환 회로는
    제1 전위가 공급되는 제1 전원 단자와,
    상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,
    고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,
    상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,
    소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,
    소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,
    드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에접속된 제1 NMOS 트랜지스터와,
    드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 NMOS 트랜지스터와,
    소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 메모리셀은 게이트 절연막 안에 전하 축적층을 갖는 MOS 트랜지스터 구조의 불휘발성 메모리셀인 것을 특징으로 하는 반도체 기억 장치.
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