KR100377493B1 - 전압 레벨 변환 회로 및 이것을 이용한 반도체 기억 장치 - Google Patents
전압 레벨 변환 회로 및 이것을 이용한 반도체 기억 장치 Download PDFInfo
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Abstract
Description
Claims (7)
- 제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상(逆相)의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 NMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
- 제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제2 출력 단자에 접속된 제1 NMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제2 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 입력 단자에 접속된 제3 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 입력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
- 제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 PMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
- 제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제2 출력 단자에 접속된 제1 PMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제2 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 입력 단자에 접속된 제3 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 입력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
- 전기적 재기입이 가능한 메모리셀이 배열된 메모리셀 어레이와,어드레스 신호를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하기 위한 디코드 출력 신호를 출력하는 디코드 회로와,워드선을 선택하기 위한 상기 디코드 출력 신호의 고레벨측을 동작 모드에 따라서 보다 고레벨로 변환한 제1 레벨 변환 출력 신호를 출력하기 위한 제1 전압 레벨 변환 회로와,상기 제1 레벨 변환 출력 신호의 저레벨측을 동작 모드에 따라서 보다 저레벨로 변환한 제2 레벨 변환 출력 신호를 출력하기 위한 제2 전압 레벨 변환 회로와,상기 제2 레벨 변환 출력 신호에 의해 제어되어 상기 메모리셀 어레이의 워드선을 구동하는 워드선 구동 회로를 구비한 반도체 기억 장치에 있어서,상기 제1 전압 레벨 변환 회로는제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 PMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 전기적 재기입이 가능한 메모리셀이 배열된 메모리셀 어레이와,어드레스 신호를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하기 위한 디코드 출력 신호를 출력하는 디코드 회로와,워드선을 선택하기 위한 상기 디코드 출력 신호의 고레벨측을 동작 모드에 따라서 보다 고레벨로 변환한 제1 레벨 변환 출력 신호를 출력하기 위한 제1 전압 레벨 변환 회로와,상기 제1 레벨 변환 출력 신호의 저레벨측을 동작 모드에 따라서 보다 저레벨로 변환한 제2 레벨 변환 출력 신호를 출력하기 위한 제2 전압 레벨 변환 회로와,상기 제2 레벨 변환 출력 신호에 의해 제어되어 상기 메모리셀 어레이의 워드선을 구동하는 워드선 구동 회로를 구비한 반도체 기억 장치에 있어서,상기 제2 전압 레벨 변환 회로는제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에접속된 제1 NMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제5항 또는 제6항에 있어서,상기 메모리셀은 게이트 절연막 안에 전하 축적층을 갖는 MOS 트랜지스터 구조의 불휘발성 메모리셀인 것을 특징으로 하는 반도체 기억 장치.
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