JPH10106278A - 消去ブロックサイズを可変させることができる半導体メモリ装置 - Google Patents
消去ブロックサイズを可変させることができる半導体メモリ装置Info
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- JPH10106278A JPH10106278A JP24912497A JP24912497A JPH10106278A JP H10106278 A JPH10106278 A JP H10106278A JP 24912497 A JP24912497 A JP 24912497A JP 24912497 A JP24912497 A JP 24912497A JP H10106278 A JPH10106278 A JP H10106278A
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Abstract
(57)【要約】
【課題】 電気的に書換えができる不揮発性半導体メモ
リ装置の定められている消去ブロックサイズを可変さ
せ、消去動作を遂行することができる半導体メモリ装置
を提供すること。 【解決手段】 消去するブロックのアドレスをブロック
アドレスレジスタ１４０に印加するとともに、外部から
印加される消去ブロックサイズに対応したデータをブロ
ックサイズデコーダ１３０でデコーディングすることに
より得られた、可変された消去ブロックサイズに対応し
た情報を前記ブロックアドレスレジスタ１４０に印加す
ることにより、可変された消去ブロックのアドレスをブ
ロックアドレスレジスタ１４０から出力し、このアドレ
スをデコーディングして、その出力でメモリセルアレイ
４００のセルブロックを選択する。
リ装置の定められている消去ブロックサイズを可変さ
せ、消去動作を遂行することができる半導体メモリ装置
を提供すること。 【解決手段】 消去するブロックのアドレスをブロック
アドレスレジスタ１４０に印加するとともに、外部から
印加される消去ブロックサイズに対応したデータをブロ
ックサイズデコーダ１３０でデコーディングすることに
より得られた、可変された消去ブロックサイズに対応し
た情報を前記ブロックアドレスレジスタ１４０に印加す
ることにより、可変された消去ブロックのアドレスをブ
ロックアドレスレジスタ１４０から出力し、このアドレ
スをデコーディングして、その出力でメモリセルアレイ
４００のセルブロックを選択する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置、
詳しくは電気的に書換えが可能な不揮発性半導体メモリ
装置に関するものであり、特に設計時に既に定められて
いる消去ブロックサイズを可変させ、消去動作を遂行す
ることができるＥＥＰＲＯＭに関するものである。
詳しくは電気的に書換えが可能な不揮発性半導体メモリ
装置に関するものであり、特に設計時に既に定められて
いる消去ブロックサイズを可変させ、消去動作を遂行す
ることができるＥＥＰＲＯＭに関するものである。
【０００２】
【従来の技術】不揮発性半導体メモリ装置の書換え動作
において、消去動作は、プログラム動作より長時間が要
求されるので、消去動作を行う時、一定な数のメモリセ
ルを基本単位（以下、ブロックと言う）として同時にメ
モリセルに対して情報の消去動作を遂行することによっ
て、遅い消去動作を改善した。この消去ブロックは、半
導体メモリ装置の設計時に既にそれの大きさが定めら
れ、一度定められた消去ブロックの大きさは通常変更が
不可能であった。消去ブロックの大きさは、一回で消去
可能なメモリセルの数に相当する。
において、消去動作は、プログラム動作より長時間が要
求されるので、消去動作を行う時、一定な数のメモリセ
ルを基本単位（以下、ブロックと言う）として同時にメ
モリセルに対して情報の消去動作を遂行することによっ
て、遅い消去動作を改善した。この消去ブロックは、半
導体メモリ装置の設計時に既にそれの大きさが定めら
れ、一度定められた消去ブロックの大きさは通常変更が
不可能であった。消去ブロックの大きさは、一回で消去
可能なメモリセルの数に相当する。
【０００３】
【発明が解決しようとする課題】これによって、不揮発
性半導体メモリ装置において、消去しなければならない
メモリセルの数、すなわちブロックの大きさが、設計時
に既に定められているブロックの大きさより大きい場合
は、一回の消去動作ですべてのメモリセルのデータを消
去することが不可能な問題点があった。そして、一回の
消去動作を遂行することには長期間が必要とされるの
で、消去しなければならないメモリセルの数が多ければ
多いほど消去動作を遂行することに多くの時間が必要と
される。これは全般的な半導体メモリ装置の遂行能力を
低下させる要因になる。
性半導体メモリ装置において、消去しなければならない
メモリセルの数、すなわちブロックの大きさが、設計時
に既に定められているブロックの大きさより大きい場合
は、一回の消去動作ですべてのメモリセルのデータを消
去することが不可能な問題点があった。そして、一回の
消去動作を遂行することには長期間が必要とされるの
で、消去しなければならないメモリセルの数が多ければ
多いほど消去動作を遂行することに多くの時間が必要と
される。これは全般的な半導体メモリ装置の遂行能力を
低下させる要因になる。
【０００４】そこで、本発明の目的は、設計時に既に定
められている消去ブロックサイズを任意に可変させて消
去動作を遂行することによって、消去動作に必要とされ
る時間を最少化し、全体的な素子の遂行能力を向上させ
ることができる半導体メモリ装置を提供することにあ
る。
められている消去ブロックサイズを任意に可変させて消
去動作を遂行することによって、消去動作に必要とされ
る時間を最少化し、全体的な素子の遂行能力を向上させ
ることができる半導体メモリ装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記の課題を解決し、上
記の目的を達成するために本発明は、外部からのコマン
ド信号によって消去モード命令信号を発生し、かつ外部
から印加される消去ブロックサイズに対応したデータと
アドレスを入力して消去ブロックサイズを可変させ、可
変された消去ブロックサイズに対応したプリデコーディ
ング信号を出力する消去ブロックサイズ可変回路と、こ
の消去ブロックサイズ可変回路から印加される可変され
た消去ブロックサイズに対応したプリデコーディング信
号をデコーディングするメインロウデコーダと、列と行
方向に多数のメモリセルが配列され、多数のメモリセル
が列方向に分割された多数のメモリブロックを備え、前
記メインロウデコーダから出力されるデコーディング信
号によって多数のメモリブロック中、該当するメモリブ
ロックが選択されるメモリセルアレイとを具備すること
を特徴とする消去ブロックサイズを可変させることがで
きる半導体メモリ装置とする。
記の目的を達成するために本発明は、外部からのコマン
ド信号によって消去モード命令信号を発生し、かつ外部
から印加される消去ブロックサイズに対応したデータと
アドレスを入力して消去ブロックサイズを可変させ、可
変された消去ブロックサイズに対応したプリデコーディ
ング信号を出力する消去ブロックサイズ可変回路と、こ
の消去ブロックサイズ可変回路から印加される可変され
た消去ブロックサイズに対応したプリデコーディング信
号をデコーディングするメインロウデコーダと、列と行
方向に多数のメモリセルが配列され、多数のメモリセル
が列方向に分割された多数のメモリブロックを備え、前
記メインロウデコーダから出力されるデコーディング信
号によって多数のメモリブロック中、該当するメモリブ
ロックが選択されるメモリセルアレイとを具備すること
を特徴とする消去ブロックサイズを可変させることがで
きる半導体メモリ装置とする。
【０００６】この半導体メモリ装置において、消去ブロ
ックサイズ可変回路は、外部からコマンド信号を入力し
て消去モード命令信号を出力するコマンドレジスタと、
外部から印加されるロード信号によって、外部から印加
される消去ブロックサイズに対応したデータを入力して
貯蔵するブロックサイズレジスタと、このブロックサイ
ズレジスタから出力される消去ブロックサイズに対応し
たデータを前記コマンドレジスタからの消去モード命令
信号によって入力し、デコーディングし、デコーディン
グした可変された消去ブロックサイズに対応した情報を
出力するブロックサイズデコーダと、外部からのロード
信号によって、外部から印加される消去するブロックの
アドレスを入力して貯蔵し、かつ前記ブロックサイズデ
コーダからの可変された消去ブロックサイズに対応した
情報を入力して、メモリセルアレイの可変された消去ブ
ロックのアドレスを出力するブロックアドレスレジスタ
と、このブロックアドレスレジスタからの可変された消
去ブロックのアドレスをプリデコーディングしてメイン
ロウデコーダに出力するプリデコーダからなることを特
徴とする。
ックサイズ可変回路は、外部からコマンド信号を入力し
て消去モード命令信号を出力するコマンドレジスタと、
外部から印加されるロード信号によって、外部から印加
される消去ブロックサイズに対応したデータを入力して
貯蔵するブロックサイズレジスタと、このブロックサイ
ズレジスタから出力される消去ブロックサイズに対応し
たデータを前記コマンドレジスタからの消去モード命令
信号によって入力し、デコーディングし、デコーディン
グした可変された消去ブロックサイズに対応した情報を
出力するブロックサイズデコーダと、外部からのロード
信号によって、外部から印加される消去するブロックの
アドレスを入力して貯蔵し、かつ前記ブロックサイズデ
コーダからの可変された消去ブロックサイズに対応した
情報を入力して、メモリセルアレイの可変された消去ブ
ロックのアドレスを出力するブロックアドレスレジスタ
と、このブロックアドレスレジスタからの可変された消
去ブロックのアドレスをプリデコーディングしてメイン
ロウデコーダに出力するプリデコーダからなることを特
徴とする。
【０００７】このような本発明の半導体メモリ装置は、
設計時に既に定められた消去ブロックの大きさを可変さ
せて消去動作を遂行することによって、消去動作に必要
とされる時間を最少化して素子の全体的な遂行能力を向
上させることができる。
設計時に既に定められた消去ブロックの大きさを可変さ
せて消去動作を遂行することによって、消去動作に必要
とされる時間を最少化して素子の全体的な遂行能力を向
上させることができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を添付
された図面を参照して詳細に説明する。図１は本発明の
実施の形態による消去ブロックサイズを可変させること
ができる半導体メモリ装置のブロック図である。この図
に示すように、本発明の実施の形態の消去ブロックサイ
ズを可変させることができる半導体メモリ装置は、消去
ブロックサイズ可変回路１００と、メインロウデコーダ
２００と、メモリセルアレイ４００とからなる。
された図面を参照して詳細に説明する。図１は本発明の
実施の形態による消去ブロックサイズを可変させること
ができる半導体メモリ装置のブロック図である。この図
に示すように、本発明の実施の形態の消去ブロックサイ
ズを可変させることができる半導体メモリ装置は、消去
ブロックサイズ可変回路１００と、メインロウデコーダ
２００と、メモリセルアレイ４００とからなる。
【０００９】消去ブロックサイズ可変回路１００は、外
部からのコマンド信号６Ｃｈによって消去モード命令信
号Ｓｃｂが発生されると、外部から印加される消去ブロ
ックサイズに対応したデータとアドレスを入力して消去
ブロックサイズを可変させ、可変させた消去ブロックサ
イズを決定して、可変された消去ブロックサイズに対応
したプリデコーディング信号をメインロウデコーダ２０
０に出力する。
部からのコマンド信号６Ｃｈによって消去モード命令信
号Ｓｃｂが発生されると、外部から印加される消去ブロ
ックサイズに対応したデータとアドレスを入力して消去
ブロックサイズを可変させ、可変させた消去ブロックサ
イズを決定して、可変された消去ブロックサイズに対応
したプリデコーディング信号をメインロウデコーダ２０
０に出力する。
【００１０】メインロウデコーダ２００は、消去ブロッ
クサイズ可変回路１００から印加される可変された消去
ブロックサイズに対応したプリデコーディング信号をデ
コーディングして、デコーディング信号をメモリセルア
レイ４００に出力する。従って、メインロウデコーダ２
００から出力されるデコーディング信号によってメモリ
セルアレイ４００は、可変された消去ブロックサイズで
複数のブロック中、消去されるブロックが選択され、選
択されたブロックに貯蔵されたデータの消去動作が同時
に遂行される。
クサイズ可変回路１００から印加される可変された消去
ブロックサイズに対応したプリデコーディング信号をデ
コーディングして、デコーディング信号をメモリセルア
レイ４００に出力する。従って、メインロウデコーダ２
００から出力されるデコーディング信号によってメモリ
セルアレイ４００は、可変された消去ブロックサイズで
複数のブロック中、消去されるブロックが選択され、選
択されたブロックに貯蔵されたデータの消去動作が同時
に遂行される。
【００１１】図２はメインロウデコーダ２００及びメモ
リセルアレイ４００の詳細回路図である。この図２を参
照すると、メモリセルアレイ４００は、ナンド型として
列と行方向のマトリックス形態に配列された複数のメモ
リセルで構成される。メモリセルアレイ４００は、多数
のメモリセルが列方向に分割された多数のメモリブロッ
ク４００−１〜４００−ｎからなり、各メモリブロック
４００−１〜４００−ｎは行方向に配列され各ビットラ
インＢ／Ｌ１〜Ｂ／Ｌｎと共通ソースラインＣＳＬ間に
接続された多数のストリングＳＴ１〜ＳＴｎで構成され
る。
リセルアレイ４００の詳細回路図である。この図２を参
照すると、メモリセルアレイ４００は、ナンド型として
列と行方向のマトリックス形態に配列された複数のメモ
リセルで構成される。メモリセルアレイ４００は、多数
のメモリセルが列方向に分割された多数のメモリブロッ
ク４００−１〜４００−ｎからなり、各メモリブロック
４００−１〜４００−ｎは行方向に配列され各ビットラ
インＢ／Ｌ１〜Ｂ／Ｌｎと共通ソースラインＣＳＬ間に
接続された多数のストリングＳＴ１〜ＳＴｎで構成され
る。
【００１２】各メモリブロックの各ストリングＳＴ１
は、各ビットラインＢ／Ｌｉと共通ソースラインＣＳＬ
の間に直列接続されたストリング選択トランジスタＳＳ
Ｔ１、ソース選択トランジスタＳＳＴ２、そしてストリ
ング選択トランジスタＳＳＴ１とソース選択トランジス
タＳＳＴ２の間の多数のメモリセルトランジスタＭ１〜
Ｍｊを具備する。
は、各ビットラインＢ／Ｌｉと共通ソースラインＣＳＬ
の間に直列接続されたストリング選択トランジスタＳＳ
Ｔ１、ソース選択トランジスタＳＳＴ２、そしてストリ
ング選択トランジスタＳＳＴ１とソース選択トランジス
タＳＳＴ２の間の多数のメモリセルトランジスタＭ１〜
Ｍｊを具備する。
【００１３】各ストリングＳＴｉにおいて、ストリング
選択トランジスタＳＳＴ１のドレインはビットラインＢ
／Ｌｉに接続され、ゲートはストリング選択ラインＳＳ
Ｌ１に共通接続され、メモリセルトランジスタＭ１〜Ｍ
ｊのコントロールゲートは各々対応するワードラインＳ
１〜Ｓｊに接続され、ソース選択トランジスタＳＳＴ２
のゲートはソース選択ラインＳＳＬ２に接続され、ソー
スは共通ソースラインＣＳＬに共通接続される。
選択トランジスタＳＳＴ１のドレインはビットラインＢ
／Ｌｉに接続され、ゲートはストリング選択ラインＳＳ
Ｌ１に共通接続され、メモリセルトランジスタＭ１〜Ｍ
ｊのコントロールゲートは各々対応するワードラインＳ
１〜Ｓｊに接続され、ソース選択トランジスタＳＳＴ２
のゲートはソース選択ラインＳＳＬ２に接続され、ソー
スは共通ソースラインＣＳＬに共通接続される。
【００１４】又、メモリセルアレイ４００は、メインロ
ウデコーダ２００から出力されるデコーディング信号に
よって駆動され、各ストリングＳＴｉにストリング選択
ラインＳＳＬ１、ワードラインＳ１〜Ｓｊ及びソース選
択ラインＳＳＬ２を通じて該当する選択信号を印加する
パストランジスタ部３００−１〜３００−ｎを含む。
ウデコーダ２００から出力されるデコーディング信号に
よって駆動され、各ストリングＳＴｉにストリング選択
ラインＳＳＬ１、ワードラインＳ１〜Ｓｊ及びソース選
択ラインＳＳＬ２を通じて該当する選択信号を印加する
パストランジスタ部３００−１〜３００−ｎを含む。
【００１５】メインロウデコーダ２００は、消去ブロッ
クサイズ可変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉを
デコーディングしてメモリセルアレイ４００内のブロッ
ク４００−１〜４００−ｎ中、該当する消去メモリブロ
ックを選択するためのデコーディング信号を出力する。
メインロウデコーダ２００は、メモリセルアレイ４００
内のメモリブロック数に対応して配列される多数のロウ
デコーダ部２００−１〜２００−ｎを含む。各ロウデコ
ーダ部２００−１〜２００−ｎは、消去ブロックサイズ
可変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉ中、該当す
る出力信号をデコーディングして最小大きさの消去ブロ
ックを選択するためのデコーディング信号をメモリセル
アレイ４００内の対応する各メモリブロック４００−１
〜４００−ｎに出力する。
クサイズ可変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉを
デコーディングしてメモリセルアレイ４００内のブロッ
ク４００−１〜４００−ｎ中、該当する消去メモリブロ
ックを選択するためのデコーディング信号を出力する。
メインロウデコーダ２００は、メモリセルアレイ４００
内のメモリブロック数に対応して配列される多数のロウ
デコーダ部２００−１〜２００−ｎを含む。各ロウデコ
ーダ部２００−１〜２００−ｎは、消去ブロックサイズ
可変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉ中、該当す
る出力信号をデコーディングして最小大きさの消去ブロ
ックを選択するためのデコーディング信号をメモリセル
アレイ４００内の対応する各メモリブロック４００−１
〜４００−ｎに出力する。
【００１６】各ロウデコーダ部２００−１〜２００−ｎ
は、消去ブロックサイズ可変回路１００の出力信号Ｐ
ｉ，Ｑｉ，Ｒｉ中、該当する出力信号を入力してデコー
ディングするデコーディング手段２１０と、このデコー
ディング手段２１０の出力信号によって、メモリセルア
レイ４００内のメモリブロック中、該当メモリブロック
の該当ワードラインを選択するためのパストランジスタ
手段２２０と、プログラム動作時、ワードラインに高電
圧を印加するためのチャージポンプ手段２３０で構成さ
れる。
は、消去ブロックサイズ可変回路１００の出力信号Ｐ
ｉ，Ｑｉ，Ｒｉ中、該当する出力信号を入力してデコー
ディングするデコーディング手段２１０と、このデコー
ディング手段２１０の出力信号によって、メモリセルア
レイ４００内のメモリブロック中、該当メモリブロック
の該当ワードラインを選択するためのパストランジスタ
手段２２０と、プログラム動作時、ワードラインに高電
圧を印加するためのチャージポンプ手段２３０で構成さ
れる。
【００１７】各ロウデコーダ部２００−１〜２００−ｎ
のデコーディング手段２１０は、消去ブロックサイズ可
変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉ中、該当する
出力信号を入力してナンド論理するためのナンドゲート
２１１と、このナンドゲート２１１の出力信号を反転さ
せ、パストランジスタ手段２２０に出力するためのイン
バータ２１２で構成される。
のデコーディング手段２１０は、消去ブロックサイズ可
変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉ中、該当する
出力信号を入力してナンド論理するためのナンドゲート
２１１と、このナンドゲート２１１の出力信号を反転さ
せ、パストランジスタ手段２２０に出力するためのイン
バータ２１２で構成される。
【００１８】パストランジスタ手段２２０は、ゲートに
電源電圧（Ｖcc）が印加され、ドレインがデコーディン
グ手段２１０のインバータ２１２の出力に接続されるエ
ンハンスメントＮ型ＭＯＳトランジスタ２２１と、ゲー
トに電源電圧（Ｖcc）が印加され、ドイレンが前記エン
ハンスメントＮ型ＭＯＳトランジスタ２２１のソースに
接続され、ソースがメモリセルアレイ４００の各メモリ
ブロック４００−１〜４００−ｎのパストランジスタ部
３００−１〜３００−ｎに接続されたデプレッションＮ
型ＭＯＳトランジスタ２２２で構成される。
電源電圧（Ｖcc）が印加され、ドレインがデコーディン
グ手段２１０のインバータ２１２の出力に接続されるエ
ンハンスメントＮ型ＭＯＳトランジスタ２２１と、ゲー
トに電源電圧（Ｖcc）が印加され、ドイレンが前記エン
ハンスメントＮ型ＭＯＳトランジスタ２２１のソースに
接続され、ソースがメモリセルアレイ４００の各メモリ
ブロック４００−１〜４００−ｎのパストランジスタ部
３００−１〜３００−ｎに接続されたデプレッションＮ
型ＭＯＳトランジスタ２２２で構成される。
【００１９】チャージポンプ手段２３０は、半導体メモ
リ装置に使用される通常的なチャージポンプ回路であ
る。
リ装置に使用される通常的なチャージポンプ回路であ
る。
【００２０】消去ブロックサイズ可変回路１００は、図
１に示すように、コマンドレジスタ１１０、ブロックサ
イズレジスタ１２０、ブロックサイズデコーダ１３０、
ブロックアドレスレジスタ１４０、ブロックアドレスプ
リデコーダ（以下、単にプリデコーダと言う）１５０で
構成される。コマンドレジスタ１１０は、外部からコマ
ンド６Ｃｈを入力して消去モード命令信号Ｓｃｂを出力
する。ブロックサイズレジスタ１２０は、外部から印加
されるロード信号ＤＬＤによって、外部から印加される
消去ブロックの大きさに対応したデータ（ブロックサイ
ズデータ）ＢＤ０〜ＢＤ７を入力して貯蔵する。ブロッ
クサイズデコーダ１３０は、ブロックサイズレジスタ１
２０から出力される消去ブロックの大きさに対応したデ
ータ（ブロックサイズデータ）ｐＡ０〜ｐＡ７を、コマ
ンドレジスタ１１０からの消去モード命令信号Ｓｃｂに
よって入力し、このデータｐＡ０〜ｐＡ７をデコーディ
ングし、デコーディングされた可変された消去ブロック
の大きさに対応した情報ＢＳｉを出力する。ブロックア
ドレスレジスタ１４０は、外部からのロード信号ＡＤＬ
によって、外部からの消去するブロックのアドレスを入
力して貯蔵し、さらにブロックサイズデコーダ１３０か
らの可変された消去ブロックの大きさに対応した情報Ｂ
Ｓｉを入力して、メモリセルアレイ４００の可変された
消去ブロックのアドレスを出力する。プリデコーダ１５
０は、ブロックアドレスレジスタ１４０から出力された
可変された消去ブロックのアドレスをプリデコーディン
グして、プリデコーディング信号をメインロウデコーダ
２００に出力する。
１に示すように、コマンドレジスタ１１０、ブロックサ
イズレジスタ１２０、ブロックサイズデコーダ１３０、
ブロックアドレスレジスタ１４０、ブロックアドレスプ
リデコーダ（以下、単にプリデコーダと言う）１５０で
構成される。コマンドレジスタ１１０は、外部からコマ
ンド６Ｃｈを入力して消去モード命令信号Ｓｃｂを出力
する。ブロックサイズレジスタ１２０は、外部から印加
されるロード信号ＤＬＤによって、外部から印加される
消去ブロックの大きさに対応したデータ（ブロックサイ
ズデータ）ＢＤ０〜ＢＤ７を入力して貯蔵する。ブロッ
クサイズデコーダ１３０は、ブロックサイズレジスタ１
２０から出力される消去ブロックの大きさに対応したデ
ータ（ブロックサイズデータ）ｐＡ０〜ｐＡ７を、コマ
ンドレジスタ１１０からの消去モード命令信号Ｓｃｂに
よって入力し、このデータｐＡ０〜ｐＡ７をデコーディ
ングし、デコーディングされた可変された消去ブロック
の大きさに対応した情報ＢＳｉを出力する。ブロックア
ドレスレジスタ１４０は、外部からのロード信号ＡＤＬ
によって、外部からの消去するブロックのアドレスを入
力して貯蔵し、さらにブロックサイズデコーダ１３０か
らの可変された消去ブロックの大きさに対応した情報Ｂ
Ｓｉを入力して、メモリセルアレイ４００の可変された
消去ブロックのアドレスを出力する。プリデコーダ１５
０は、ブロックアドレスレジスタ１４０から出力された
可変された消去ブロックのアドレスをプリデコーディン
グして、プリデコーディング信号をメインロウデコーダ
２００に出力する。
【００２１】図３は、このような消去ブロックサイズ可
変回路１００中のブロックサイズレジスタ１２０の詳細
回路図である。この図３を参照すると、ブロックサイズ
レジスタ１２０は、外部から印加されるロード信号ＤＬ
Ｄと各ブロックサイズデータＢＤ０〜ＢＤ７を各々入力
する２進カウンタ１２１−０〜１２１−７と、各２進カ
ウンタ１２１−１〜１２１−７の各出力を反転させ、ブ
ロックサイズに対応したデータｐＡ０〜ｐＡ７を出力す
るためのインバータ１２２−０〜１２２−７で構成され
る。
変回路１００中のブロックサイズレジスタ１２０の詳細
回路図である。この図３を参照すると、ブロックサイズ
レジスタ１２０は、外部から印加されるロード信号ＤＬ
Ｄと各ブロックサイズデータＢＤ０〜ＢＤ７を各々入力
する２進カウンタ１２１−０〜１２１−７と、各２進カ
ウンタ１２１−１〜１２１−７の各出力を反転させ、ブ
ロックサイズに対応したデータｐＡ０〜ｐＡ７を出力す
るためのインバータ１２２−０〜１２２−７で構成され
る。
【００２２】このブロックサイズレジスタ１２０は、外
部から印加されるロード信号ＤＬＤによって、外部から
印加されるブロックサイズデータＢＤ０〜ＢＤ７を貯蔵
し、ブロックサイズに対応したデータｐＡ０〜ｐＡ７を
出力する。
部から印加されるロード信号ＤＬＤによって、外部から
印加されるブロックサイズデータＢＤ０〜ＢＤ７を貯蔵
し、ブロックサイズに対応したデータｐＡ０〜ｐＡ７を
出力する。
【００２３】図４は、消去ブロックサイズ可変回路１０
０中のブロックサイズデコーダ１３０の詳細回路図であ
る。このブロックサイズデコーダ１３０は、コマンドレ
ジスタ１１０から印加される消去モード命令信号Ｓｃｂ
に従ってブロックサイズレジスタ１２０から印加される
ブロックサイズデータｐＡ０〜ｐＡ７及びそれらの相補
データを入力してデコーディングする。このブロックサ
イズデコーダ１３０は、コマンドレジスタ１１０から消
去モード命令信号Ｓｃｂが印加されると、ブロックサイ
ズレジスタ１２０からブロックサイズデータｐＡ０〜ｐ
Ａ７を入力し、ブロックサイズデータｐＡ０〜ｐＡ７を
デコーディングして、消去ブロックサイズに対応したデ
コーディング信号ＢＳ０〜ＢＳ２５５を発生する複数
（具体的には２５６個）のデコーディング手段１３１−
０〜１３１−２５５からなる。
０中のブロックサイズデコーダ１３０の詳細回路図であ
る。このブロックサイズデコーダ１３０は、コマンドレ
ジスタ１１０から印加される消去モード命令信号Ｓｃｂ
に従ってブロックサイズレジスタ１２０から印加される
ブロックサイズデータｐＡ０〜ｐＡ７及びそれらの相補
データを入力してデコーディングする。このブロックサ
イズデコーダ１３０は、コマンドレジスタ１１０から消
去モード命令信号Ｓｃｂが印加されると、ブロックサイ
ズレジスタ１２０からブロックサイズデータｐＡ０〜ｐ
Ａ７を入力し、ブロックサイズデータｐＡ０〜ｐＡ７を
デコーディングして、消去ブロックサイズに対応したデ
コーディング信号ＢＳ０〜ＢＳ２５５を発生する複数
（具体的には２５６個）のデコーディング手段１３１−
０〜１３１−２５５からなる。
【００２４】各デコーディング手段１３１−０〜１３１
−２５５は、ブロックサイズに対応したデータ中、下位
４ビットのデータｐＡ０〜ｐＡ３あるいはそれらの相補
データを入力する第１ナンドゲート１３１と、ブロック
サイズに対応したデータ中、上位４ビットのデータｐＡ
４〜ｐＡ７あるいはそれらの相補データを入力する第２
ナンドゲート１３２と、コマンドレジスタ１１０からの
消去モード命令信号Ｓｃｂを反転させる第１反転ゲート
（ＮＯＴゲート）１３３と、第１ナンドゲート１３１、
第２ナンドゲート１３２及び第１反転ゲート１３３の出
力を入力する第１ノアゲート１３４と、この第１ノアゲ
ート１３４の出力と次の段のデコーディング手段１３１
−１〜１３１−２５５のデコーディング信号ＢＳ１〜Ｂ
Ｓｉを入力する第２ノアゲート１３５と、この第２ノア
ゲート１３５の出力を反転させ、消去ブロックサイズに
対応したデコーディング信号ＢＳ０〜ＢＳ２５５を出力
する第２反転ゲート１３６で構成される。
−２５５は、ブロックサイズに対応したデータ中、下位
４ビットのデータｐＡ０〜ｐＡ３あるいはそれらの相補
データを入力する第１ナンドゲート１３１と、ブロック
サイズに対応したデータ中、上位４ビットのデータｐＡ
４〜ｐＡ７あるいはそれらの相補データを入力する第２
ナンドゲート１３２と、コマンドレジスタ１１０からの
消去モード命令信号Ｓｃｂを反転させる第１反転ゲート
（ＮＯＴゲート）１３３と、第１ナンドゲート１３１、
第２ナンドゲート１３２及び第１反転ゲート１３３の出
力を入力する第１ノアゲート１３４と、この第１ノアゲ
ート１３４の出力と次の段のデコーディング手段１３１
−１〜１３１−２５５のデコーディング信号ＢＳ１〜Ｂ
Ｓｉを入力する第２ノアゲート１３５と、この第２ノア
ゲート１３５の出力を反転させ、消去ブロックサイズに
対応したデコーディング信号ＢＳ０〜ＢＳ２５５を出力
する第２反転ゲート１３６で構成される。
【００２５】このような構成のブロックサイズデコーダ
１３０は、コマンドレジスタ１１０から消去モード命令
信号Ｓｃｂが印加されると、消去ブロックサイズに対応
したデコーディング信号ＢＳ０〜ＢＳ２５５を出力す
る。すなわち、ブロックサイズレジスタ１２０から‘０
０ｈ’のブロックサイズデータが入力されると、全ての
デコーディング信号ＢＳ０〜ＢＳ２５５がロー状態にな
る。一方、ブロックサイズデータが‘０１ｈ’である
と、デコーディング信号のうちＢＳ０が、ブロックサイ
ズデータが‘０２ｈ’であると、デコーディング信号Ｂ
Ｓ０とＢＳ１が、ブロックサイズデータが‘０３ｈ’で
あると、デコーディング信号ＢＳ０〜ＢＳ２が、ブロッ
クサイズデータが‘０４ｈ’であると、デコーディング
信号ＢＳ０〜ＢＳ３が各々ロー状態からハイ状態に遷移
する。
１３０は、コマンドレジスタ１１０から消去モード命令
信号Ｓｃｂが印加されると、消去ブロックサイズに対応
したデコーディング信号ＢＳ０〜ＢＳ２５５を出力す
る。すなわち、ブロックサイズレジスタ１２０から‘０
０ｈ’のブロックサイズデータが入力されると、全ての
デコーディング信号ＢＳ０〜ＢＳ２５５がロー状態にな
る。一方、ブロックサイズデータが‘０１ｈ’である
と、デコーディング信号のうちＢＳ０が、ブロックサイ
ズデータが‘０２ｈ’であると、デコーディング信号Ｂ
Ｓ０とＢＳ１が、ブロックサイズデータが‘０３ｈ’で
あると、デコーディング信号ＢＳ０〜ＢＳ２が、ブロッ
クサイズデータが‘０４ｈ’であると、デコーディング
信号ＢＳ０〜ＢＳ３が各々ロー状態からハイ状態に遷移
する。
【００２６】図５は、消去ブロックサイズ可変回路１０
０中のブロックアドレスレジスタ１４０の詳細回路図で
ある。このブロックアドレスレジスタ１４０は、外部か
ら印加される消去ブロックアドレス信号ＢＡ０〜ＢＡ２
５５を、外部から印加されるアドレスロード信号ＡＤＬ
によって貯蔵し、ブロックサイズデコーダ１３０からの
デコーディング信号ＢＳ０〜ＢＳ２５５による消去ブロ
ックアドレス信号Ａ０，Ａ０バー〜Ａ２５５，Ａ２５５
バーを出力する。このブロックアドレスレジスタ１４０
は、消去ブロックアドレスを貯蔵するための複数（具体
的には、２５６個）のレジスタ手段１４０−０〜１４０
−２５５からなる。各レジスタ手段１４０−０〜１４０
−２５５は、消去ブロックアドレス信号ＢＡ０〜ＢＡ２
５５の各々を外部から印加されるアドレスロード信号Ａ
ＤＬによって入力する２進カウンタ１４１と、この２進
カウンタ１４１の出力を反転させるための第１反転ゲー
ト１４２と、この第１反転ゲート１４２の出力とブロッ
クサイズデコーダ１３０からのデコーディング信号ＢＳ
ｉを入力する第１ノアゲート１４３と、前記２進カウン
タ１４１の出力とブロックサイズデコーダ１３０からの
デコーディング信号ＢＳｉを入力する第２ノアゲート１
４４と、前記第１ノアゲート１４３と第２ノアゲート１
４４の出力を各々反転させ、消去ブロックアドレス信号
Ａｉと反転消去ブロックアドレス信号Ａｉバーを出力す
る第３反転ゲート１４５と第４反転ゲート１４６で構成
される。
０中のブロックアドレスレジスタ１４０の詳細回路図で
ある。このブロックアドレスレジスタ１４０は、外部か
ら印加される消去ブロックアドレス信号ＢＡ０〜ＢＡ２
５５を、外部から印加されるアドレスロード信号ＡＤＬ
によって貯蔵し、ブロックサイズデコーダ１３０からの
デコーディング信号ＢＳ０〜ＢＳ２５５による消去ブロ
ックアドレス信号Ａ０，Ａ０バー〜Ａ２５５，Ａ２５５
バーを出力する。このブロックアドレスレジスタ１４０
は、消去ブロックアドレスを貯蔵するための複数（具体
的には、２５６個）のレジスタ手段１４０−０〜１４０
−２５５からなる。各レジスタ手段１４０−０〜１４０
−２５５は、消去ブロックアドレス信号ＢＡ０〜ＢＡ２
５５の各々を外部から印加されるアドレスロード信号Ａ
ＤＬによって入力する２進カウンタ１４１と、この２進
カウンタ１４１の出力を反転させるための第１反転ゲー
ト１４２と、この第１反転ゲート１４２の出力とブロッ
クサイズデコーダ１３０からのデコーディング信号ＢＳ
ｉを入力する第１ノアゲート１４３と、前記２進カウン
タ１４１の出力とブロックサイズデコーダ１３０からの
デコーディング信号ＢＳｉを入力する第２ノアゲート１
４４と、前記第１ノアゲート１４３と第２ノアゲート１
４４の出力を各々反転させ、消去ブロックアドレス信号
Ａｉと反転消去ブロックアドレス信号Ａｉバーを出力す
る第３反転ゲート１４５と第４反転ゲート１４６で構成
される。
【００２７】このようなブロックアドレスレジスタ１４
０の動作を見ると、ブロックサイズデコーダ１３０から
全てロー状態のデコーディング信号ＢＳ０〜ＢＳ２５５
が印加されると、ブロックアドレスレジスタ１４０の出
力中、Ａ０〜Ａ２５５バーは全てロー状態になる。一
方、デコーディング信号中、ＢＳ０だけがハイ状態に出
力された場合は、入力アドレス信号ＢＡ０〜ＢＡ２５５
に関係なしに、デコーディング信号ＢＳ０によって出力
アドレス信号Ａ０，Ａ０バーが全てハイ状態になる。ま
た、デコーディング信号中、ＢＳ０，ＢＳ１がハイ状態
に出力された場合は、アドレス信号Ａ０，Ａ０バー，Ａ
１，Ａ１バーが全てハイ状態になり、デコーディング信
号中、ＢＳ０〜ＢＳ２がハイ状態に出力された場合は、
アドレス信号Ａ０，Ａ０バー〜Ａ２，Ａ２バーが全てハ
イ状態になる。このようにデコーディング信号ＢＳ０〜
ＢＳ２５５によって、ブロックアドレスレジスタ１４０
から該当するアドレス信号がハイ状態に出力される。
０の動作を見ると、ブロックサイズデコーダ１３０から
全てロー状態のデコーディング信号ＢＳ０〜ＢＳ２５５
が印加されると、ブロックアドレスレジスタ１４０の出
力中、Ａ０〜Ａ２５５バーは全てロー状態になる。一
方、デコーディング信号中、ＢＳ０だけがハイ状態に出
力された場合は、入力アドレス信号ＢＡ０〜ＢＡ２５５
に関係なしに、デコーディング信号ＢＳ０によって出力
アドレス信号Ａ０，Ａ０バーが全てハイ状態になる。ま
た、デコーディング信号中、ＢＳ０，ＢＳ１がハイ状態
に出力された場合は、アドレス信号Ａ０，Ａ０バー，Ａ
１，Ａ１バーが全てハイ状態になり、デコーディング信
号中、ＢＳ０〜ＢＳ２がハイ状態に出力された場合は、
アドレス信号Ａ０，Ａ０バー〜Ａ２，Ａ２バーが全てハ
イ状態になる。このようにデコーディング信号ＢＳ０〜
ＢＳ２５５によって、ブロックアドレスレジスタ１４０
から該当するアドレス信号がハイ状態に出力される。
【００２８】図６は、消去ブロックサイズ可変回路１０
０中のプリデコーダ１５０の詳細回路図である。この図
６を参照すると、プリデコーダ１５０は、ブロックアド
レスレジスタ１４０から出力されるアドレス信号中、下
位３ビットのアドレス信号Ａ０，Ａ１，Ａ２を入力して
プリデコーディングする。図６に示されるように、プリ
デコーダ１５０は、プリデコーディング信号Ｐ０〜Ｐ７
をメインロウデコーダ２００に出力するプリデコーディ
ング手段１５０−０〜１５０−７を有する。
０中のプリデコーダ１５０の詳細回路図である。この図
６を参照すると、プリデコーダ１５０は、ブロックアド
レスレジスタ１４０から出力されるアドレス信号中、下
位３ビットのアドレス信号Ａ０，Ａ１，Ａ２を入力して
プリデコーディングする。図６に示されるように、プリ
デコーダ１５０は、プリデコーディング信号Ｐ０〜Ｐ７
をメインロウデコーダ２００に出力するプリデコーディ
ング手段１５０−０〜１５０−７を有する。
【００２９】各プリデコーディング手段１５０−０〜１
５０−７は、ブロックアドレスレジスタ１４０から出力
されるアドレス信号中、下位３ビットのアドレス信号Ａ
０，Ａ１，Ａ２あるいはそれらの相補アドレス信号を入
力してナンド論理し、ナンド論理した値をインバータ１
５２を介してプリデコーディング信号Ｐ０〜Ｐ７として
メインロウデコーダ２００に出力するナンドゲート１５
１で構成される。図６はプリデコーディング信号Ｐｉに
対するプリデコーダであるが、プリデコーディング信号
Ｑｉ及びＲｉに対するプリデコーダも同一に構成され
る。
５０−７は、ブロックアドレスレジスタ１４０から出力
されるアドレス信号中、下位３ビットのアドレス信号Ａ
０，Ａ１，Ａ２あるいはそれらの相補アドレス信号を入
力してナンド論理し、ナンド論理した値をインバータ１
５２を介してプリデコーディング信号Ｐ０〜Ｐ７として
メインロウデコーダ２００に出力するナンドゲート１５
１で構成される。図６はプリデコーディング信号Ｐｉに
対するプリデコーダであるが、プリデコーディング信号
Ｑｉ及びＲｉに対するプリデコーダも同一に構成され
る。
【００３０】そして、このようなプリデコーダ１５０か
らプリデコーディング信号Ｐｉ，Ｑｉ，Ｒｉはメインロ
ウデコーダ２００に印加され、メインロウデコーダ２０
０はプリデコーディング信号Ｐｉ，Ｑｉ，Ｒｉによって
メモリセルアレイ４００の複数のメモリブロック中、該
当するブロックを選択する。
らプリデコーディング信号Ｐｉ，Ｑｉ，Ｒｉはメインロ
ウデコーダ２００に印加され、メインロウデコーダ２０
０はプリデコーディング信号Ｐｉ，Ｑｉ，Ｒｉによって
メモリセルアレイ４００の複数のメモリブロック中、該
当するブロックを選択する。
【００３１】以上のように、ブロックサイズ変更モード
のためのコマンド信号６Ｃｈが外部から印加されると、
コマンドレジスタ１１０からの消去モード命令信号Ｓｃ
ｂがロー状態からハイ状態に遷移される。つづいて、消
去されなければならないブロックサイズに対応したデー
タとブロックアドレスが各々ブロックサイズレジスタ１
２０及びブロックアドレスレジスタ１４０に印加され
る。そして、ブロックサイズレジスタ１２０に入力され
たブロックサイズデータが‘００ｈ’であると、ブロッ
クサイズデコーダ１３０の出力ＢＳ０〜ＢＳ２５５が全
てロー状態に維持され、ブロックサイズデータが‘０１
ｈ’であると、ブロックサイズデコーダ１３０の出力Ｂ
Ｓ０がハイ状態に遷移され、ブロックサイズデータが
‘０２ｈ’であるとブロックサイズデコーダ１３０の出
力ＢＳ０，ＢＳ１がローからハイ状態に遷移される。
のためのコマンド信号６Ｃｈが外部から印加されると、
コマンドレジスタ１１０からの消去モード命令信号Ｓｃ
ｂがロー状態からハイ状態に遷移される。つづいて、消
去されなければならないブロックサイズに対応したデー
タとブロックアドレスが各々ブロックサイズレジスタ１
２０及びブロックアドレスレジスタ１４０に印加され
る。そして、ブロックサイズレジスタ１２０に入力され
たブロックサイズデータが‘００ｈ’であると、ブロッ
クサイズデコーダ１３０の出力ＢＳ０〜ＢＳ２５５が全
てロー状態に維持され、ブロックサイズデータが‘０１
ｈ’であると、ブロックサイズデコーダ１３０の出力Ｂ
Ｓ０がハイ状態に遷移され、ブロックサイズデータが
‘０２ｈ’であるとブロックサイズデコーダ１３０の出
力ＢＳ０，ＢＳ１がローからハイ状態に遷移される。
【００３２】ブロックアドレスレジスタ１４０の出力は
プリデコーダ１５０によってプリデコーディングされ、
選択されたワードラインを活性化させるようになる。こ
の時、ブロックサイズに対応したデータをデコーディン
グするブロックサイズデコーダ１３０のデコーディング
出力ＢＳ０〜ＢＳ２５５が全てロー状態であると、入力
されたブロックアドレスによってプリデコーダ１５０の
出力中、一つだけがロー状態からハイ状態に遷移され
る。また、ブロックサイズデータのデコーディング出力
ＢＳ１がハイ状態であると、入力されたブロックアドレ
ス中、反転及び非反転出力Ａ０バー，Ａ０が全てハイ状
態になり、プリデコーダ１５０の出力Ｐ０とＰ１，Ｐ２
とＰ３，Ｐ４とＰ５、あるいはＰ６とＰ７が同時にロー
状態からハイ状態に遷移される。
プリデコーダ１５０によってプリデコーディングされ、
選択されたワードラインを活性化させるようになる。こ
の時、ブロックサイズに対応したデータをデコーディン
グするブロックサイズデコーダ１３０のデコーディング
出力ＢＳ０〜ＢＳ２５５が全てロー状態であると、入力
されたブロックアドレスによってプリデコーダ１５０の
出力中、一つだけがロー状態からハイ状態に遷移され
る。また、ブロックサイズデータのデコーディング出力
ＢＳ１がハイ状態であると、入力されたブロックアドレ
ス中、反転及び非反転出力Ａ０バー，Ａ０が全てハイ状
態になり、プリデコーダ１５０の出力Ｐ０とＰ１，Ｐ２
とＰ３，Ｐ４とＰ５、あるいはＰ６とＰ７が同時にロー
状態からハイ状態に遷移される。
【００３３】又、入力されたブロックサイズデータのデ
コーディング出力ＢＳ０とＢＳ１がハイ状態であると、
入力されたブロックアドレス中、最下位ビットの反転出
力Ａ０バー及び非反転出力Ａ０とその次の最下位ビット
の反転出力Ａ１バー及び非反転出力Ａ１が全てハイ状態
になって、プリデコーダ１５０の出力Ｐ０〜Ｐ３あるい
はＰ４〜Ｐ７が同時にロー状態からハイ状態に遷移され
る。このように、入力されたブロックサイズに対応した
データによって活性化されるブロックアドレスプリデコ
ーダの数が変わるようになり、これによって選択される
メモリブロックの数も変わるようになる。
コーディング出力ＢＳ０とＢＳ１がハイ状態であると、
入力されたブロックアドレス中、最下位ビットの反転出
力Ａ０バー及び非反転出力Ａ０とその次の最下位ビット
の反転出力Ａ１バー及び非反転出力Ａ１が全てハイ状態
になって、プリデコーダ１５０の出力Ｐ０〜Ｐ３あるい
はＰ４〜Ｐ７が同時にロー状態からハイ状態に遷移され
る。このように、入力されたブロックサイズに対応した
データによって活性化されるブロックアドレスプリデコ
ーダの数が変わるようになり、これによって選択される
メモリブロックの数も変わるようになる。
【００３４】そして、このような方法によるメモリブロ
ックの選択動作が成立すると、メモリセルに対する消去
動作のためのコマンドＤ０ｈが入力され、メモリセルに
対する消去動作が遂行されると、入力されたブロックサ
イズデータによって選択されたメモリブロックの全ての
セルが同時に消去されるようになる。
ックの選択動作が成立すると、メモリセルに対する消去
動作のためのコマンドＤ０ｈが入力され、メモリセルに
対する消去動作が遂行されると、入力されたブロックサ
イズデータによって選択されたメモリブロックの全ての
セルが同時に消去されるようになる。
【００３５】
【発明の効果】このように本発明によれば、設計する
時、既に定められた消去ブロックの大きさを可変させる
ことができる可変回路を具備し、外部から入力されるデ
ータによって不揮発性半導体メモリ装置の同時に消去さ
れるメモリセルの数を変えることができるようにしたの
で、多くの量のデータを一時に消去することができ、こ
れによって半導体メモリ素子の能力を向上させることが
できる。
時、既に定められた消去ブロックの大きさを可変させる
ことができる可変回路を具備し、外部から入力されるデ
ータによって不揮発性半導体メモリ装置の同時に消去さ
れるメモリセルの数を変えることができるようにしたの
で、多くの量のデータを一時に消去することができ、こ
れによって半導体メモリ素子の能力を向上させることが
できる。
【図１】本発明の実施の形態による消去ブロックサイズ
を可変させることができる半導体メモリ装置のブロック
図。
を可変させることができる半導体メモリ装置のブロック
図。
【図２】図１の半導体メモリ装置におけるメインロウデ
コーダ及びメモリセルアレイの詳細回路図。
コーダ及びメモリセルアレイの詳細回路図。
【図３】図１の半導体メモリ装置におけるブロックサイ
ズレジスタの詳細回路図。
ズレジスタの詳細回路図。
【図４】図１の半導体メモリ装置におけるブロックサイ
ズデコーダの詳細回路図。
ズデコーダの詳細回路図。
【図５】図１の半導体メモリ装置におけるブロックアド
レスレジスタの詳細回路図。
レスレジスタの詳細回路図。
【図６】図１の半導体メモリ装置におけるブロックアド
レスプリデコーダの詳細回路図。
レスプリデコーダの詳細回路図。
１００ 消去ブロックサイズ可変回路 １１０ コマンドレジスタ １２０ ブロックサイズレジスタ １３０ ブロックサイズデコーダ １４０ ブロックアドレスレジスタ １５０ ブロックアドレスプリデコーダ ２００ メインロウデコーダ ４００ メモリセルアレイ
Claims (10)
- 【請求項１】 外部からのコマンド信号によって消去モ
ード命令信号を発生し、かつ外部から印加される消去ブ
ロックサイズに対応したデータとアドレスを入力して消
去ブロックサイズを可変させ、可変された消去ブロック
サイズに対応したプリデコーディング信号を出力する消
去ブロックサイズ可変回路と、 前記消去ブロックサイズ可変回路から印加される可変さ
れた消去ブロックサイズに対応したプリデコーディング
信号をデコーディングするメインロウデコーダと、 列と行方向に多数のメモリセルが配列され、多数のメモ
リセルが列方向に分割された多数のメモリブロックを備
え、前記メインロウデコーダから出力されるデコーディ
ング信号によって多数のメモリブロック中、該当するメ
モリブロックが選択されるメモリセルアレイとを具備す
ることを特徴とする消去ブロックサイズを可変させるこ
とができる半導体メモリ装置。 - 【請求項２】 前記メインロウデコーダは、前記メモリ
セルアレイ内の前記メモリブロックに対応して配列され
る多数のロウデコーダを有し、各ロウデコーダは、 前記消去ブロックサイズ可変回路の出力信号中、該当す
る出力信号を入力してデコーディングするデコーディン
グ手段と、 前記デコーディング手段の出力信号によって前記メモリ
セルアレイ内のメモリブロック中、該当するメモリブロ
ックの該当ワードラインを選択するためのパストランジ
スタ手段と、 プログラム動作時に前記ワードラインに高電圧を印加す
るためのチャージポンプ手段とからなることを特徴とす
る請求項１に記載の消去ブロックサイズを可変させるこ
とができる半導体メモリ装置。 - 【請求項３】 前記消去ブロックサイズ可変回路は、 前記コマンド信号を入力して前記消去モード命令信号を
出力するコマンドレジスタと、 外部から印加されるロード信号によって外部から印加さ
れる消去ブロックサイズに対応したデータを入力して貯
蔵するブロックサイズレジスタと、 前記ブロックサイズレジスタから出力される消去ブロッ
クサイズに対応したデータを前記コマンドレジスタから
の消去モード命令信号によって入力し、デコーディング
し、デコーディングした可変された消去ブロックサイズ
に対応した情報を出力するブロックサイズデコーダと、 外部からのロード信号によって、外部から印加される消
去するブロックのアドレスを入力して貯蔵し、かつ前記
ブロックサイズデコーダからの可変された消去ブロック
サイズに対応した情報を入力して、前記メモリセルアレ
イの可変された消去ブロックのアドレスを出力するブロ
ックアドレスレジスタと、 前記ブロックアドレスレジスタからの可変された消去ブ
ロックのアドレスをプリデコーディングして前記インロ
ウデコーダに出力するブロックアドレスプリデコーダと
からなることを特徴とする請求項１に記載の消去ブロッ
クサイズを可変させることができる半導体メモリ装置。 - 【請求項４】 前記ブロックサイズレジスタは、 外部から印加されるロード信号とブロックサイズデータ
の各１つとを入力する複数の２進カウンタと、 前記各２進カウンタの出力を反転させ、消去ブロックサ
イズに対応したデータを出力するための複数のインバー
タとで構成されることを特徴とする請求項３に記載の消
去ブロックサイズを可変させることができる半導体メモ
リ装置。 - 【請求項５】 前記ブロックサイズデコーダは、前記コ
マンドレジスタから消去モード命令信号が印加される
と、前記ブロックサイズレジスタからのブロックサイズ
データを入力し、ブロックサイズデータをデコーディン
グし、消去ブロックサイズに対応したデコーディング信
号を発生する複数のデコーディング手段からなることを
特徴とする請求項３に記載の消去ブロックサイズを可変
させることができる半導体メモリ装置。 - 【請求項６】 各デコーディング手段は、 ブロックサイズに対応したデータ中、下位４ビットのデ
ータを入力する第１ナンドゲートと、 ブロックサイズに対応したデータ中、上位４ビットのデ
ータを入力する第２ナンドゲートと、前記コマンドレジ
スタからの消去モード命令信号を反転させる第１反転ゲ
ートと、 前記第１ナンドゲート、前記第２ナンドゲート及び前記
第１反転ゲートの出力を入力する第１ノアゲートと、 前記第１ノアゲートの出力と次の段のデコーディング手
段のデコーディング信号を入力する第２ノアゲートと、 前記第２ノアゲートの出力を反転させ、消去ブロックサ
イズに対応したデコーディング信号を出力する第２反転
ゲートから構成されることを特徴とする請求項５に記載
の消去ブロックサイズを可変させることができる半導体
メモリ装置。 - 【請求項７】 前記ブロックアドレスレジスタは、 外部から印加されるブロックアドレス信号を外部から印
加されるアドレスロード信号によって貯蔵し、前記ブロ
ックサイズデコーダからのデコーディング信号による消
去ブロックアドレスを出力する複数のレジスタ手段から
なることを特徴とする請求項３に記載の消去ブロックサ
イズを可変させることができる半導体メモリ装置。 - 【請求項８】 前記各レジスタ手段は、 消去ブロックアドレス信号の各１つを外部からのアドレ
スロード信号によって入力する２進カウンタと、 前記２進カウンタの出力を反転させるための第１反転ゲ
ートと、 前記第１反転ゲートの出力と前記ブロックサイズデコー
ダからのデコーディング信号を入力する第１ノアゲート
と、 前記２進カウンタの出力と前記ブロックサイズデコーダ
からのデコーディング信号を入力する第２ノアゲート
と、 前記第１ノアゲートと前記第２ノアゲートの出力を各々
反転させ、消去ブロックアドレス信号と反転消去ブロッ
クアドレス信号を各々出力する第３反転ゲート及び第４
反転ゲートで構成されることを特徴とする請求項７に記
載の消去ブロックサイズを可変させることができる半導
体メモリ装置。 - 【請求項９】 前記ブロックアドレスプリデコーダは、
前記ブロックアドレスレジスタから出力されるアドレス
信号中、下位３ビットのアドレス信号を入力してプリデ
コーディングし、プリデコーディング信号をメインロウ
デコーダに出力する複数のプリデコーディング手段から
なることを特徴とする請求項３に記載の消去ブロックサ
イズを可変させることができる半導体メモリ装置。 - 【請求項１０】 前記各プリデコーディング手段は、前
記ブロックアドレスレジスタから出力されるアドレス信
号中、下位３ビットのアドレス信号を入力してナンド論
理し、ナンド論理ナンドした値をプリデコーディング信
号としてメインロウデコーダに出力する複数のナンドゲ
ートを具備することを特徴とする請求項９に記載の消去
ブロックサイズを可変させることができる半導体メモリ
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039905A KR100204810B1 (ko) | 1996-09-13 | 1996-09-13 | 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치 |
| KR1996P-39905 | 1996-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10106278A true JPH10106278A (ja) | 1998-04-24 |
| JP3698526B2 JP3698526B2 (ja) | 2005-09-21 |
Family
ID=19473775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24912497A Expired - Fee Related JP3698526B2 (ja) | 1996-09-13 | 1997-09-12 | 消去ブロックサイズを可変させることができる半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5847999A (ja) |
| JP (1) | JP3698526B2 (ja) |
| KR (1) | KR100204810B1 (ja) |
| TW (1) | TW343336B (ja) |
Cited By (3)
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