DE69128635T2

DE69128635T2 - Nicht-flüchtiger halbleiterspeicher

Info

Publication number: DE69128635T2
Application number: DE69128635T
Authority: DE
Inventors: Masamichi Asano; Tadashi Miyakawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-25
Filing date: 1991-09-25
Publication date: 1998-05-20
Anticipated expiration: 2011-09-26
Also published as: EP0550751B1; WO1992005560A1; EP0797213A1; EP0550751A1; KR920006988A; EP0797213B1; JP2563702B2; US5384742A; DE69133097D1; DE69133097T2; EP0550751A4; DE69128635D1; JPH05274894A

Description

Die vorliegende Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher, enthaltend ein Speicherzellenfeld mit mehreren nichtflüchtigen Speicherzellen angeordnet in einer Matrixform, derart, daß jede Speicherzelle ein Kontrollgate aufweist, sowie ein floatendes Gate, eine Source-Elektrode und eine Drain-Elektrode, und daß mehrere Steuergates mehrere Speicherzellen in derselben Reihe mit derselben Wortleitung WL verbunden sind, daß mehrere Drain-Elektroden mehrerer Speicherzellen in derselben Spalte mit derselben Datenleitung DL verbunden sind, daß das Speicherzellfeld in mehrere Blöcke unterteilt ist, jeweils mit mehreren Speicherzellen, die in Matrixform angeordnet sind, und daß mehrere der Source- Elektroden der mehreren Speicherzellen in demselben Block mit einer gemeinsamen Löschleitung SL verbunden sind; einen Zeilendekoder, der mit den mehreren Wortleitungen WL zum Aktivieren einer gewünschten der mehreren Wortleitungen WL verbunden ist; eine Spalten-Gate-Einheit, die mit den mehreren Datenleitungen DL zum Aktivieren einer gewünschten der mehreren Datenleitungen DL verbunden ist; und eine Blocklöschvorrichtung verbunden ist; und eine Blocklöschvorrichtung mit mehreren Ausgangsanschlüssen CS, derart, daß jeder der mehreren Ausgangsanschlüsse mit der Löschleitung eines zugeordneten Blocks verbunden ist. Ein derartiger Halbleiterspeicher ist in JP-A-132 494 und JP-A- 132 495 offenbart.
Speicher vom Typ mit Blitzlöschen (flash erase) für sämtliche Bits erzielten Aufmerksamkeit als elektrisch löschbare, programmierbare Nurlesespeicher (E²PROM-Speicher). Neuere der Anforderungen an derartige Speicher bestehen in dem Bereitstellen einer Funktion zum Verändern von Daten in jedem der mehreren Speicherblöcke in Blockeinheiten. Beispielsweise ist eine 4 M-Biteinrichtung in 16 Blöcke mit jeweils 32 K- Bytes unterteilt oder in 4 Blöcke mit jeweils 256 K-Byte, und es ist erforderlich, ein Datenlöschen auf der Basis von Blockeinheiten durchzuführen. Mit einer derartigen Blockaufteilung eines Zellenfeldes sind Zellen in den mehreren unterschiedlichen Blöcken mit derselben Wortleitung oder Datenleitung verbunden. Deshalb kann durch das wiederholte Schreiben/Löschen eines bestimmten Blocks eine Spannung auf Zellen in anderen nicht ausgewählten Blöcken einwirken.
Der Umfang einer derartigen Spannungsbeanspruchung wird für Zellen mit einer zweilagigen Struktur erörtert. In dem Fall der Zellen mit einer zweilagigen Struktur, die bei einem E²PROM-Speicher vom Blitztyp eingesetzt werden, erfolgt ein Datenschreiben in einer Weise ähnlich zu einem EPROM- Speicher. Insbesondere wid an einem Steuergate VCG = 12 V angelegt, und an eine Drain-Elektrtode VD = 6 V, und an eine Source-Elektrode VS = 0 V. In diesem Zustand werden durch einen Lawineneffekt erzeugte Elektroden in das floatende Gate initiiert. Zum Datenlöschen wird an das Steuergate VCG = 0 V und an die Source-Elektrode VS = 12 V angelegt. In diesem Zustand werden Elektronen aus dem floatenden Gate als F-N Tunnelstrom zwischen dem floatenden Gate und der Source- Elektrode herausgenommen.
Die kennzeichnende Struktur einer derartigen Zelle besteht darin, daß der Gateoxidfilm unter dem floatenden Gate ungefähr 100 Å dünner ist als derjenige einer EPROM-Zelle, da ein Tunnelstrom zwischen dem floatenden Gate und der Source- Elektrode während dem Datenlöschen fließt, und daß der Überlagerungsbereich des Source-n&spplus;-Gebiets und des floatenden Gates breiter als derjenige bei deinem EPROM-Speicher ausgebildet ist.
In einem Zellenfeld mit mehreren Blöcken enthaltend Zellen mit einer derartigen Struktur liegt an einer Zelle in einem Löschzustand oder einem Schreibzustand in einem nicht ausgewählten Block eine Spannung an, wie sie in Tabelle 1 gezeigt ist. An einer Zelle in einem Löschzustand in einem nicht ausgewählten Block, der mit einer ausgewählten Wortleitung verbunden ist, wird ein elektrisches Feld von ungefähr 7,5 MV/cm zwischen deren floatendem Gate und deren Source-Elektrode angelegt, und an einer Zelle in einem Schreibzustand in einem nicht ausgewählten Block, der mit einer nicht ausgewählten Datenleitung verbunden ist, wird ein elektrisches Feld von ungefähr 6,5 MV/cm zwischen deren floatendem Gate und Drain-Elektrode angelegt. Tabelle 1
Nun wird die Zeitperiode diskutiert, während der eine Spannung bzw. eine Spannungsbeanspruchtung auf eine Zelle in einen nicht ausgewählten Block während einem Datenlöschen oder Datenschreiben ausgeübt wird. Es sei eine 4 M- Biteinrichtung betrachtet, die in Blöcke unterteilt ist, mit Intervallen von 32 K Byte in Datenleitungsrichtung. Unter der Annahme, daß Zellen in einem Block einem Lesen/Schreiben so oft wie 10&sup5; mal unterzogen werden, mit einer Schreibzeit von 10 µs und einer Schreibauftrittsfrequenz von 25 Wiederholungen für jede Zelle, wird an einer Zelle in einem nicht ausgewählten Block VCG = 12 V während der gesamten Zeitperiode von 800 s angelegt. Demnach wird eine Spannungsbeanspruchung von 7,5 MV/cm zwischen dem floatenden Gate und der Zeitperiode von 800 s ausgeübt, was unvermeidlich zu einem Schreibfehler führt. Alternativ sei eine 4 M-Biteinrichtung betrachtet, die in Blöcke unterteilt ist, in Intervallen zu 32 K Byte in Wortleitungsrichtung, bei einer Zelle in einem nicht ausgewählten Block liegt 6 V an deren Drain-Elektrode während der gesamten Zeitperiode von 6400 s an. Eine Spannungsbeanspruchung von 6,5 MV/cm wird deshalb zwischen dem floatenden Gate und der Drain-Elektrode während der Zeitperiode von 6400 s ausgeübt, was unvermeidlicherweise zu einem Löschfehler führt.
Wie oben beschrieben, besteht im Zusammenhang mit der üblichen Einrichtung das Problem dahingehend, daß aufgrund der Tatsache, daß ein Datenschreiben und -löschen bei einem ausgewählten Block durchgeführt wird, ein Datenschreibfehler und -löschfehler bei nicht ausgewählten Blöcken auftreten kann.
Bei einem üblichen Datenlöschschema werden in dem floatenden Gate FG akkumulierte Elektronen zu der Source-Elektrode durch Anlegen einer Hochspannung an der Zell-Source-Elektrode emittiert, wie zuvor diskutiert. Bei diesem Schema ist es nicht möglich, eine Source-Spannung einzusetzen, die gleich oder höher als die Durchflußspannung einer Source- Grenzschicht ist, und es entsteht eine Restriktion dahingehend, daß zwei Source-Elektroden getrennt gebildet werden müssen, damit ein Blocklöschvorgang ermöglicht wird (gleichzeitiges Löschen mehrerer in einem Block enthaltener Zellen). Ein anderes Schema unter Einsatz einer negativen Spannung wurde betrachtet, bei dem Daten ohne Anlegen einer hohen Spannung an der Zell-Source-Elektrode gelöscht werden können.
JP-A-63 298 894 offenbart ein Halbleiterspeicherfeld, bei dem die Spannungsbeanspruchung bei nicht ausgewählten Speicherzellen durch Anlegen einer Spannungsdämpfungsspannung gedämpft ist.
Bezug sei auch auf EP-A-0 052 566 genommen, in der eine Inhibit-Spannung an nicht ausgewählte Wortleitungen während dem Schreiben angelegt wird, zum Vermeiden eines Schreibens bei nicht ausgewählten Zeilen eines E²PROM-Speichers.
Gemäß einem Aspekt der Erfindung, wird ein nichtflüchtiger Halbleiterspeicher der eingangs genannten Art geschaffen, dadurch gekennzeichnet, daß die mehreren Blöcke in Zeilenrichtung angeordnet sind und die Wortleitung WL jeder Zeile jedes Blocks mit der zugeordneten Wortleitung durch Wählen des nächsten benachbarten Blocks verbunden ist; und die Blocklöschvorrichtung so ausgebildet ist, daß sie der Auswahl eines Blocks zum Datenschreiben und der Nichtauswahl der anderen Blöcke für diesen Datenschreibvorgang folgen, eine Dämpfungsspannung an die Löschleitungen der nicht ausgewählten Blöcke anliegt, derart, daß die Dämpfungsspannung die Spannung zwischen dem Steuergate und der Source- oder Drain-Elektrode dämpft.
Gemäß einem anderen Aspekt der Erfindung wird ein nichtflüchtiger Halbleiterspeicher der eingangs definierten Art geschaffen, dadurch gekennzeichnet, daß die mehreren Blöcke entlang der Spaltenrichtung angeordnet sind und daß die Datenleitung DL jeder Spalte jedes Blocks mit der zugeordneten Datenleitung DL des nächsten benachbarten Blocks verbunden ist und daß der Zeilendekoder so ausgebildet ist, daß er der Auswahl eines Blocks für einen Datenschreibvorgang unter Nichtauswahl der anderen Blöcke für diesen Datenschreibvorgang folgt und eine Dämpfungsspanung an die Wortleitungen WL der nicht ausgewählten Blöcke anlegt, derart, daß die Dämpfungsspannung die Spannung zwischen dem Steuergate und der Source- oder Drain-Elektrode dämpft.
Das Speicherzellenfeld ist in mehrere Blöcke unterteilt. Beim Ändern von Daten für einen Bock (ausgewählter Block) wird eine Dämpfungsspannung an die Source-Elektrode oder das Steuergate einer Speicherzelle in einem anderen Block (nicht ausgewählter Block) angelegt, zum Dämpfen der Spannungsbeanspruchung zwischen dem floatenden Gate und der Source/Drain-Elektrode, wodurch ein Schreibfehler oder ein Löschfehler vermieden wird.
Während dem Programmierbetrieb sind die Source-Elektrode und die Drain-Elektrode einer Speicherzelle in einem nicht ausgewählten Block abgeglichen, um ein elektrisches Feld zwischen den Steuergate und der Source/Drain-Elektrode zu dämpfen und ein Fließen eines Kanalstroms zu vermeiden, wodurch ein Schreibfehler vermieden wird.
Beim Durchführen eines Löschverfahrens negativer Spannung vor dem Setzen der Source-Leitung und Wortleitung in einer Zelle in einem nicht ausgewählten Block auf eine Löschspannung werden die Source- und at-Leitungen abgeglichen Der Abgleichbetrieb wird vor den Löschbetrieb freigegeben, wodurch eine Fehlfunktion einer nicht ausgewählten Zelle vermieden wird.
Ein besseres Verständnis der Erfindung ergibt sich durch beispielhaften Bezug auf die beiliegende Zeichnung; es zeigen:
Fig. 1 ein Diagramm zum Darstellen des Gesamtaufbaus einer Ausführungsform gemäß der vorliegenden Erfindung;
Fig. 2 ein Schaltdiagramm zum Darstellen der Details eines Abschnitts der in Fig. 1 gezeigten Ausführungsform;
Fig. 3 ein Schaltdiagramm zum Darstellen der Details des Spalten-Gate-Abschnitts;
Fig. 4 ein Schaltdiagramm zum Darstellen des Hauptabschnitts des Zeilendekoders;
Fig. 5 einen Graphen zum Darstellen der Eigenschaften einer Speicherzelle in einem nicht ausgewählten Block;
Fig. 6 ein Diagramm zum Darstellen der Gesamtanordnung einer anderen Ausführungsform gemäß der vorliegenden Erfindung;
Fig. 7 ein Schaltdiagramm zum Darstellen der Details eines Abschnitts der in Fig. 6 gezeigten Ausführungsform;
Fig. 8 ein Diagramm zum Darstellen der Gesamtanordnung einer anderen Ausführungsform gemäß der vorliegenden Erfindung;
Fig. 9 ein Zeitablaufdiagramm zum Erläutern des Betriebs der in Fig. 8 gezeigten Ausführungsform;
Fig. 10 ein Schaltdiagramm der in Fig. 8 gezeigten Programmiersteuerschaltung;
Fig. 11 ein Schaltdiagramm zum Darstellen eines Beispiels der in Fig. 8 gezeigten Blocklöschschaltung;
Fig. 12 ein Schaltdiagramm zum Darstellen eines anderen Beispiels der Blocklöschschaltung;
Fig. 13 ein Schaltdiagramm zum Darstellen eines anderen Beispiels der Blocklöschschaltung;
Fig. 14 ein Schaltdiagramm für eine Spannungsdämpfungsschaltung;
Fig. 15A und 15B Diagramme zum Erläutern der Beziehung zwischen einer Zellfeldaufteilung und dem Stromverbrauch.
Fig. 1 zeigt eine Einrichtung, deren Speicherzellfeld in 16 Blöcke entlang der Datenleitungsrichtung unterteilt ist, gemäß der ersten Ausführungsform Das Speicherzellfeld 1 ist in 16 Blöcke 2 unterteilt, die jeweils mit einer Blocklöschschaltung 3 versehen sind. Wie in Fig. 1 gezeigt, bezeichnet das Bezugszeichen 5 einen Zeilendekoder, das Bezugszeichen 6 bezeichnet einen Spaltendekoder und das Bezugszeichen 7 bezeichnet einen Zeilenvordekoder. Die Details jedes Blocks sind in Fig. 2 gezeigt. Wie in Fig. 2 gezeigt, ist jede Blocklöschschaltung 3 allgemein mit den Source-Elektroden der Zellen CXY in jedem Block 2 verbunden. Gemeinsam mit einer Datenleitung DLαβ verbundene Zellenleitungen sind in demselben Block angeordnet. Gemeinsam mit einer Wortleitung Wli verbundene Zellen sind über mehrere Blöcke angeordnet.
Ein Datenveränderungsbetrieb eines Blocks der wie oben beschrieben aufgebauten Einrichtung wird nachfolgend beschrieben.
Bei der Löschabfolge für Zellen mit der oben beschriebenen zweilagigen Struktur werden zum Vermeiden eines Lesefehlers einer Zelle aufgrund der Umformung zu einer Zelle vom Verarnungstyp bedingt durch Überlöschen sämtliche Zellen in einem betrachteten Block zunächst mit Daten beschrieben und anschließend gleichzeitig gelöscht. In einem Schreibmodus wird eine Abfolge gleich derjenigen im Fall eines EPROM- Speichers durchgeführt. In anderen Worten ausgedrückt, wird für einen Datenwechsel ein Schreibbetrieb zweimal ausgeführt. In diesem Fall wird eine Spannungsbeanspruchung auf die Steuergates der Zelle in nicht ausgewählten Blöcken ausgeübt, die mit derselben Wortleitung wie der Block mit dem Übergang verbunden sind.
Bei dieser Ausführungsform wird zum Dämpfen eines elektrischen Felds zwischen den floatenden Gates und Source- Elektroden der Zellen in einem Löschzustand in nicht ausgewählten Blöcken ein festgelegtes Potential (Dämpfungspotential) an den Zell-Source-Elektroden angelegt. Wird beispielsweise ein Potential von 2 V bei einer Zell- Source-Elektrode angelegt, so wird das elektrische Feld zwischen dem floatenden Gate und der Source-Elektrode ungefähr 5 MV/cm, wodurch das elektrische Feld ungefähr 2,5 MV/cm gedämpft wird, und zwar im Vergleich zu den ungefähr 7,5 MV/cm, wenn 0 V an der Zell-Source-Elektrode anliegt.
Die Fig. 3 zeigt die Struktur der Spaltengateelektrode. Fig. 3 entspricht der Fig. 1, und sie zeigt die Spaltenstruktur eines Blocks, einen Zeilendekoderpuffer, eine Wortleitung, und Zellen C&sub1;&sub1;&sub1; bis C1m1, die mit der Wortleitung verbunden sind. Diese Einrichtung wird beispielsweise dadurch erhalten, daß ein 4 M Bit Zellenfeld entlang der Blöcke entlang der datenleitenden Richtung bei Intervallen zu 32 K Byte unterteilt wird. Ein Block weist 128 Datenleitungen für 8 I/O-Einheiten auf, derart, daß jeder I/O-Einheit 16 Datenleitungen zugeordnet ist. Ein Byte wird von einem der Spaltensignale h1 bis h16 ausgewählt. Jeder Block wird durch eines der Spaltensignale s1 bis s16 ausgewählt.
In Fig. 3 bezeichnen T200 bis T207 Spaltengatetransistoren zum Auswählen eines Blocks, und T210 bis T287 bezeichnen Spaltengatetransistoren, die durch das Spaltensignal h1 bis h16 ausgewählt sind.
Die Fig. 4 zeigt die Stukturdes Zeilendekoders 5.
In Fig. 9 bezeichnet MD einen Hauptdekoder mit mehreren Transistoren T350 bis T355, die über Ausgänge Rai, Rbi und RCi von dem Zeilenvordekoder ausgewählt sind, T300, T310, T320, T330, T340 bis T343 bezeichnen Übergangsgateelektroden, ausgewählt durch die Ausgänge RDRi und RDLi des Zeilenvordekoders, T300', T310', T320', und T330' bezeichnen Ladetransistoren, T301 bis T303, T311 bis T313, T321 bis T323, und T331 bis T333 bezeichnen Inverter vom Gegenkopplungstyp. Eine Schaltung CIR an der linken Seite von Fig. 9 weist dieselbe Struktur auf wie die Schaltung CIR an der rechten Seite.
Ist beispeusweise eine Wortleitung WL&sub1; auszuwählen, so nimmt ein über die Ausgänge Rai, Rbi und Rci ausgewählter Hauptdekoder MD einen Zustand gemäß RA = RB = RC = "H" an, so daß ein Knoten MAIN einen "L"-pegel aufweist. RDRi zum Auswählen der Wortleitung WL&sub1; nimmt einen "H"-Pegel an, und NRDR&sub1; nimmt einen "L"-Pegel an. Die anderen NRDR&sub2; bis NRDR&sub4; nehmen einen "L"-Pegel an, und die anderen NRDR&sub2; bis NRDR&sub4; nehmen einen "H"-Pegel an. Im Ergebnis ist der Transistor T302 angeschaltet, und der Transistor T303 schaltet sich ab, so daß die Wortleitung WL&sub1; ein SW-Potential annimmt. In diesem Zeitpunkt sind die Transisotoren T312, T322 und T332 abgeschaltet, T313, T323 und T333 sind angeschaltet, so daß die anderen Wortleitung WL&sub2; bis WL&sub4; einen Massepegel annehmen.
Bei der Speichereinrichtung mit den unterteilten Blöcken gemäß der Ausführungsform der vorliegenden Erfindung sind erste bis achte Blöcke 2 und neunte bis sechzehnte Blöcke 2 entgegengesetzt an den Seiten des Zeilendekoders 5 gruppiert, wie in Fig. 1 gezeigt. Das rechte Transfergate RDRi führt eine logische Berechnung mit einem Blockauswahl-Spaltensignal Si durch, um lediglich die rechte Wortleitung zu treiben, die mit dem ausgewählten Block verbunden ist. Entsprechend führt das linke Transfergate RDLi eine logische Berechnung mit dem Blockauswahl-Spaltensignal Si durch, um lediglich die linke Wortleitung zu treiben, die mit dem ausgewählten Block verbunden ist.
Die Fig. 5 zeigt einen Graphen zum Darstellen der Beziehung zwischen der Zeitdauer einer Spannungsbeanspruchung, die auf das Steuergate einer zu löschenden Zelle in einem nicht ausgewählten Block einwirkt, und einer Zell-VTH. Für die Zell-Source-Elektrode sei angenommen, daß sie auf 0 V gesetzt ist. Nimmt die Steuergate-Beanspruchungszeitperiode einen zu langen Wert an, so steigt der Zell-VTH-Wert an. Dieser Anstieg hängt von dem Steuergatepotential ab. Für VCG = 13 V wird ein großer Anstieg bei mehr als 100 s beobachtet. Andererseits wird bei VCG = 9 V ein schneller Anstieg bis zu 1000 s nicht beobachtet. Die obigen Fälle werden dann beobachtet, wenn die Zell-Source-Elektrode zu 0 V gesetzt ist. Ist die Zell-Source-Elektrode zu 2 V gesetzt, so stimmen die Merkmale, wie sie bei dem elektrischen Feld zwischen dem floatenden Gate und der Source-Elektrode entsprechend VCG = 13 V erhalten werden, im wesentlichen mit den Merkmalen überein, wie sie mit dem elektrischen Feld entsprechend VCG = 9 V bei einem Festlegen der Zell-Source-Elektrode auf 0 V erhalten werden.
Unter der Annahme, daß das Kupplungsverhlätnis Ccf zwischen dem Steuergate und dem floatenden Gate 0,5 beträgt und das Kupplungsverhältnis zwischen der Source-Elektrode und dem floatenden Gate Csf = 0,1 ist, nimmt das Potential VFG des floatenden Gates bei einer zu 0 V gesetzten Zell-Source- Elektrode und bei VCG = 13 V folgenden Wert an:
VFG = Ccf x VCG = 6,5 V,
und somit wird das elektrische Feld Esf zwischen der Source- Elektrode und dem floatenden Gate 6,5 MV/cm. Ist die Zell- Source-Elektrode zu 9 V gesetzt und gilt VCG = 9 V, dann nimmt VFG einen Wert von 4,5 V an und Esf wird 4,5 MV/cm. Ist die Zell-Source-Elektrode zu 2 V gesetzt und gilt VCG = 13 V, so nimmt das Potential VFG des floatenden Gates folgenden Wert an:
VFG = VCG x Csf + Vs x Csf = 13 x 0,5 + 2 x 0,1 = 6,7 V,
und somit gilt
Esf = 6,7 - 2 = 4,7 MV/cm.
Wie oben beschrieben, ist es durch Anheben des Zell-Source- Potentials eines nicht ausgewählten Blocks um ungefähr 2 V möglich, die Schwankung des Werts VTH einer Zelle in einem Löschzustand in ausreichendem Umfang zu unterdrücken.
Hier werden die Benennungen VTH0 und VTHMax eingeführt, und VTHO ist ein VTH-Wert einer Zelle in einem Löschzustand ohne Spannungsbeanspruchunng, und die Benennung VTHMax ist eine Grenze VTH einer Zelle, bei der keine Zugriffszeitverzögerung und kein Lesefehler vorliegt.
Wird keine wirksame Gegenmaßnahme für eine Zell-Source- Elektrode getroffen, so wird der Zell-VTH-Wert zu VTHMax bei VCG = 13 V und bei einer Spannungszeitperiode von ungefähr mehreren 100 s. Wird im Gegensatz hierzu eine Gegenmaßnahme gegen das Ansteigen eines Potentials bei einer Zell-Source- Elektrode getroffen, so erreicht der Zell-VTH-Wert nicht VTHMax selbst bei VCG = 13 V und bei einer Spannungsbeanspruchungszeitperiode von ungeführ 1000 s oder länger, durch Anheben von Vs = 2 V, was einem Abfall von VCG = 4 V entspricht.
Wird ein Datenwechsel 10&sup5;-mal wiederholt, und zwar bei einem bestimmten Block einer Speichereinrichtung, die wie in Fig. 1 gezeigt unterteilt ist, so beträgt die Spannungszeitperiode für Zellen in einem nicht ausgewählten Block ungefähr 800 s, wodurch es möglich ist, eine Fehlfunktion aufgrund der Spannungsbeanspruchung zu vermeiden.
Nun wird die zweite Ausführungsform unter Bezug auf die Fig. 6 beschrieben.
Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, daß ein Speicherzellfeld in Blöcke entlang der Wortleitungsrichtung unterteilt ist. Wie bei der ersten Ausführungsform ist eine Blocklöschschaltung 3 bei jedem Block vorgesehen. Das Layout der Zellen ist in Fig. 12 gezeigt. Die gemeinsam mit einer Wortleitung WL verbundenen Zellen C sind in demselben Block angeordnet. Andererseits sind gemeinsam mit einer Datenleitung CL verbundene Zellen C über mehrere Blöcke hinweg angeordnet. Bei einer solchen Anordnung ist eine Datenleitung CL gemeinsam mit allen zugeordneten Zellen in dem ersten bis sechzehnten Block verbunden. Ein Zeilendekoder 5 wählt einen bestimmten Block 2 durch Anlegen eines hohen Potentials an eine Wortleitung Wl des Blocks 2 aus, während dem Anheben des Potentials der anderen Wortleitungen WL in nicht ausgewählten Blöcken auf ein Potential von beispielsweise einem Potential gemäß der Hälfte desjenigen bei der Wortleitung WL des ausgewählten Blocks. Eine solche Schaltung zum Anheben des Potentials der Wortleitungen nicht ausgewählter Blöcke kann jede allgemeine Schaltung zum Anheben eines Wortleitungspotentials einsetzen.
Bei der vorliegenden Ausführungsform kann eine Spannungsbeanspruchung durch Festlegen eines Steuergates einer Zelle in einem nicht ausgewählten Block zu VCG = 5 V gedämpft werden.
Eine Zelle in einem Schreibzustand in einem nicht ausgewählten Block nimmt einen Wert 5,6 MV/cm bei VCG = 0 V und VFG - VD = 5,6 V an, sowie einen Wert von 3,8 MV/cm bei VCG = 5 V und VFG - VD = 3,8 V, was zu einer Dämpfung des elektrischen Felds von 1,8 MV/cm führt.
Die folgenden vorteilhaften Wirkungen lassen sich bei der vorliegenden Ausführungsform erzielen.
Eine bei einer Zelle in einem nicht ausgewählten Block anliegenden Spannung kann gedämpft werden, selbst in dem Fall eines E²PROM-Zellfelds vom Blitz-(flash)-Typ, das in Blöcke für den Datenwechsel auf der Basis von Blockeinheiten unterteilt ist. Beispielsweise läßt sich selbst dann, wenn ein Datenwechsel 10&sup5;-mal im Hinblick auf einen bestimmten Block wiederholt wird, die VTH-Schwankung einer Zelle in einem nicht ausgewählten Block ausreichend unterdrücken. Die für eine Zelle zum Erreichen von VTHMAX erforderliche Zeitperiode, bei der eine Fehlfunktion auftreten kann, wird um mehrere Größenordnungen beispielsweise bei VCG = 13 V verlängert, wodurch ein großer Spielraum während 10&sup5; Schreib/Löschzyklen gebildet ist.
Zusätzlich zu einem üblichen Betrieb mit einem Blitzlöschvorgang sämtlicher Bits ist ein Löschen auf der Basis von Blockeinheiten möglich, was zu einem vergrößerten Leistungsumfang und einer erhöhten Zahl von Schreib/Löschzyklen mit hoher Zuverlässigekeit führt.
Nun wird eine andere Ausführungsform unter Bezug auf die Fig. 8 bis 14B bschrieben. In dieser hier gezeigten Ausführungsform sind während eines Programmiermodus die Sourde- und Drain-Elektrode einer Speicherzelle in einem nicht ausgewählten Block auf dasselbe Potential zur selben Zeit vorgespannt, um das elektrische Feld zwischen dem Steuergate und der Source/Drain-Elektrode zu dämpfen und zum Vermeiden eines Kanalstromfließens, wodurch ein Schreibfehler vermieden und die Zuverlässigkeit verbessert ist.
Die Fig. 8 zeigt die Gesamtstruktur dieser Ausführungsform Wie in Fig. 8 gezeigt, ist ein Zellfeld in mehrere Blöcke 2i (2&sub1;, 2&sub2;, ...) entlang der Datenleitung in DLi-Richtung unterteilt. Diese Speichereinrichtung ist mit einer Spannungsdänpfungsschaltung SE gebildet, die von allen Blöcken geteilt wird, sowie mit Blocklöschschaltungen BE&sub1;, BE&sub2;, ... , die mit den zugeordneten Quelleitungen SL&sub1;, SL&sub2;, ... , der zugeordneten Blöcke verbunden sind. Wird nun ein Block 21 betrachtet, so ist die Sourceleitung SL&sub1; mit den Datenleitungen DL&sub1;&sub1; bis Dln1 über Transfergates TEQ&sub1;&sub1; bis TEQn1 mit den Gates verbunden, von denen ein Ausgangssignal SDI(1) von der Blocklöschschaltung BE&sub1; anliegt. Ein Ausgang (GSE) der Spannungsdämpfungsschaltung SE ist mit der Sourceleitung SL&sub1; über ein Transfergate TUS(1) mit dem Gate verbunden, an den ein Ausgangssignal SSI(1) der Blocklöschschaltung BE&sub1; anliegt. Die anderen Blöcke sind im wesentlichen in derselben Weise wie der Block 21 aufgebaut. Wie in Fig. 8 gezeigt, bezeichnet PC eine Programmiersteuerschaltung, PHC bezeichnet eine Schreibpotential-Anhebeschaltung, CG bezeichnet eine Spaltengateeinheit, RD bezeichnet einen Zeilendekoder, und EC bezeichnet eine Löschsteuerschaltung.
Der Betrieb der wie oben aufgebauten Speichereinrichtung wird beschrieben. Es sei angenommen, daß der Block 21 ausgewählt ist und eine Zelle C&sub1;&sub1;&sub1; zum Schreiben von Daten ausgewählt ist. Mit anderen Worten ausgedrückt wird angenommen, daß in diesem ausgewählten Block 21 die ausgewählte Wortleitung WL&sub1; und Datenleitung DL&sub1;&sub1; mit der Schreibpotential- Anhebeschaltung PHC verbunden ist, über den Zeilendekoder RD und die Spaltengateeinheit CG, zum Schreiben von Daten in die ausgewählte Zelle Cn1. Die Ausgangssignale SDI(1) und SSI(1) der Blocklöschschaltung BE&sub1; des ausgewählten Blocks 21 nehmen einen "L"-pegel an, und die Sourceleitung SL&sub1; ist von der Datenleitung DL&sub1;&sub1; und von dem Ausgang (GSE) der Spannungsdämpfungsschaltung getrennt. Bei einem nicht ausgewählten Block, beispielsweise dem Block 2(l+1) nehmen die Ausgangssignale SDI(l+1) und SSI(l+1) der Blocklöschschaltung BE(l+1) einen "H"-pegel an, so daß die Transistoren TEQ&sub1;(l+1) bis TEQn(l+1) und TUS(l+1) angeschaltet sind. Die Sourceleitung SL(l+1) und Datenleitung DL&sub1;(l+1) bis Dln(l+1) sind mit der Spannungsdämpfungsschaltung SE verbunden. Demnach sind die Source- und Drain-Elektroden jeder Zelle auf einen Wert von ungefähr 2 V gesetzt, der durch die Spannungsdämpfungsschaltung SE gesetzt ist. Hierdurch ist in sämtlichen nicht ausgewählten Blöcken das elektrische Feld zwischen den Zellgate und der Source/Drain-Elektrode jeder Zelle entlang der ausgewählten Wortleitung WL&sub1; gedämpft.
Nun wird der Zeitablauf zum Dämpfen der Spannung in einem nicht ausgewählten Block, beispielsweise dem Block 2(l+1), beschrieben. Zum Dämpfen der Gatespannung einer Zelle in dem nicht ausgewählten Block 2(l+1) während dem Schreibbetrieb ist es erforderlich, die Source/Drain-Spannung VSD(l+1) vor dem Anheben der Wortleitung WL&sub1; anzuheben, und die Source/Drain-Spannung VSD(l+1) nach einem Abfall der Wortleitung WL&sub1; abzusenken. Als Zeitablauf für eine Ausgleicheinrichtung wird die Source/Drain-Elektrode vor dem Aufladen durch die Spannungsdämpfungsschaltung SE ausgeglichen, und der Ausgleichvorgang wird nach dem Abschließen des Entladens der Source/Drain-Elektrode freigegeben. Insbesondere nimmt während des Programmierbetriebs ein Eingang HP zu der Programmsteuerschaltung PC einen "H"-Pegel zum Starten des Betriebs einer Reihenschaltung von Programmierbetriebsschaltungen an. Bei dem nicht ausgewählten Block 2(l+1) nehmen die Ausgangssignale SDI(l+1) und SSI(l+1) einen "H"-pegel an, und die Transistoren TEQ&sub1;(l+1) bis TEQn(l+1) und TUS(l+1) sind angeschaltet. Im Ergebnis sind die Source/Drain-Elektrode ausgeglichen und mit der Spannungsdämpfungsschaltung SE verbunden. Im selben Zeitpunkt startet die Spannungsdämpfungsschaltung SE den Betrieb zum Laden der Sourde/Drain-Elektrode auf ein festgelegtes Potential. Das Wortleitungs-WL&sub1;-Potential steigt nach dem Anheben des Source/Drain-Potentials auf einen festgelegten Wert. Am Ende des Programmierbetriebs nach dem Absinken des Wortleitungs-WL&sub1;-Potentails nimmt der Ausgang SSI(l+1) der Blocklöschschaltung BE(l+1) einen "L"-Pegel an. Anschließend ist der Transistor TUS(l+1) abgeschaltet, zum Abtrennen der Spannungsdämpfungsschaltung SE und der Source/Drain- Elektrode. Nach den Absenken des Source-Drain-Potentials nimmt der Ausgang SDI(1) der Blocklöschschaltung BE(l+1) einen "L"-Pegel an, so daß die Transistoren TEQ&sub1;(l+1) bis TEQn(l+1) zum Freigeben des Ausgleichs der Source/Drain- Elektrode abgeschaltet sind. Mit den oben beschriebenen Zeitabläufen läßt sich das elektrische Feld zwischen dem Steuergate und der Source/Drain-Elektrode dämpfen, ohne daß ein Kanalstrom über die nicht ausgewählte Zelle fließt, während das Auftreten eines Schreibfehlers in ausreichendem Umfang unterdrück wird.
Die Fig. 9 zeigt ein Zeitablaufdiagramm für ein Eingangssignal HP zu der Programmiersteuerschaltung PC sowie ein Ausgangssignal RP und HSP hiervon, sowie ein Potential bei der Wortleitung WL&sub1;, ein Zellen-Source/Drain-Potential und die Ausgangssignale SSI(l+l) und SDI(l+1) der Blocklöschschaltung BE(l+1). Das Eingangssignal HP ist ein Programmiersignal, das eine "H"-Pegel dann annimmt, wenn ein Programmierbefehl der Speichereinrichtung zugeführt wird. Das Signal RP ist ein Signal zum Treiben einer Programmierpotential-Anhebeschaltung, und dieses Signal steigt in einem Zeitpunkt an, der um eine festgelegte Zeit t&sub1; gegenüber einem Anstieg des Eingangssignals HP verzögert ist, und es fällt gleichzeitig mit einem Abfallen des Eingangssignals HP. Das Signal HPS ist ein Signal zum Treiben der Blocklöschschaltung Bei und der Spannungsdämpfungsschaltung SE, und diese Signale steigen gleichzeitig mit einem Anstieg des Eingangssignals HP, und sie fallen mit einer Zeit, die gegenüber einem Abfallen des Eingangssignals HP um eine festgelegte zeit t&sub2; verzögert ist. Das Signal HCP nimmt einen "H"-Pegel ausgehend vom Start des Programmierbetriebs zu dem Zeitpunkt an, wenn die Spannungen, die an der Wortleitung WL&sub1;, der Datenleitung DL&sub1; und der Sourceleitung anliegen, entladen sind, und es steigt gleichzeitig mit einem Anstieg des Signals HP an, und es fällt mit einer Zeit, die gegenüber einem Abfallen des Signals HP um eine festgelegte Zeit t&sub3; verzögert ist. Das Signal RSTP ist ein Pulssignal, das während der Periode ausgegeben wird, die beginnt, wenn das Signal HPS abfällt, und zwar bei Empfang eines Entladesignals von der Datenleitung DL&sub1;&sub1; am Ende des Programmierbetriebs bis zu dem Zeitpunkt, wenn die Datenleitung DL&sub1;&sub1; vollständig entladen ist. Bei den oben beschriebenen Zeitabläufen sind die Verzögerungszeiten t&sub1;, t&sub2; und t&sub3; so bestimmt, daß t&sub3; > t&sub1; > t&sub2; gilt. Die Wortleitung WL&sub1; wird durch das Signal RP so gesteuert, daß es synchron mit dem Signal RP ansteigt und abfällt. Das Laden/Entladen der Sourceleitung und Datenleitung DL&sub1;&sub1; wird durch das wird durch das Signal HPS gesteuert, und es erfolgt ein Verbinden mit und Abtrennen von der Spannungsdämpfungsschaltung SE über den Transistor TUS(l+1) zu dem Gate von dem das Signal SSI(1) angelegt ist. Der Ausgleichvorgang zwischen der Sourceleitung SL(l+1) und den Datenleitungen DL&sub1;(l+1) bis Dln(l+1) wird während der Periode zwischen dem Start und dem Ende des Programmierbetriebs durchgeführt. Das Ausgleichsignal STI(l+1) verändert sich synchron mit dem Signal HCP.
Die Fig. 10 zeigt ein Beispiel der in Fig. 8 gezeigten Programmiersteuerschaltung PC. Die Programmiersteuerschaltung gibt jeweils die in Fig. 9 gezeigten Signal HPS, RP, HCP und SSTP aus. In diesem Beispiel bestimmt eine Verzögerungsschaltung DC&sub1; die Verzögerungszeit t&sub1; und t&sub3;, und eine andere Verzögerungsschaltung DC&sub2; bestimmt die Verzögerungszeit t&sub2;.
Die Fig. 11 zeigt ein Beispiel der in Fig. 8 gezeigten Blocklöschschaltung Bei. SI bezeichnet ein Signal von dem Dekoder zum Auswählen eines Blocks. HPS ist ein von der Programmiersteuerschaltung PC ausgegebenes Signal, das eine "H"-Pegel lediglich während des Programmierbetriebs annimmt. RE ist ein von der Löschsteuerschaltung EC ausgegebenes Signal, das einen "H"-Pegel lediglich während des Löschbetriebs annimmt.
Der Lösch/Entladebetrieb für die Source-Leitung SL wird nachfolgend unter Bezug auf die Fig. 11 beschrieben.
Das Laden der Sourceleitung SL wird durch einen Transistor T104 durchgeführt, an dem ein Ausgangsknoten nB einer Pegelverschiebe-Logikschaltung angeschlossen ist. Die Pegelverschiebe-Logikschaltung ist aus Elementen I100, I109, NR100, T100 bis T103, und I102 aufgebaut. Nimmt der Knoten nB einen "H"-Pegel an, so ist der Transistor T104 abgeschaltet, und die Source-Leitung SL wird nicht aufgeladen. Nimmt der Knoten nB einen "L"-Pegel an, so ist der Transistor T104 angeschaltet, und die Source-Leitung SL ist aufgeladen. Das Entladen der Source-Leitung SL wird durch eine Logikschaltung mit den Elementen ND100, 1101 und NR101 durchgeführt, und ein Transistor T105 ist mit einem Ausgangsknoten nC der Logikschaltung verbunden, sowie einem Inverter I103, dessen Eingang mit dem Knoten nC verbunden ist, und einem Transistor T112, an dessen Gate ein Ausgangsknoten nG einer Sourcepotential-Detektorschaltung angeschlossen ist, und die Sourcepotential-Detektorschaltung ist aus den Transistoren T106 bis T111 aufgebaut. Nimmt der Knoten nC und der Knoten nG einen "H"-Pegel an, so sind die Transistoren T105 und T112 angeschaltet, so daß die Source-Leitung SL entladen ist. Es wird ein Transistor mit einer geringen Entladungsfähigkeit als Transistor T105 eingesetzt, und ein Transistor mit einer großen Entladefähigkeit wird als Transistor T112 eingesetzt. Der Grund hierfür besteht darin, daß ein Spitzenwert im Zeitpunkt des Entladens des Source-Potentials unterdrückt wird. Mit einem solchen Aufbau entlädt der Transistor T105 mit einer geringen Entladekapazität langsam die Sourceleitung SL während der Entladestartperiode, und nachdem das Source- Potential in einem gewissen Umfang abgesenkt ist, entlädt der Transistor T112 mit einer großen Entladefähigkeit schnell die Sourceleitung SL. Ferner dient das Vorsehen des Transistors mit einer großen Entladekapazität zum Unterdrücken eines Ansteigens des Source-Potentials während den Schreib- und Lesebetriebsschritten. Liegen die Knoten nC und nG auf einem "L"-Pegel, so sind die Transistoren T105 und T112 abgeschaltet, so daß die Sourceleitung nicht entladen wird. Eine Logikschaltung, aufgebaut aus den Elementen I104 bis I108, C100 bis C103 und NR102, ist eine Verzögerungsschaltung zum Festlegen des Zeitablaufs eines Signais zum Ausgleichen der Sourceleitung SL und der Datenleitung DL.
Die Fig. 4 zeigt die Hauptknoten-Spannungen bei den jeweiligen Signalleitungen in einem ausgewählten Block und einen nicht ausgewählten Block während des Programmierens, während dem Löschen und während der Lesebetriebsschritte. In dieser Tabelle wird angenommen, daß VCC einen Wert von 5 V aufweist und VPP eine Wert von 12 V aufweist. Tabelle 4
Nun wird der detaillierte Betrieb jedes Modus nachfolgend beschrieben.
Während des Programmierbetriebs gilt RE = "L" bei sämtlichen Blöcken. Der Knoten nB nimmt einen "H"-Pegel an, so daß die Source-Leitung nicht von VPP aufgeladen wird. In dem ausgewählten Block gilt SI = "H", und die Knoten nC und nG nehmen einen "H"-Pegel an. Deshalb nimmt die Source-Leitung SL den Entladungszustand an, so daß ermöglicht wird, daß ein ausreichender Programmierstrom (mehrere 100 mA) durch eine ausgewählte Zelle fließt. In dem nicht ausgewählten Block nehmen die Knoten nC und nG dann, wenn SI = L gilt und HSP zu "H" wird, einen Wert von L" an, so daß die Entladungstransistoren T105 und T112 abgeschaltet sind. Zur selben Zeit gilt für SSI und SDI "H", so daß die Source- Leitung SL und die Datenleitung DL ausgeglichen sind. Die Source-Leitung SL wird anschließend mit der Spannungsdänpfungsschaltung verbunden und so auf ein Potential gesetzt, daß durch die Spannungsdämpfungsschaltung SE bestimmt ist. In diesem Fall beginnt der Betrieb der Spannungsdämpfungsschaltung SE zur selben Zeit, in der die Source-Leitung SL und die Daten-Leitung DL ausgeglichen sind. Die Source/Drain-Sperrschichtkapazität ist relativ groß im Vergleich der Kapazität des Ausgleichstransistors TEQ. Deshalb ist eine lange Zeit zum Laden der Source-Leitung SL und der Datenleitung DL erforderlich, so daß der Anstieg des Potentials unter der Bedingung beginnt, daß keine Potentialdifferenz zwischen der Source-Leitung SL und der Datenleitung DL vorliegt. Am Ende des Programmierbetriebs gilt für HPS ein Wert von "L". Deshalb schaltet sich der Entladetransistor T105 zunächst an, um das Entladen der Source-Leitung SL und der Datenleitung DL zu starten. In dem Maße, wie das Potential der Source-Leitung SL abnimmt und gleich oder geringer als der Schwellwert Vth des Transistors T111 wird, wird der Knoten nG allmählich aufgeladen. Nach dem Verstreichen einer festgelegten Zeit ist auch der Ladungstransistor T112 angeschaltet, so daß die Source- Leitung SL ausreichend entladen ist. In diesem Beispiel wird das Aufladen des Knoten nG durch den Transistor T107 vom D- Typ gesteuert.
Während den Löschbetrieb gilt HPS = "L". Bei dem ausgewählten Block mit SI = "H" nehmen dann, wenn RE beim Start des Löschbetriebs einen Wert von "H" annimmt, die Knoten nB, nC und nG einen "L"-Wert an, so daß die Source-Leitung SL von VFF aufgeladen wird. Nimmt RE einen Wert von "L" am Ende des Löschbetriebs an, so nehmen die Knoten nB und nC einen Wert von "H" an. Die Entladung startet zunächst mit dem Entladetransistor T105 mit einer geringen Entladefähigkeit und nachdem das Potential der Source-Leitung SL gleich oder unterhalb eines festgelegten Werts liegt, ist auch der Entladetransistor C112 mit einer großen Entladefähigkeit angeschaltet. Die Entladung wird demnach durch die zwei Transistoren T105 und T112 durchgeführt. In einem nicht ausgewählten Block nehmen bei Si = "L" die Knoten nB, nC und nG einen Wert von "H" an, und die Source-Leitung SL ist zu V gesetzt, wodurch der Löschbetrieb gesperrt ist.
Während dem Lesen und dem Stand-by-Betriebsschritten gilt RE = "L" und HPS = "L", so daß die Source-Leitung zu 0 V gesetzt ist.
Die Fig. 12 zeigt ein anderes Beispiel der Blocklöschschaltung BE. In dieser Schaltung wird das Ausgleichssignal SDI für die Source- und Datenleitungen nicht durch eine Verzögerungsschaltung, sonderen durch eine Latch- Schaltung erzeugt. Die Signalzeitabläufe stimmen mit denjenigen der in Fig. 15 gezeigten Schaltung überein. In Fig. 12 sind Elemente, die mit denen in Fig. 11 gezeigten übereinstimmen, durch Einsatz identischer Bezugszeichen bezeichnet.
Die Fig. 13 zeigt ein anderes Beispiel der Blocklöschschaltung BE. In diesem Beispiel wird die Source- Leitung SL nicht durch die Gegenkopplung des Source- Potentials sondern durch Einsatz einer Verzögerungsschaltung mit einer festgelegten Verzögerungszeit entladen. Die Siegnalzeitabläufe stimmen mit den in Fig. 11 gezeigten überein. In Fig. 13 sind Elemente, die mit denen in Fig. 11 gezeigten übereinstimmen, durch Einsatz identischer Bezugszeichen bezeichnet.
Die Fig. 14 zeigt ein Beispiel der in Fig. 8 gezeigten Spannungsdämpfungsschaltung SE. Die Transistoren T400 bis T405 bilden eine Konstantspannungsschaltung CCc zum Setzen des Signals CSE. Die Transistoren T406 und T407 bilden eine Ladeschaltung CCa', und die Transistoren T411 und T412 bilden eine andere Ladeschaltung Ccb. Ein Transistor T413 dient als Entladetransistor. Die Transistoren T408 bis T410 bilden eine Gegenkopplungsschaltung FBC zum Steuern des Gate-Potentials des Entladetransistors T413. Ein Transistor T414 dient als Rücksetztransistor.
Der Betrieb der in Fig. 14 gezeigten Spannungsdänpfungsschaltung wird nachfolgend beschrieben.
Diese Schaltung SE setzt das Spannungsdämpfungspotential GS zu ungefähr 2 V während des Programmierbetriebs und zu 0 V während der Betriebsschritte mit Ausnahme des Programmierbetriebs. Nimmt HPSB einen Wert "L" an, so ist die Konstantspannungsschaltung hoch gesetzt, und ein Knoten nH wird auf eine festgelegte Spannung gesetzt. Bei den Ladeschaltungen Cca und Ccb sind die Transistoren T407 und T410 zum Starten des Ladens von GSE angeschaltet. Steigt GSE auf den festgelegten Wert an, so stoppt die Ladeschaltung Cca ihren Ladevorgang, und die Ladeschaltung Ccb bewirkt einen Stromfluß bestimmt anhand eines Verhältnisses des Entladetransistors T413 und der Ladeschaltung Ccb in derselben Weise, wie hier nachfolgend beschrieben. Die Gegenkopplungsschaltung FBC senkt gm des Transistors T409 so ab, daß der Knoten nK in der Nähe von 0 V bei der Ladestartperiode gesetzt ist, und anschließend setzt er ein optionales Potential Va (< VCC: Versorgungsspannung) dann, wenn GSE den festgelegten Spannungswert erreicht. Der Entladetransistor T413 ist während der Ladestartperiode abgeschaltet, da der Gateknoten nK in der Nähe von 0 V gesetzt ist. Jedoch startet er mit ansteigendem GSE das Entladen, und er setzt GSE zu dem festgelegten Potential in Übereinstimmung mit den Verhältnis des Entladetransistors T413 und der Ladeschaltung Ccb.
In dieser Schaltung SE ist das Potential von GSE in Übereinstimmung mit dem Potentialknoten nH der Konstantspannungsschaltung und des Schwellwerts Vth der Transistoren T407 und T410 bestimmt, und es ist zu VnH - Vth gesetzt, wobei Vflh ein Potential bei dem Knoten nH ist. Gemäß diesem Beispiel werden Transistoren vom I-Typ (Vth in der Nähe von 0 V) als Transistoren T407 und T410 so eingesetzt, daß das Potential von GSE in Übereinstimmung mit dem Potential bei dem Ausgangsknoten nH der Konstantspannungsschaltung gesetzt ist. Hierdurch wird durch Verändern der Parameter der Konstantspannungsschaltung CCC, GSE leicht auf ein beliebiges Potential in einem Bereich zwischen 1 V und 3 V gesetzt.
Nun wird die Beziehung zwischen der Art der Zelifeldaufteilung und des Leistungsverbrauchs beschrieben.
Bei dem in Fig. 15A gezeigten Zellfeld ist beispielsweise das Feld mit einer Kapazität von 4 M Bit in zwei Feldeinheiten CAU1 und CAU2 unterteilt, die an entgegengesetzten Seiten eines Zeilendekoders RD angeordnet sind. Die Zeilfeldeinheit CAU1 ist in acht Blöcke BLC1 bis BLC8 unterteilt, und die Zeilfeldeinheit CAU2 ist in acht Blöcke BLC9 bis BLC16 unterteilt. Bei dem in Fig. 20B (15B) gezeigten Zellfeld ist beispielsweise die Kapazität des Felds von 4 M Bit in vier Zeilfeldeinheiten CAU1 bis CAU4 unterteilt, derart, daß CAU1 und CAU2 an entgegengesetzten Seiten eines Zeilendekoders RD1 angeordnet sind, und CAU3 und CAU4 an entgegengesetzten Seiten eines Zeilendekoders RD2 angeordnet sind. Die Zellfeldeinheiten CAU1 bis CAU4 sind jeweils in vier Blöcke BLC1 bis BLC4, BLC5 bis BLC8, BLC9 bis BLC12 und BLC13 bis BLC16 unterteilt.
Lediglich eine ausgewählte Zellfeldeinheit wird getrieben, und eine nicht ausgewählte Zellfeldeinheit wird in einen Stand-by-Zustand gesetzt. In diesem Fall wird keine Spannung auf die nicht ausgewählte Zellfeldeinheit ausgeübt. Deshalb ist es nicht erforderlich, eine Spannungsdämpfungsspannung an die nicht ausgewählte Zellfeldeinheit anzulegen. Es ist ausreichend, daß die Dämpfungsspannung lediglich bei einem nicht ausgewählten Block in der ausgewählten Zellfeldeinheit angelegt wird. Betrachtet sei nun ein Laden/Entladen im Zusammenhang einer Spannungsdämpfungsschaltung bei einem nicht ausgewählten Block in der ausgewählten Zellfeldeinheit.
Im Fall des in Fig.15A gezeigten zweigeteilten Zellfelds liegen sieben nicht ausgewählte Blöcke vor, und im Fall des in Fig. 15B gezeigten viergeteilten Zellfelds liegen drei nicht ausgewählte Blöcke vor. Die Sperrschichtkapazität für einen Block kann zu 800 pF angenommen werden. Deshalb beträgt die Lade/Entladekapazität der Spannungsdämpfungsschaltung für das Zellfeld nach Fig. 15A 5600 pF, und diejenige für das Zellfeld nach Fig. 15B ist 2400 pF. Zum Laden des nicht ausgewählten Blocks auf 2 V innerhalb von 200 ns ist es erforderlich, die Abmessung W (Kanalbreite) eines Ladetransistors auf 3000 bis 5000 µm festzulegen. Deshalb beträgt ein Spitzenstrom ungefähr 22 mA für das zweigeteilte Zellfeld, und er beträgt ungefähr 14 mA für das viergeteilte Zellfeld. Damit das Source-Potential nicht um mehr als 0,1 V floatet, selbst wenn ein Programmierstrom von ungefähr 1 mA während des Programmierbetriebs fließt, ist es erforderlich, die Abmessung W des Entladetransistors auf 800 µm oder mehr festzulegen. Wird das Source-Potential bei 2 V durch Einsatz eines derartigen Entladetransistors entladen, so wird die Entladezeit 100 ns oder weniger, und der Spitzenstrom wird ungefähr 600 mA für das zweigeteilte Zellfeld, und ungefähr 220 mA für das viergeteilte Zellfeld. Wie oben beschrieben, beeinflußt die Art der Zelifeldaufteilung erheblich den Stromverbrauch. Beispielsweise beträgt der Stromverbrauch des zweigeteilten Zellfelds nach Fig. 20A das 1,5- bis 2,5-fache desjenigen des viergeteilten Zellfelds nach Fig. 15B. Ferner besteht ein Problem im Zusammenhang mit der Tatsache, daß der Spitzenstrom sehr groß ist. Im Hinblick hierauf wird gemäß der vorliegenden Erfindung in dem Fall des viergeteilten Zellfelds nach Fig. 20B der Spitzenstrom zu ungefähr 10 mA oder weniger durch Einsatz eines Ladetransistors vom D-Typ unterdrückt. Zusätzlich wird ein erster und zweiter Transistor mit einer geringen und großen Entladefähigkeit eingesetzt. Lediglich der erste Entladetransistor mit einer geringen Entladefähigkeit wird während der Entladestartperiode eingesetzt. Hiernach werden der erste und zweite Entladetransistor mit geringer und großer Entladefähigkeit gleichzeitig eingesetzt. Hierdurch wird der Spitzenstrom pro Block auf ungefähr 2 mA oder weniger unterdrückt. Wie oben beschrieben, wird gemäß den vorliegenden Ausführungsformen eine Kombination der Unterteilung eines Zellfelds und der Unterdrückung eines Spitzenstroms eingesetzt, wodurch der Leistungsverbrauch reduziert und ein hochschneller Betrieb realisiert ist.
Wie oben beschrieben, wird gemäß den vorliegenden Ausführungsformen während des Schreibens von Daten in einen ausgewählten Block die an einer Speicherzelle anliegende Spannung in einem nicht ausgewählten Block gedämpft und zur gleichen Zeit sind die Source- und Drain-Elektrode der Zelle in den nicht ausgewählten Block ausgeglichen. Im Ergebnis fließt kein Strom durch eine nicht ausgewählte Zelle, wodurch das Auftreten eines Schreibfehlers in dem nicht ausgewählten Block unterbunden wird.
Anhand der vorhergehenden Beschreibung ist zu erkennen, daß der nichtflüchtige Halbleiterspeicher in der Lage ist, eine Fehlfunktion wie einen Schreibfehler, einen Löschfehler und dergleichen während dem Datenschreiben und dem Datenlöschen zu vermeiden.
Zudem ist der nichtflüchtige Halbleiterspeicher in der Lage, eine Fehlfunktion einer nicht ausgewählten Speicherzelle bei einem Datenschreibvorgang oder einem Löschvorgang für eine optionale Zahl von Speicherzellen zu vermeiden, die aus mehreren Speicherzellen ausgewählt sind.
Ferner sind bei dem nichtflüchtigen Halbleiterspeicher die Speicherzellen in mehrere Blöcke unterteilt, die jeweils mehrere Speicherzellen aufweisen, und Daten können auf Basis von Blockeinheiten gewechselt werden, und eine Fehifunktion einer Zelle in einen nicht ausgewählten Block läßt sich selbst dann vermeiden, wenn Daten in einer Zelle in einem ausgewählten Block geschrieben oder gelöscht werden.

Claims

1. Nichtflüchtiger Halbleiterspeicher, enthaltend:

ein Speicherzellenfeld mit mehreren nichtflüchtigen Speicherzellen angeordnet in einer Matrixform, derart, daß jede Speicherzelle ein Kontrollgate aufweist, sowie ein floatendes Gate, eine Source-Elektrode und eine Drain-Elektrode, und daß mehrere Steuergates mehrere Speicherzellen in derselben Reihe mit derselben Wortleitung (WL) verbunden sind, daß mehrere Drain- Elektroden mehrerer Speicherzellen in derselben Spalte mit derselben Datenleitung (DL) verbunden sind, daß das Speicherzellfeld in mehrere Blöcke (2) unterteilt ist, jeweils mit mehreren Speicherzellen, die in Matrixform angeordnet sind, und daß mehrere der Source-Elektroden der mehreren Speicherzellen in demselben Block (2) mit einer gemeinsamen Löschleitung (SL) verbunden sind;

einen Zeilendekoder (5), der mit den mehreren Wortleitungen (WL) zum Aktivieren einer gewünschten der mehreren Wortleitungen (WL) verbunden ist;

eine Spalten-Gate-Einheit (6), die mit den mehreren Datenleitungen (DL) zum Aktivieren einer gewünschten der mehreren Datenleitungen (DL) verbunden ist; und

eine Blocklöschvorrichtung (3, 3, ...) mit mehreren Ausgangsanschlüssen (CS), derart, daß jeder der mehreren Ausgangsanschlüsse mit der Löschleitung eines zugeordneten Blocks (2) verbunden ist,

dadurch gekennzeichnet, daß

die mehreren Blöcke (2) in Zeilenrichtung angeordnet sind und die Wortleitung (WL) jeder Zeile jedes Blocks (2) mit der zugeordneten Wortleitung durch Wählen des nächsten benachbarten Blocks (2) verbunden ist; und

die Blocklöschvorrichtung (3, 3, ...) so ausgebildet ist, daß sie der Auswahl eines Blocks (2) zum Datenschreiben und der Nichtauswahl der anderen Blöcke für diesen Datenschreibvorgang folgt, eine Dämpfungsspannung an die Löschleitungen der nicht ausgewählten Blöcke (2) anliegt, derart, daß die Dämpfungsspannung die Spannung zwischen dem Steuergate und der Source- oder Drain-Elektrode dämpft.

2. Nichtflüchtiger Halbleiterspeicher, enthaltend:

ein Speicherzellenfeld mit mehreren nichtflüchtigen Speicherzellen angeordnet in einer Matrixform, derart, daß jede Speicherzelle ein Kontrollgate aufweist, sowie ein floatendes Gate, eine Source-Elektrode und eine Drain-Elektrode, und daß mehrere Steuergates mehrere Speicherzellen in derselben Reihe mit derselben Wortleitung (WL) verbunden sind, daß mehrere Drain- Elektroden mehrerer Speicherzellen in derselben Spalte mit derselben Datenleitung (DL) verbunden sind, daß das Speicherzellfeld in mehrere Blöcke (2) unterteilt ist, jeweils mit mehreren Speicherzellen, die in Matrixform angeordnet sind, und daß mehrereder Source-Elektroden der mehreren Speicherzellen in demselben Block (2) mit einer gemeinsamen Löschleitung (SL) verbunden sind;

dadurch gekennzeichnet, daß

die mehreren Blöcke entlang der Spaltenrichtung angeordnet sind und daß die Datenleitung (DL) jeder Spalte jedes Blocks mit der zugeordneten Datenleitung (DL) des nächsten benachbarten Blocks verbunden ist und daß der Zeilendekoder (5) so ausgebildet ist, daß er der Auswahl eines Blocks für einen Datenschreibvorgang unter Nichtauswahl der anderen Blöcke für diesen Datenschreibvorgang folgt, und eine Dämpfungsspanung an die Wortleitungen (WL) der nicht ausgewählten Blöcke (2) anlegt, derart, daß die Dämpfungsspannung die Spannung zwischen dem Steuergate und der Source- oder Drain- Elektrode dämpft.

3. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Blocklöschvorrichtung (3, 3, ...) mehrere Blocklöschschaltungen (3) jeweils entsprechend einem zugeordneten der Blöcke (2) enthält.

4. Nichtflüchtiger Halbleiterspeicher nach Anspruch 2 oder 3, rückbezogen auf Anspruch 2, dadurch gekennzeichnet, daß mehrere Drain-Elektroden mehrerer Speicherzellen in derselben Spalte mit derselben Datenleitung (DL) verbunden sind und mehrere Source-Elektroden mehrerer Speicherzellen in demselben Block mit derselben Löschleitung (SL) verbunden sind.

5. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1 oder Anspruch 3, rückbezogen auf Anspruch 1, dadurch gekennzeichnet, daß mehrere Kontrollgates mehrere Speicherzellen in derselben Zeile mit derselben Wortleitung verbunden sind und mehrere Source-Elektroden mehrerer Speicherzellen in demselben Block mit derselben gemeinsamen Löschleitung (SL) verbunden sind.

6. Nichtflüchtiger Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mehrere erste Schaltvorrichtungen (TEQ) für jeden der Blöcke vorgesehen sind zum Verbinden der gemeinsamen Löschleitung (SL) des Blocks mit den Datenleitungen (DL) des Blocks, derart, daß jede der ersten Schaltvorrichtungen für den für den Datenschreibvorgang nicht ausgewählten Block (2) so ausgebildet sind, daß sie während dem Datenschreibmodus angeschaltet sind.

7. Nichtflüchtiger Halbleiterspeicher nach Anspuch 6, dadurch gekennzeichnet, daß er ferner eine zweite Schaltvorrichtung (TUS) zum Verbinden der gemeinsamen Löschleitung (SL) und der Spannungsdämpfungsvorrichtung (SE) enthält, derart, daß die zweite Schaltvorichtung (TUS) so ausgebildet ist, daß sie die gemeinsame Löschleitung (SL) in dem für den Datenschreibvorgang nicht ausgewählten Block (2) mit der Spannungsdämpfungsvorrichtung (SE) während einem Datenschreibmodus verbindet.

8. Nichtflüchtiger Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß die Blocklöschvorrichtung (BE) zum Steuern des Anschaltens und Abschaltens der ersten und zweiten Umschaltvorrichtung (TEQ, TUS) ausgebildet ist.

9. Nichtflüchtiger Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß er ferner eine Steuervorrichtung (PC) zum Steuern der Blocklöschvorrichtung (BE) enthält, damit die erste und zweite Umschaltvorrichtung für die Ausgangskontrolle der gemeinsamen Löschleitung angeschaltet und abgeschaltet sind, und zum Steuern des Ausgangs der Spannungsdämpfungsvorrichtung (SE).

10. Nichtflüchtiger Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, daß die Steuervorrichtung (PC) so ausgebildet ist, daß sie erste und zweite Steuerbetriebsschritte durchführt, derart, daß bei dem ersten Steuerbetrieb die Steuervorrichtung die Blocklöschvorrichtung (BE) zum Anschalten der ersten Umschaltvorrichtung (TEQ) entsprechend des nicht ausgewählten Blocks während dem Datenschreibmodus vor dem Anheben des Potentials der Wortleitung (WL) verbunden mit den Steuergates steuert, daß sie die erste Umschaltvorrichtung (TEQ) entsprechend dem nicht ausgewählten Block nach dem Absenken des Potentials der Wortleitung abschaltet und daß bei dem zweiten Steuerbetrieb die Steuervorrichtung die Spannungsdämpfungsvorrichtung (SE) zum Stoppen des Anlegens der Dämpfungsspannung nach dem Absenken des Potentials der Wortleitung (WL) nach dem Datenschreiben steuert.

11. Nichtflüchtiger Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet, daß die Steuervorrichtung (PC) so ausgebildet ist, daß sie die zweite Umschaltvorrichtung (TUS) abschaltet, nach dem Stoppen des Anlegens der Dämpfungsspannung, und hiernach die erste Umschaltvorrichtung (TEQ) anschaltet.

12. Nichtflüchtiger Halbleiterspeicher nach Anspruch 11, dadurch gekennzeichnet, daß die Blocklöschvorrichtung (BE) mehrere Blocklöschschaltungen jeweils entsprechend jedem Block (2) enthält.