DE3929816A1 - Elektrisch loeschbare und programmierbare halbleiterspeichereinrichtung und verfahren zum loeschen und programmieren dieser halbleiterspeichereinrichtung - Google Patents

Elektrisch loeschbare und programmierbare halbleiterspeichereinrichtung und verfahren zum loeschen und programmieren dieser halbleiterspeichereinrichtung

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Description

Die Erfindung betrifft eine elektrisch löschbare und programmierbare Festspeicher(EEPROM)-Einrichtung und ein Verfahren zum Löschen und Programmieren derselben, und ins­ besondere einen EEPROM, der ohne Störung nicht ausgewählter Speicherzellen während eines Lösch- bzw. Programmiervorgangs gelöscht und programmiert werden kann, und ein Verfahren zum Löschen und Programmieren desselben.
Ein EEPROM ist ein programmierbarer Festspeicher, der in einer Schaltung elektrisch gelöscht und wieder programmiert werden kann. Es existieren verschiedene Technologien für Basisspeicherelemente, welche im EEPROM verwendet werden. Die am meisten angewendeten Elemente basieren auf Transisto­ ren mit schwebendem Gate, die ein schwebendes Gatetunnel­ oxid (FLOTOX) aufweisen, das vom Schwebenden-Gate-Transistor des Ultraviolett-Lösch-Typ-EPROM entwickelt worden ist. Der Transistor mit schwebendem Gate des FLOTOX-EEPROM ist das Speicherelement, das elektrisch gelöscht und programmiert werden kann unter Anwendung der Durchtunnelung von Elektro­ nen von einem Drain zu einem schwebenden Gate und vom schwe­ benden Gate zu dem Drain über das Tunneloxid von etwa 100 Å (US-PS 42 03 158). Wenn jedoch der FLOTOX-Typ-Transi­ stor in einer EEPROM-Speicherzellenreihe verwendet wird, ist eine EEPROM-Zelle, d. h. eine Einbitzelle des einzelnen FLOTOX-Typ-Transistors nicht ausreichend für eine geeignete Funktion des Speichers. Es ist ein zweiter Transistor, ein sogenannter Selektionstransistor, erforderlich. Wenn ein Selektionstransistor für jede EEPROM-Zelle nicht verwendet wird, erscheint die an eine Drain angelegte Hochspannung an den Drains der anderen Zellen in der gleichen Bitlinie (bzw. -spalte). Hieraus ergibt sich ein Löschen für nicht ausgewählte Zellen. Dies wird mit Zellenstörung bezeichnet. Das Erfordernis von nicht nur zwei Transistoren pro Bit, sondern ein zusätzlicher Tunnelungsbereich in den Transisto­ ren mit schwebendem Gate resultiert in einer zu großen Chip­ fläche, welche für FLOTOX-EEPROM-Einrichtungen mit hoher Packungsdichte erforderlich ist.
Zur Beseitigung dieses Nachteils wurde eine Flash-EEPROM- Zelle entwickelt, welche einen Transistor pro Bit verwenden kann und unverzögert Inhalte von allen Speicherzellen löschen kann. Der Grundaufbau einer derartigen Zelle ist ähnlich dem eines Doppel-Polysilicium-Transistor mit schwebendem Gate eines bekannten EPROM. Der wesentliche Unterschied zwischen beiden besteht jedoch darin, daß Ränder des Source- bzw. Drainbereichs und das schwebende Gate über ein dünnes Gate-Oxid überlappt sind. Die Speicherzellenreihe, die die EEPROM-Zelle eines derartigen Aufbaus bildet, ist in der US-PS 46 98 787 beschrieben. Die Speicherzelle dieser Patent­ schrift wird durch Fowler-Nordheim(F-N)-Tunnelung von Elek­ tronen über den überlappten Bereich vom schwebenden Gate zum Source-Bereich gelöscht und durch heiße Elektronen-Injektion vom Kanalbereich zum schwebenden Gate programmiert. In der Speicherzellenreihe dieses Patents sind Steuergates der Zellen in den entsprechenden Reihen mit jeweiligen entspre­ chenden Wortleitungen (bzw. X-Leitungen) verbunden. Ferner sind Drains der Zellen in den jeweiligen Spalten mit den jeweiligen entsprechenden Bitleitungen (bzw. Y-Leitungen) verbunden. Außerdem sind die Sources der Zellen gemeinsam mit einer einzelnen gemeinsamen Sourceleitung verbunden. Da in diesen Speicherzellenreihen der Löschvorgang der Zellen durch Anlegen hoher Spannungen an die gemeinsame Sourceleitung und Erdung aller Wortleitungen erreicht wird, ergibt sich eine Beschränkung dahingehend, daß alle Zellen im gleichen Chip gleichzeitig gelöscht werden. Da die Program­ mierung der Zellen durch Anlegen von hohen Spannungen an die Drain der Zelle zur Erzeugung der heißen Elektronen erreicht wird, ist es erforderlich, daß ein hoher Drainstrom fließt. Es wird daher eine Hochspannungsquelle hoher Stromkapazität zur Programmierung der Zelle von der Chipaußenseite her be­ nötigt.
Ein anderer bekannter Flash-EEPROM ist eine EEPROM-Zelle mit NAND-Aufbau, die im 1988 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS auf den Seiten 33 und 34 beschrieben ist. Zur Erläuterung der in diesen Unterlagen beschriebenen Technik wird auf die Fig. 1 verwiesen. Diese zeigt ein Er­ satzschaltbild einer Flash-EEPROM-Speicherzellenanordnung 10, in welcher mehrere Speicherketten MS 11 bis MS 22 zwischen jede der Bitleitungen (bzw. Spaltenleitungen) BL 1 und BL 2 und Masse in Reihen und Spalten angeordnet sind. Jede der Speicherketten (bzw. NAND-Zellen) bedeutet, daß die Drain- Sourcestrecken eines Kettenauswähltransistors ST Speicher­ zellen MC 1 bis MC 8 von 8 Bit und ein Masseauswähltransistor GT in Reihe geschaltet sind. Eine Kettenauswählleitung SSLk, Wortleitungen WLk 1 bis WLk 8 und eine Masseauswählleitung GSLk sind jeweils mit den Gates der Auswähltransistoren ST in den Speicherketten MSk 1 bis MSkl in der "k"-ten Reihe, den Steuergates der Speicherzellen MC 1 bis MC 8 und den Gates der Masseauswähltransistoren GT ("k" steht für eine positive ganze Zahl) verbunden.
Jede der Speicherzellen MC 1 bis MC 8 hat den gleichen Auf­ bau. Der Aufbau wird hergestellt durch die bekannte Doppel­ polysilicium-Gatetechnologie, die gleich ist zu der Techno­ logie der oben erwähnten Flash-EEPROM-Zelle. Der Rand des schwebenden Gates überlappt den Rand der Drain mit dem Gateoxid von 100 Å, das dazwischen angeordnet ist. Das schwebende Gate und die Steuerelektrode werden jeweils durch erste und zweite Polysiliciumschichten gebildet. Die Oxid­ dicke zwischen dem schwebenden Gate und dem Steuergate be­ trägt etwa 250 Å.
Im folgenden werden das Löschprogramm und Lesevorgänge er­ läutert.
Der Löschvorgang der jeweiligen Speicherzellen kann durch FN-Tunnelung von Elektronen von den Kanälen zu den schweben­ den Gates erreicht werden. Beispielsweise lassen sich alle Speicherzellen MC 1 bis MC 8 in den Speicherketten MS 11 und MS 12 in der ersten Reihe durch Anlegen von 13 Volt an die Wortleitungen WL 11 bis WL 18 und durch Anlegen von 0 Volt an alle Bitleitungen BL 1 und BL 2 nach Einschalten der Ketten­ auswähltransistoren ST und der Masseauswähltransistoren GT durch Anlegen von 5 Volt an die Kettenauswählleitung SSL 1 und die Masseauswählleitung GSL 1 erreichen. Jeder der Spei­ cherzellen MC 1 bis MC 8 in den Speicherketten MS 11 und MS 12 wird daher zu einem Anreicherungstransistor gelöscht mit positiver Schwellenwertspannung (Vte=0,5 bis 2 Volt) durch Absorbieren von Elektronen in das schwebende Gate.
Andererseits kann der Programmiervorgang pro jeweils aus­ gewähltes Bit durch Tunnelung von Elektronen vom schweben­ den Gate zur Drain durchgeführt werden. Beispielsweise wer­ den für die selektive Programmierung einer Speicherzelle MC 4 in der Speicherkette MS 11, nachdem der Kettenauswähl­ transistor ST ein- und der Masseauswähltransistor GT ausge­ schaltet sind, durch entsprechendes Anlegen von 20 Volt an die Kettenauswählleitung SSL 1 und durch Erdung der Masseauswählleitung GSL, an nichtausgewählte Wortleitungen WL 11 bis WL 13 zwischen der ausgewählten Bitleitung BL 1 und der ausgewählten Wortleitung WL 14 20 Volt angelegt, und ferner werden die ausgewählte Wortleitung WL 14 und die nicht ausgewählten Wortleitungen WL 15 bis WL 16 an Masse gelegt. Es werden daher hohe Spannungen in der Bitleitung BL 1 auf die Drain der ausgewählten Speicherzelle MC 4 über nichtaus­ gewählte Speicherzellen MC 1 bis MC 3 in der Speicherkette MS 11 übertragen, und es fließen dann Elektronen im schweben­ den Gate in die Drain der Speicherzelle MC 4 über den Über­ lappungsbereich aufgrund der Spannungsdifferenz zwischen der Drain und dem schwebenden Gate der Speicherzelle MC 4. Hier­ aus ergibt sich, daß die Speicherzelle MC 4 in einen Verar­ mungstransistor mit einer negativen Schwellenwertspannung (Vtp=-2 bis -5 Volt) programmiert ist.
Der Lesevorgang der Speicherzelle MC 4 in der Speicherkette MS 11 läßt sich erreichen durch Erdung der Wortleitung WL 14 und Anlegen der Versorgungsspannung Vcc (=5 Volt) an die Ketten- und Masseauswählleitungen SSL 1 und GSL 1 sowie an die nichtausgewählten Wortleitungen WL 11 bis WL 13 und WL 15 bis WL 18. Wenn die Speicherzelle MC 4 schon programmiert worden ist, fließt ein Strom in der Bitleitung BL 1, da die Speicherzelle MC 4 leitfähig ist. Wenn die Speicherzelle MC 4 jedoch eine gelöschte Zelle ist, fließt kein Strom in der Bitleitung BL 1 wegen der Nichtleitfähigkeit der Speicherzelle MC 4. Es kann daher ein Leseverstärker durch Abfühlen des Stromes in der Bitleitung BL 1 lesen.
Da, wie oben schon erwähnt, die Speicherkette über einen Kontakt an die Bitleitung angeschlossen ist und zwei Aus­ wähltransistoren pro 8 Bit aufweist, kann sie für Speicher­ einrichtungen mit hoher Dichte angewendet werden. Da ferner die Speicherkette durch F-N-Tunnelung von Elektronen gelöscht und programmiert werden kann, ist der Stromverlust während des Betriebs äußerst niedrig. Es ergibt sich daher der Vor­ teil, daß es möglich ist, einen Hochvoltimpulsgenerator für das Löschen und Programmieren als einzige Versorgungsquelle (5-Volt-Versorgungsquelle) auf dem Chip zu verwenden.
Die NAND-Zelle bringt jedoch folgende Probleme.
Das erste Problem ist die Störung von nichtausgewählten Speicherzellen während des Programmiervorgangs. Es sei bei­ spielsweise angenommen, daß die Speicherzelle MC 4 in der Speicherkette MS 11 gerade programmiert wird. An die Wort­ leitungen WL 11 bis WL 13 ist dann die Durchlaufspannung (20 Volt) angelegt, die höher ist als die Löschspannung (13 Volt), welche für das Löschen benötigt wird, um die Programmierspannung (20 Volt), welche an die Bitleitung BL 1 angelegt ist, auf die Drain der Speicherzelle MC 4 zu übertragen. Es können daher programmierte Speicherzellen in anderen Bitleitungen, die an die Wortleitungen WL 11 bis WL 13 angeschlossen sind, d. h. Speicherzellen MC 1 bis MC 3, in der Speicherkette MS 12 automatisch gelöscht werden. Es ist daher nicht möglich, jede Wortleitung der Speicher­ anordnung zu löschen und zu programmieren, und man hat eine Beschränkung dahingehend, daß die Programmierung sequentiell von der untersten Zelle bis zur obersten Zelle durchgeführt werden muß.
Das zweite Problem besteht in der Überlöschung der Speicher­ zellen, d. h. in der Erhöhung der Schwellenwertspannung der gelöschten Zellen. Da die Durchlaufspannung (20 Volt) wäh­ rend des Programmiervorgangs noch höher als die Löschspan­ nung (13 Volt) ist und die Durchlaufspannung an die Wort­ leitungen oberhalb der ausgewählten Wortleitung (im folgen­ den mit "Paßwortleitungen" bezeichnet), welche beispiels­ weise die Wortleitungen WL 11 bis WL 13 bei in der Speicher­ kette MS 11 ausgewählter Speicherzelle MC 4 sind, angelegt ist, ergibt sich die Überlöschung der Speicherzellen in den nichtausgewählten Speicherzellen der Paßwortleitungen. Selbst dann, wenn die hohe Löschspannung ständig an die Speicherzellen, welche in den gelöschten Zustand programmiert sind, angelegt wird, ergibt sich beim Wiederholen von Löschen und Programmieren die erläuterte Überlöschung. Wenn daher eine der Zellen in einer Speicherkette übergelöscht ist, verringert dies die Lesegeschwindigkeit der programmier­ ten Zellen in der Speicherkette bzw. ergibt sich im schlimm­ sten Fall ein Lesefehler.
Das dritte Problem ist die Zellenstörung aufgrund von Über­ programmierung. Da während des Programmiervorgangs die Wortleitung der Speicherzelle, welche unmittelbar unterhalb der ausgewählten Speicherzelle angeordnet ist, an Masse liegt, wird im Falle einer Überprogrammierung der ausgewähl­ ten Speicherzelle eine hohe Programmierspannung (20 Volt) auf die Drain der nächsten Speicherzelle über die Drain- Sourcestrecke der ausgewählten Speicherzelle übertragen. Hieraus resultiert die unerwünschte Programmierung der nächsten Speicherzelle.
Die durch die Erfindung gelöste Aufgabe ist es, eine NAND- Zellenanordnung in einer leistungslosen Speichereinrichtung hoher Dichte zu schaffen, deren Peripherieschaltung das Löschen und Programmieren mit Hilfe jeder Wortleitung durch­ führen kann.
Ferner wird durch die Erfindung ein EEPROM vom NAND-Typ mit hoher Dichte geschaffen, der eine hohe Betriebszuverlässig­ keit ohne Zellenstörung während eines Programmier- oder Löschbetriebs hat.
Ferner wird durch die Erfindung eine EEPROM-Einrichtung ge­ schaffen, durch die eine Überlöschung und Überprogrammierung während wiederholter Programmier- und Löschvorgänge vermie­ den wird, wobei ein Lösch- und Programmierverfahren darin vorgesehen wird.
Schließlich wird durch die Erfindung in vorteilhafter Weise eine EEPROM-Einrichtung geschaffen, bei der die Zellengröße sich durch Anwendung einer niedrigen Programmierspannung verringern läßt ohne Beeinträchtigung der Isolation.
Hierzu wird durch die Erfindung eine elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung geschaffen, die dadurch gekennzeichnet ist, daß eine Speicherzellenanordnung mehrere in Spalten angeordnete Bitleitungen und mehrere in Reihen und Spalten angeordnete Speicherketten aufweist, daß die Speicherketten jeweils erste und zweite Transistoren, von denen jeder ein Gate, eine Drain und eine Source hat, sowie mehrere Verarmungstransistoren mit schwebendem Gate, von denen jeder ein Steuergate, ein schwebendes Gate, eine Source und eine Drain hat, aufweist, daß in jeder der Speicherketten in der jeweils gleichen Spalte, welche zwischen die entspre­ chende Bitleitung und ein Referenzpotential geschaltet ist, die Drain-Sourcestrecken des ersten Transistors, die Transi­ storen mit schwebendem Gate und der zweite Transistor zwi­ schen der entsprechenden Bitleitung und dem Referenzpotential in Reihe zueinander geschaltet sind, daß die Speicherzellen­ anordnung eine Kettenauswählleitung aufweist, die mit den Gates der ersten Transistoren in jeder der Speicherketten in der gleichen Reihe verbunden ist, daß mehrere Wortleitungen mit den Steuergates der Transistoren mit schwebendem Gate in jede der Speicherketten in der gleichen Reihe verbunden sind, und daß eine Masseauswählleitung mit den Gates der zweiten Transistoren in jeder der Speicherketten in der gleichen Reihe verbunden ist, und ferner, daß
  • - ein Reihendecoder zum Auswählen der Speicherketten in der gleichen Reihe und zum Liefern vorbestimmter Spannun­ gen an die Speicherkette vorgesehen ist, und Masseauswähl­ leitungen und Wortleitungen an die ausgewählten Speicher­ ketten in Abhängigkeit von einem Lösch-Programmier- oder Lesevorgang angeschlossen sind;
  • - ein Spaltendecoder zum Ankoppeln der Bitleitungen an eine Datenleitung in Abhängigkeit vom Betriebsmodus vorgesehen ist;
  • - Mittel zum Voraufladen der nichtausgewählten Bitleitungen während des Programmiervorgangs vorgesehen sind, so daß ein Löschen von nichtausgewählten Transistoren mit schwe­ bendem Gate verhindert wird;
  • - eine Programmsteuerschaltung an die Datenleitung ange­ schlossen ist zur Lieferung einer Programmierspannung an die ausgewählte Bitleitung während des Programmiervorgangs;
  • - Mittel zur Erdung aller Bitleitungen während des Lösch­ vorgangs vorgesehen sind; und
  • - ein Sperrichtungsvorspannungsgenerator zur Lieferung einer in Sperrichtung gepolten Vorspannung während des Lese­ vorgangs an einen Senkenbereich, in welchem die Speicher­ zellenanordnung gebildet ist, vorgesehen ist.
Eine weitere Ausführungsform der Erfindung beinhaltet eine Signalspeicherschaltung zum Abfühlen der Speicherzustände der Speicherzellen und zum Voraufladen der jeweiligen Bitlei­ tungen auf eine vorbestimmte Spannung in Abhängigkeit von gelöschten Zuständen der ausgewählten Speicherzellen zur Verhinderung von Überlöschung.
Anhand der Figuren wird die Erfindung noch näher erläutert. Es zeigt
Fig. 1 ein Ersatzschaltbild einer EEPROM-Zelle mit NAND-Aufbau nach dem Stand der Technik;
Fig. 2A ein Ersatzschaltbild eines Teils einer EEPROM-Speicherzellenanordnung, die ein Aus­ führungsbeispiel der Erfindung ist;
Fig. 2B eine schnittbildliche Darstellung einer Speicherzelle, welche in Fig. 2A zur Anwendung kommen kann;
Fig. 3 ein Ersatzschaltbild der Speicherzelle;
Fig. 4 eine graphische Darstellung, welche das Er­ gebnis der Vermeidung von Störung durch die Durchlaßspannung bei der Erfindung zeigt;
Fig. 5 eine graphische Darstellung, welche das Er­ gebnis der Vermeidung von Störung durch Über­ programmierung bei der Erfindung zeigt;
Fig. 6 ein schematisches Schaltbild eines Ausfüh­ rungsbeispiels der Erfindung;
Fig. 7 ein schematisches Schaltbild eines Sperr­ ichtungsvorspannungsgenerators, welcher bei der Erfindung zur Anwendung kommen kann;
Fig. 8 ein Zeitdiagramm zur Erläuterung des Betriebs des Sperrichtungsvorspannungsgenerators der Fig. 7;
Fig. 9 ein Zeitdiagramm zur Erläuterung des Lösch­ vorgangs, welcher mit dem in Fig. 6 darge­ stellten Ausführungsbeispiel der Erfindung durchgeführt wird;
Fig. 10 ein Zeitdiagramm zur Erläuterung des Program­ miervorgangs, welcher mit dem in Fig. 6 dar­ gestellten Ausführungsbeispiel der Erfindung durchgeführt wird;
Fig. 11 ein schematisches Schaltbild eines weiteren Ausführungsbeispiels der Erfindung;
Fig. 12 ein Zeitdiagramm zur Erläuterung des Lösch­ vorgangs, der mit dem in Fig. 11 dargestellten Ausführungsbeispiel durchgeführt wird; und
Fig. 13 eine graphische Darstellung zur Erläuterung des Ergebnisses, das beim Verhindern von Überlöschung bei der Erfindung erreicht wird.
In der Fig. 2A ist ein Schaltbild einer EEPROM-Speicher­ zellenanordnung, die ein Ausführungsbeispiel der Erfindung ist, dargestellt. In dieser Figur werden die in der Fig. 1 verwendeten Bezugssymbole für die Teile verwendet, welche denen in Fig. 1 gleichen. Die Anordnung der Speicherketten in der EEPROM-Speicherzellenanordnung 10 ist die gleiche wie bei der in der Fig. 1 gezeigten bekannten Anordnung. In der Fig. 2A sind lediglich die Speicherketten MS 11 bis MS 1 l in der obersten Reihe, welche mit den Bitleitungen BL 1 bis BLl, welche in den "l"ten Spalten angeordnet sind, ver­ bunden. Es sind "m" Speicherketten, die mit den jeweiligen Bitleitungen BL 1 bis BLl angeschlossen sind, in "m" Reihen angeordnet. Allgemein gesprochen besitzt eine Speicherkette MSkw in der "k"ten Reihe und der "w"ten Spalte einen Ketten­ auswähltransistor STkw vom N-Kanal-MOS-FET-Typ, "n" Speicher­ zellen DTkw 1 bis DTkwn, welche aus MOS-Transistoren vom Verarmungstyp mit schwebendem Gate gebildet sind und einen Masseauswähltransistor GTkw vom N-Kanal-MOS-FET-Typ. Die Drain und die Source des Kettenauswähltransistors STkw sind an die Bitleitung BLw aus Metall oder Polysilicium über einen Kontakt und an den Drainbereich der Speicherzelle DTkwl angeschlossen. Die Drain-Sourcestrecken der Speicher­ zellen DTkw 1 bis DTkwn sind in Reihe geschaltet, und die Source der Speicherzelle DTkwn im letzten Bit ist an die Drain des Masseauswähltransistors GTkw, dessen Source geer­ det ist, angeschlossen. Die Anzahl n der Speicherzellen, d. h. der Bits soll 2 k sein. Unter Berücksichtigung des Kanalwiderstands der jeweiligen Speicherzellen ist jedoch die bevorzugte Bitanzahl pro Speicherkette 8. Die Gates der Kettenauswähltransistoren STk 1 bis STkl, die Steuer­ gates der Speicherzellen DTk 11-DTkl 1 bis DTk 1 n-DTkln und die Gates der Masseauswähltransistoren GTk 1 bis GTkl in den Speicherketten MSk 1 bis MSkl in der "k"ten Reihe sind jeweils an eine Kettenauswählleitung SSLk, an Wortleitungen WLK 1 bis WLKn und eine Masseauswählleitung GSLk angeschlossen.
In der Fig. 2B ist eine schnittbildliche Darstellung einer Speicherzelle in den jeweiligen Speicherketten dargestellt. Der Aufbau der Speicherzelle DT besitzt einen Drainbereich 14 und einen Sourcebereich 16, welche durch einen Kanal­ bereich 18 voneinander an der Oberfläche eines P-Senken­ bereichs 12, der auf einem N-Typ-Halbleitersubstrat 20 ge­ bildet ist, im Abstand voneinander angeordnet sind. Ein schwebendes Gate 22, welches durch ein erstes Polysilicium gebildet wird, wird mit Hilfe einer Gateoxidschicht 28 von etwa 100 Å im Abstand von dem Kanalbereich 18 gehalten. Ein Randteil des schwebenden Gates 22 überlappt einen Randteil des Drainbereiches 14 über eine Oxidschicht (Überlappungs­ bereich 30), die die gleichförmige Dicke der Gateoxidschicht 28 aufweist. Eine Zwischenoxidschicht 24 von etwa 280 Å ist auf dem schwebenden Gate 22 gebildet, und auf der Zwi­ schenoxidschicht 24 ist ein Steuergate 26 aus zweitem Poly­ silicium gebildet. Der Kanalbereich 18 ist der Bereich, welcher durch n-Typ-Verunreinigungen, wie beispielsweise Arsen oder Phosphor vor der Bildung des schwebenden Gates 22 implantiert worden ist. Die Speicherzelle DT arbeitet daher als MOS-Transistor vom Verarmungstyp mit schwebendem Gate, der eine ursprüngliche Schwellenwertspannung (Vto) von etwa -3 Volt aufweist. Die Speicherzellenanordnung 10 wird im P-Senkenbereich 12, an welchem gemäß der Erfindung eine negative, in Sperrichtung gepolte Vorspannung nur wäh­ rend eines Lesevorgangs zur Vermeidung von Leckstrom über die Kanalbereiche von gelöschten Speicherzellen angelegt ist, hergestellt.
Die Lösch-, Programmier- und Lesevorgänge der Speicherzellen­ anordnung 10 gemäß der Erfindung werden unter Bezugnahme auf das in Fig. 2A dargestellte Ersatzschaltbild erläutert.
Das Löschen der Speicherzellen vor dem Programmieren kann entweder für alle Zellen oder Zellen an ausgewählten Wort­ leitungen durchgeführt werden. Beim elektrischen Löschen einer Speicherzelle wird eine binäre Angabe "1" in die Speicherzelle eingegeben. Anfangs bleiben alle Speicher­ zellen in vollständig eliminierten Zuständen der Elektronen­ wechsel von ihren schwebenden Gates, d. h. in programmierten Zuständen. Um in diesem Zustand alle Speicherzellen zu lö­ schen, werden alle Bitleitungen BL 1 bis BLl und Masseaus­ wählleitungen GSL 1 bis GSLm geerdet, und alle Kettenauswähl­ leitungen SSL 1 bis SSLm werden mit einer Versorgungsspannung von Vcc (5 Volt) versorgt, um die Kettenauswähltransistoren in den leitfähigen Zustand zu bringen. Zum gleichen Zeit­ punkt wird der Löschimpuls Ve von 19 Volt unverzögert an alle Wortleitungen geliefert. Bei dieser Betriebsbedingung kann die Löschung der entsprechenden Speicherzellen durch F-N-Tunnelung der Elektronen vom Kanalbereich 18 zum schwe­ benden Gate 22 erreicht werden. Die gelöschten Speicher­ zellen sind Anreicherungs-MOS-Transistoren mit einer Löschungsschwellenwertspannung Vte von etwa 1 Volt.
Im folgenden wird die Löschung (Seitenlöschung) von Spei­ cherzellen in einer Reihe erläutert. Zur Vereinfachung der Erläuterung wird der Löschvorgang der Speicherzellen DT 113 bis DT 1 l 3 an der Wortleitung WL 13 der Fig. 2A erläutert. Der Löschvorgang wird erreicht durch Erdung aller Bitlei­ tungen BL 1 bis BLl nach dem Anlegen des Löschimpulses Ve von 19 Volt an die ausgewählte Wortleitung WL 13 und Liefe­ rung der Versorgungsspannung von 5 Volt an alle nichtausge­ wählten Wortleitungen WL 11, WL 12 und WL 14 bis WL 1 n und die Kettenauswählleitung SSL 1, wobei eine Seitenlöschoperation durchgeführt werden kann, bei der alle Speicherzellen DT 113 bis DT 1 l 3, welche an der ausgewählten Wortleitung WL 13 an­ geordnet sind, gelöscht werden.
Im folgenden wird die Programmierung der Speicherzelle DT 113 in der Speicherkette MS 11 erläutert. Beim Programmieren einer Speicherzelle wird ein Verarmungszustand der Zelle, d. h. eine binäre Angabe "0", in die Zelle eingeschrieben. Zur Durchführung dieser Programmierung wird das Masse­ potential an die ausgewählte Wortleitung WL 13 und die Masse­ auswählleitung GSL 1 angelegt. Ferner wird die Versorgungs­ spannung Vcc an die Wortleitungen WL 14 bis WL 1 n zwischen der ausgewählten Wortleitung WL 13 und der Masseauswähl­ leitung GSL 1 angelegt. Ferner wird der Durchlaufspannungs­ impuls von 15 Volt an die Wortleitungen WL 11 und WL 12 zwi­ schen der Kettenauswählleitung SSL 1 und der ausgewählten Wortleitung WL 13 angelegt. Ferner wird ein Programmier­ impuls Vpgm von 13 Volt an die ausgewählte Bitleitung BL 1 angelegt, und schließlich wird eine eine Löschung verhin­ dernde Spannung Vei an die nichtausgewählten Bitleitungen BL 2 bis BLl angelegt. Da die Programmierspannung Vpgm an die Drain der Speicherzelle DT 113 in der Speicherkette MS 11 über die Drain-Source-Strecken des Kettenauswähltransistors ST und der Speicherzellen DT 111 und DT 112 übertragen wird, wird die Speicherzelle DT 113 in einen Verarmungs-MOS-Tran­ sistor programmiert, der eine Programmierschwellenwert­ spannung Vtp von etwa -4 Volt aufweist. Dies erfolgt durch F-N-Tunnelung von Elektronen von ihrem schwebenden Gate zu ihrer Drain.
Durch das Anlegen der Versorgungsspannung Vcc an die Wort­ leitungen WL 14 bis WL 1 n unterhalb der ausgewählten Wort­ leitung WL 13 wird eine unerwünschte Programmierung der Spei­ cherzelle DT 114, welche unmittelbar unterhalb der ausgewähl­ ten Speicherzelle DT 113 sich befindet, vermieden. Eine der­ art unerwünschte Programmierung könnte durch Überprogrammie­ rung der Zelle DT 113 erfolgen. Dies ist auch der Grund dafür, daß das elektrische Feld zwischen der Drain und dem schwebenden Gate der Speicherzelle DT 114 durch den Program­ mierimpuls Vpgm, welcher auf die Drain der Speicherzelle DT 114 wegen der Gefahr der Überprogrammierung der Speicher­ zelle DT 113 übertragen wird, und durch die an das Gate der Speicherzelle DT 114 angelegte Versorgungsspannung Vcc aus­ reichend verringert wird. Durch das Anlegen der eine Löschung verhindernden Spannung Vei an die nichtausgewählten Bitlei­ tungen BL 2 bis BLl wird eine unerwünschte Lösung der Spei­ cherzellen DT 121 bis DT 1 l 1 und DT 122 bis DT 1 l 2, welche mit den Wortleitungen WL 11 und WL 12, an die die Durchlauf­ spannung Vp angelegt ist, verbunden sind, verhindert. Da die eine Löschung verhindernde Spannung Vei zu den jeweiligen Drains der Speicherzellen DT 121 bis DT 1 l 1 und DT 122 bis DT 1 l 2 übertragen wird, kann eine F-N-Tunnelung der Elek­ tronen von dem schwebenden Gate zur Drain nicht stattfinden. Es erfolgt daher keine Programmierung dieser Zellen.
Nach Beendigung der oben beschriebenen Programmierung wird zum Lesen der Speicherzelle DT 113 in der Speicherkette MS 11 die Versorgungsspannung an die Kettenauswählleitung SSL 1, die nichtausgewählten Wortleitungen WL 11, WL 12 und WL 14 bis WL 1 n und an die Masseauswählleitung GSL 1 angelegt. Ferner wird Massepotential an die ausgewählte Wortleitung WL 13 an­ gelegt. Gleichzeitig wird eine Lesespannung von etwa 2 Volt vom Leseverstärker an die Bitleitung BL 1, und die in Sper­ richtung gepolte Vorspannung von -3 Volt wird an den P-Senkenbereich, in welchem, wie oben schon erläutert wurde, die Speicherzellenanordnung 10 gebildet ist, angelegt. Da die Speicherzelle DT 113 als MOS-Transistor mit Verarmungs­ modus arbeitet, kommt die Speicherzelle DT 113 in den leit­ fähigen Zustand. An der gleichen Leitung befinden sich mit dem Anlegen der Versorgungsspannung Vcc an die Gates bzw. Steuergates der Kettenauswähltransistor ST 11, die Speicher­ zellen DT 111, DT 112 und DT 114 bis DT 11 n sowie der Masse­ auswähltransistor GT 11 in der Speicherkette MS 11 in EIN-Zu­ ständen. Es können daher in der ausgewählten Speicherzelle DT 113 vorhandene Daten durch Abfühlen des Stromzustandes der Bitleitung BL 1 gelesen werden. Dieser Stromzustand ergibt sich aufgrund des von der Bitleitung BL 1 zur Speicherkette MS 11 über den an die Bitleitung BL 1 angeschlossenen Lese­ verstärker fließenden Stroms. Wenn die Speicherzelle DT 113 eine gelöschte Zelle ist, befindet sich die Speicherzelle DT 113 im Lesebetrieb, wie oben erläutert, im AUS-Zustand. Der Grund, weshalb während der Lesezeit die in Sperrichtung gepolte Vorspannung von etwa -3 Volt an den P-Senkenbereich 12 angelegt ist, ist das vollständige Ausschalten des Stroms, der über im AUS-Zustand verbleibende Zellen fließt. Wie im einzelnen noch erläutert wird, verringert sich die Störung der Zellen um so mehr, je mehr der Kanalbereich 12 mit Verunreinigungen vom N-Typ dotiert ist. Jedoch kann die im AUS-Zustand gehaltene Speicherzelle, welche einen stark dotierten Kanalbereich hat, einen Lesefehler aufgrund des während der Lesezeit vorhandenen Leckstromes herbeiführen. Ein derartiger Lesefehler kann durch das Anlegen der in Sperrichtung gepolten Vorspannung an den P-Senkenbereich 12 erheblich verringert werden.
Die Störung der durch den Durchlaufimpuls beim Programmier­ vorgang nichtausgewählten Speicherzellen, d. h. ein uner­ wünschter Löschvorgang, läßt sich dadurch verhindern, daß die Speicherzellen als MOS-Transistoren vom Verarmungstyp mit schwebendem Gate und negativer ursprünglicher Schwellen­ wertspannung Vpo hergestellt sind und durch Voraufladen der nichtausgewählten Bitleitungen auf die eine Löschung verhindernde Spannung Vei. Der Grund hierfür wird im ein­ zelnen unter Bezugnahme auf das in der Fig. 3 dargestellte Ersatzschaltbild einer Speicherzelle erläutert.
In der Fig. 3 ist die Kopplungskapazität zwischen einem Steuergate 40 und einem schwebenden Gate 42 durch Cg ange­ geben. Die Kopplungskapazität zwischen dem schwebenden Gate 42, einer Source 44, einer Drain 46 und einem Kanal 48 ist angegeben durch jeweils Cs, Cd und Cc. Es soll nun eine Speicherzelle an der nichtausgewählten Bitleitung, an welche während eines Programmiervorgangs die impulsförmige Durch­ laufspannung Vp angelegt ist, diskutiert werden. Beim Anle­ gen der Durchlaufspannung Vp an das Steuergate 40 leitet die Speicherzelle. Da die eine Löschung verhindernde Spannung Vei an die Source 44, den Kanal 48 und die Drain 46 ange­ legt ist, läßt sich die Spannung Vfg am schwebenden Gate der Speicherzelle gegenüber Massepotential durch folgende Gleichung (1) wiedergeben:
Vfg = rg · Vp + (1 - rg) · Vei - rg · (Vt - Vto) (1)
Hierin ist das Kopplungsverhältnis
rg = Cg/(Cg + Cs + Cc + Cd) und Vt
ist die Schwellenwert­ spannung, wenn die Speicherzelle gelöscht oder programmiert worden ist. Die Spannung Vgox, welche an das Gateoxid der Speicherzelle angelegt ist, läßt sich daher durch folgende Gleichung (2) wiedergeben:
Vgox = Vfg - Vei = rg · (Vp - Vt) - rg · (Vei - Vto) (2)
Aus der Gleichung (2) läßt sich ersehen, daß das unerwünsch­ te Löschen der Speicherzelle mit dem Durchlaufspannungs­ impuls Vp der schlimmste Fall ist, wenn die Speicherzelle im programmierten Zustand (Vt=Vtp=-4 Volt) war. Ferner ist zu ersehen, daß die Spannung Vgox um so niedriger wird, je niedriger die Durchlaufspannung Vp und die ursprüngliche Schwellenwertspannung Vto und je höher die eine Löschung verhindernde Spannung Vei sind. Aus Gleichung (2) läßt sich daher leicht ableiten, daß das unerwünschte Löschen der nichtausgewählten Speicherzelle wirkungsvoll verhindert wird. Da jedoch das Festsetzen der eine Löschung verhindern­ den Spannung Vei auf einen zu hohen Wert die Gefahr mit sich bringt, daß Speicherzellen in den nichtausgewählten Spalten, welche in der ausgewählten Reihe liegen, programmiert wer­ den, erfolgt die Wahl dieser Spannung bevorzugt auf einen geeigneten Wert.
Dadurch, daß die ursprüngliche Schwellenwertspannung Vto negativ ist, wird nicht nur ein unerwünschtes Löschen bei einer konstanten Durchlaufspannung Vp verhindert, sondern es ist möglich, die Durchlaufspannung Vp, welche für das Programmieren benötigt wird, niedrig zu halten. Wie aus Gleichung (1) zu ersehen ist, ist die Spannung Vfg am schwe­ benden Gate bei konstantem Vt um so niedriger, je niedriger Vto ist. Während eines Programmiervorgangs beträgt die Spannung, welche an die Gateoxidschicht der ausgewählten Speicherzelle angelegt ist, (Vpgm-Vfg). Wenn daher Vfg niedrig ist, ist es möglich, daß die Speicherzelle bei einer niedrigen Programmierspannung Vpgm programmiert wird. Der Durchlaufspannungsimpuls Vp, welcher für die Übertragung einer derartigen Programmierspannung Vpgm auf die Drain der ausgewählten Speicherzelle erforderlich ist, beträgt (Vpgm+Vt). Wenn daher die Programmierimpulsspannung Vpgm niedrig ist, kann auch die Spannung Vp niedrig gesetzt wer­ den. Durch die negative ursprüngliche Schwellenwertspannung wird der Handkapazitätseffekt der Speicherzelle verringert. Dies ist eine große Hilfe bei der Übertragung der Program­ mierspannung Vpgm auf die Drain der ausgewählten Speicher­ zelle bei niedriger Durchlaufspannung. Da gemäß der Erfin­ dung bei der EEPROM-Einrichtung eine Programmierspannung und eine Durchlaufspannung vorgesehen sind, die niedriger liegen als die entsprechenden Spannungen bei bekannten Ein­ richtungen, wird das Problem der Isolation zwischen den Zellen verringert. Auf diese Weise wird auch die Verringe­ rung der Chipgröße erleichtert.
In den Fig. 4 und 5 sind verschiedene Meßergebnisse dar­ gestellt entsprechend der Herstellung einer Speicherzelle, die 2,4 µm×3,1 µm in einer etwa 1,2-µm-Entwurfsregel, deren Kopplungsverhältnis (rg) etwa 0,6 ist, benötigen. Die Fig. 4 zeigt das Ergebnis der Messung der Schwellenwertspannung Vtp bei Änderung der Durchlaufspannung von 9 Volt auf 20 Volt nach Fertigung der Speicherzellen mit ursprünglichen Schwel­ lenwertspannungen Vto von 0,5 Volt und -3 Volt und an­ schließender Programmierung beider Zellen auf die Schwellen­ wertspannung von etwa -3,5 Volt. Die Impulsbreite des ange­ wendeten Durchlaufspannungsimpulses Vp beträgt 100 msec, und es werden Löschung verhindernde Spannungen Vei von 0 Volt und 4 Volt verwendet. Wie aus der Fig. 4 zu ersehen ist, erhöht sich der Wert des Durchlaufspannungsimpulses Vp der Speicherzelle mit der ursprünglichen Schwellenwertspannung von -3 Volt um etwa 6 Volt mehr als der Durchlaufspannungs­ impuls der Speicherzelle mit der ursprünglichen Schwellen­ wertspannung von 0,5 Volt im Bereich der anwendbaren Schwel­ lenwertspannung für die gleiche eine Löschung verhindernde Spannung. Ferner erhöht sich im Falle der Speicherzelle, welche eine eine Löschung verhindernde Spannung Vei von 4 Volt aufweist, der Wert von Vp um etwa 4 Volt mehr als in dem Fall, bei welchem die Speicherzelle eine Vei von 0 Volt hat. Die Speicherzelle, welche eine ursprüngliche Schwellenwertspannung von -3 Volt hat, kann daher in aus­ reichendem Maße programmiert werden, ohne daß nichtausge­ wählte Zellen gestört werden bei Anwendung des Durchlauf­ spannungsimpulses Vp bis zu 19 Volt, wenn die eine Löschung verhindernde Spannung Vei von 4 Volt an die Speicherzelle angelegt ist. Die Wirkung der Verhinderung von Störung der nichtausgewählten Speicherzelle aufgrund von Überprogrammie­ rung durch Anlegen von 5 Volt an die Wortleitungen unter­ halb der ausgewählten Wortleitung ist in Fig. 5 dargestellt.
Die Fig. 5 zeigt ein Meßergebnis, welches die Änderung der Schwellenwertspannung Vte einer gelöschten Speicherzelle unmittelbar unterhalb der ausgewählten Speicherzelle gegen­ über dem Programmierspannungsimpuls Vpgm, wenn 0 Volt und die Versorgungsspannung (5 Volt) an die Wortleitungen der nichtausgewählten Speicherzellen unterhalb der ausgewählten Speicherzelle, welche während einer Programmierung in der Speicherzellenanordnung überprogrammiert ist, angelegt wer­ den. Aus Fig. 5 ergibt sich, daß der an die ausgewählte Bitleitung angelegte Programmierspannungsimpuls Vpgm bis zu 18 Volt betragen kann, ohne daß eine Störung der Speicher­ zellen aufgrund von Überprogrammierung stattfindet, wenn 5 Volt an die Wortleitung der nichtausgewählten Speicherzelle unterhalb der ausgewählten Speicherzelle angelegt werden.
Die Fig. 6 zeigt ein Schaltbild eines weiteren Ausführungs­ beispiels einer erfindungsgemäßen EEPROM-Einrichtung. In diesem Ausführungsbeispiel ist eine Speicherzellenanordnung 10 ähnlich der in der Fig. 2A vorgesehen. Ein Reihendecoder 60 wählt Speicherketten in einer Reihe in Abhängigkeit von Reihenadresseneingangssignalen aus und liefert Steuersignale zu der Kettenauswählleitung, der Masseauswählleitung und den Wortleitungen, welche mit den ausgewählten Speicherketten verbunden sind. Ein Spaltendecoder 70 enthält n-Kanal-MOS- Transistoren MY 1 bis MYl, deren Drain-Source-Strecken zwi­ schen jede der Bitleitungen BL 1 bis BLl und eine Datenlei­ tung 57 geschaltet sind, zum Ankoppeln der Datenleitung an die Bitleitung, welche entsprechend den Spaltenauswähl­ signalen Y 1 bis Yl ausgewählt ist, wobei die Steuerung durch Spaltenadressensignale erfolgt, und wobei deren Gates mit den Spaltenauswählsignalen Y 1 bis Yl versorgt sind.
Eine Voraufladeschaltung 50 enthält n-Kanal-MOS-Transistoren MP 1 bis MPl, deren Sources mit den Bitleitungen BL 1 bis BLl verbunden sind, und deren Drains mit der eine Löschung verhindernden impulsförmigen Spannung Vei verbunden sind, und deren Gates mit einem Voraufladesignal PCH versorgt sind, zum Voraufladen der Bitleitungen BL 1 bis BLl auf die eine Löschung verhindernde Spannung Vei in Abhängigkeit vom Voraufladesignal PCH während des Programmiervorgangs. Ein Leseverstärker 80 ist mit der Datenleitung 57 zum Abfühlen der Daten einer ausgewählten Zelle in Abhängigkeit von der Strombedingung der Bitleitung, welche durch den Spalten­ decoder 70 während der Leseoperation ausgewählt ist, ver­ bunden. Der Leseverstärker 80 ist eine an sich bekannte Schaltung, die zwischen Lese- bzw. Programmierbetrieb wechselt.
Eine Programmsteuerschaltung 90 ist mit der Datenleitung 57 zur Übertragung der Programmierspannung Vpgm auf die aus­ gewählte Bitleitung in Abhängigkeit der Eingangsdaten wäh­ rend eines Programms angeschlossen. Die Programmsteuer­ schaltung 90 nimmt gegenüber der Datenleitung 57 während eines Löschvorgangs einen potentialfreien Zustand ein. Die Programmsteuerschaltung 90 besitzt ein NAND-Glied 94 zum Empfang von Eingangsdaten und des Voraufladesignals PCH, ein UND-Glied 100 für den Empfang des Ausgangslogiksignals und des Voraufladesignals PCH, eine Hochspannungsschalter­ einrichtung 110, die mit dem Ausgang des NAND-Glieds 94 ver­ bunden ist, einen n-Kanal-MOS-Transistor 91 zur Lieferung der Programmierspannung Vpgm an die Datenleitung 57 in Ab­ hängigkeit vom Ausgangssignal der Hochspannungsschalterein­ richtung 110 und einen n-Kanal-MOS-Transistor 92 zum Liefern der eine Löschung verhindernden Spannung Vei an die Daten­ leitung 57 in Abhängigkeit vom Ausgangssignal des UND-Glie­ des 100. Die Hochspannungsschaltereinrichtung 110 enthält einen Inverter 99, welcher aus p-Kanal-MOS-Transistoren 111 und 113 zusammengesetzt ist, sowie einen n-Kanal-Übertra­ gungs-MOS-Transistor 114. Wenn ein Eingangsknotenpunkt 126 der Hochspannungsschaltereinrichtung 110 einen niedrigen Pegel (Masse) hat, erhält ein Ausgangsknotenpunkt 128 eine Spannung Vpp, die höher als die Programmierspannung Vpgm ist. Wenn der Eingangsknotenpunkt 126 einen logisch hohen Pegel (5 Volt) hat, erhält der Ausgangsknotenpunkt 128 Massepotential. Es ist erforderlich, daß die Spannung Vpp Spannungswerte hat, die höher als die Summe der Program­ mierspannung Vpgm und der Schwellenwertspannung des Transi­ stors 91 zur Übertragung der Programmierspannung Vpgm sind. Der Übertragungstransistor 114 ist für die Isolierung zwi­ schen den Inverter 99 und das NAND-Glied 94 geschaltet. Das UND-Glied 100 ist zusammengesetzt aus p-Kanal-MOS-Transisto­ ren 101 bis 103 und n-Kanal-MOS-Transistoren 104 bis 106. Ein Ausgangsknotenpunkt 129 des UND-Gliedes 100 erhält die Versorgungsspannung Vcc, so daß der Transistor 92 die eine Löschung verhindernde Spannung Vei auf die Datenleitung 57 überträgt, wenn nur der Ausgangsknotenpunkt 126 des NAND- Gliedes 94 und das Voraufladesignal PCH an einer Klemme 124 einen logisch hohen Pegel haben. Wenn daher die Eingangs­ daten einer Eingangsklemme 120 logisch niedrigen Pegel haben, überträgt die Programmsteuerschaltung 90 die Programmier­ spannung Vpgm auf die Datenleitung 57 während einer Program­ mierung (zu diesem Zeitpunkt ist PCH="1"). Wenn jedoch die Eingangsdaten an der Eingangsklemme 120 einen logisch hohen Pegel (5 Volt) haben, überträgt die Programmsteuer­ schaltung 90 die eine Löschung verhindernde Spannung Vei auf die Datenleitung 57.
Eine Bitleitungserdungsschaltung 35 enthält einen n-Kanal- MOS-Transistor 37, dessen Drain-Sourcestrecke zwischen die Datenleitung 57 und Masse geschaltet ist, und dessen Gate an ein Löschsignal ERA angeschlossen ist, das nur während eines Löschvorgangs einen logisch hohen Pegel hat. Ein Sperr­ ichtungsvorspannungsgenerator 200 erzeugt eine negative in Sperrichtung gepolte Vorspannung VBB in Abhängigkeit davon, daß ein Schreibfreigabesignal auf hohen Pegel kommt, und vom Betrieb eines Lese- und Taktsignals OB von einem Oszillator (in der Figur nicht dargestellt). Die in Sperrichtung gepolte Vorspannung VBB wird selektiv an den P-Senkenbereich der Speicherzellenanordnung 10 angelegt, wie es oben schon erläutert wurde.
Die Fig. 7 zeigt eine Schaltungsanordnung für einen Sperr­ ichtungsvorspannungsgenerator. Dieser Sperrichtungsvor­ spannungsgenerator 200 enthält eine Sperrichtungsvorspan­ nungsentladeschaltung 230 zur Verhinderung der Entstehung einer in Sperrichtung gepolten Vorspannung bei Löschungs- und Programmiervorgängen, eine Ladungspumpschaltung 210 zur Erzeugung der in Sperrichtung gepolten Vorspannung während eines Lesevorgangs und eine Sperrichtungsvorspannungs­ steuerschaltung 220 zur Konstantsteuerung der in Sperr­ ichtung gepolten Vorspannung.
Die Ladungspumpschaltung 210 enthält ein NAND-Glied 211, das das Schreibfreigabesignal , das Taktsignal R B und ein Sperrichtungsvorspannungssignal A empfängt, einen ersten Ladungspumpkondensator 213, der zwischen eine Ausgangsklemme 190 des NAND-Gliedes 211 und einen ersten Klemmknotenpunkt 191 geschaltet ist, einen Inverter 212, einen zweiten Ladungspumpkondensator 214, welcher in Reihe zwischen die Ausgangsklemme 190 und einen zweiten Klemmknotenpunkt 192 geschaltet ist, erste und zweite Klemmtransistoren 215 und 216, welche zwischen die Klemmknotenpunkte 191 und 192 und Masse geschaltet sind, und Transistoren 217 und 218, welche jeweils zwischen die Klemmknotenpunkte 191 und 192 sowie einen Ausgangsknotenpunkt 193 geschaltet sind.
Die Sperrichtungsvorspannungsentladeschaltung 230 enthält einen p-Kanal-MOS-Transistor 232, dessen Source und Substrat an die Versorgungsspannung Vcc angeschlossen sind und dessen Drain an einen Knotenpunkt 235 angeschlossen ist, einen n-Kanal-MOS-Transistor 233, dessen Drain an den Knotenpunkt 235 angeschlossen ist und dessen Source und Substrat an den Ausgangsknotenpunkt 193 angeschlossen sind, und einen n-Kanal-MOS-Transistor 231, dessen Gate an den Knotenpunkt 235 und dessen Substrat und Drain-Sourcestrecke an die Drain und zwischen den Ausgangsknotenpunkt 193 und Masse geschaltet sind. Das Schreibfreigabesignal wird an die Gates der Transistoren 232 und 233 geliefert. Die Sperr­ ichtungsvorspannungssteuerschaltung 220 enthält n-Kanal- MOS-Transistoren 224 und 225, deren Drain-Source-Strecken in Reihe zwischen den Ausgangsknotenpunkt 193 und einen Knotenpunkt 226 geschaltet sind, und deren Substrate an den Ausgangsknotenpunkt 193 angeschlossen sind, einen p-Kanal- MOS-Transistor 223, dessen Source-Drainstrecke zwischen die Versorgungsspannung Vcc und den Knotenpunkt 226 geschaltet ist und dessen Gate und Substrat an Masse und die Versor­ gungsspannung Vcc angeschlossen sind, einen Inverter, der zwischen Knotenpunkte 226 und 227 geschaltet ist, und einen Inverter 222, der zwischen den Knotenpunkt 227 und eine Rückkopplungsleitung 228 geschaltet ist. Das Gate des Tran­ sistors 224 ist an Masse gelegt.
Der Betrieb des Sperrichtungsvorspannungsgenerators 200 wird unter Bezugnahme auf das in Fig. 8 dargestellte Zeitdiagramm noch näher erläutert. Wenn das externe Schreibfreigabesignal auf hohen Pegel kommt, gelangt auch das chipinterne Schreibfreigabesignal auf hohen Pegel (Vcc) über einen Puffer. Wenn das Schreibfreigabesignal auf niedrigem Pegel (Masse) ist, bringt die Sperrichtungsvorspannungs­ entladeschaltung 230 die in Sperrichtung gepolte Vorspannung VBB auf Massepotential durch die Leitfähigkeit des Transi­ stors 231. Zu diesem Zeitpunkt liefert die Sperrichtungs­ vorspannungssteuerschaltung 220 ein Ausgangssignal mit hohem Pegel zur Rückkopplungsleitung 228 aufgrund der Leitfähig­ keit des Transistors 223 (QA="1"). Wenn das Schreibfrei­ gabesignal auf hohen Pegel kommt, liefert das NAND-Glied 211 ein Komplement des Taktsignals R B an den Ausgangsknoten­ punkt 190. Wenn das Taktsignal des Knotenpunktes 190 Vcc erhält, wird der Klemmknotenpunkt 191 an die Schwellenwert­ spannung des Transistors 215 geklemmt durch Laden des La­ dungspumpkondensators 213. Wenn danach das Signal des Knotenpunktes 190 auf 0 Volt kommt, erhält der Klemmknoten­ punkt 192 die Schwellenwertspannung Vth des Transistors 216, während der Klemmknotenpunkt 191 auf eine Spannung von (-Vcc+Vth) kommt. Wenn danach das Signal des Knotenpunktes 190 auf den Spannungswert von Vcc kommt, erhält der Knoten­ punkt 192 eine Spannung von (-Vcc+Vth). Die Transistoren 217 und 218 sind daher leitfähig, und der Ausgangsknoten­ punkt 193 erhält eine negative Spannung. Schließlich erhält der Ausgangsknotenpunkt 193 eine in Sperrichtung gepolte Vorspannung VBB (=-3 Volt) bei Wiederholung des Impulses des Signals R B. Wenn die in Sperrichtung gepolte Vorspannung VBB unter -3 Volt gelangt, erhält das Signal R A in der Rück­ kopplungsleitung 228 einen niedrigen Pegel bei leitfähigen Transistoren 224 und 225. Hierbei wird die Ladungspump­ schaltung 210 nicht aktiviert. Es kann daher ein Lesevorgang vom Zeitpunkt t 1 durchgeführt werden, wenn die in Sperr­ ichtung gepolte Vorspannung VBB auf -3 Volt stabilisiert ist. Zum Zeitpunkt t 2 erhält das Schreibfreigabesignal einen niedrigen Pegel und der Lesevorgang ist vorbei.
Unter Bezugnahme auf die Fig. 6 wird ein Lesevorgang einer Speicherzelle DT 111 in der Speicherkette MS 11 erläutert. Während eines Lesevorgangs haben das Voraufladesignal PCH und das Löschsignal ERA einen niedrigen Pegel. Die Wort­ leitung WL 11 und die Spaltenauswähladresse Y 1 werden durch entsprechende Adresseneingangssignale ausgewählt und erhal­ ten einen niedrigen Pegel und einen hohen Pegel. Gleich­ zeitig wird die Versorgungsspannung Vcc von 5 Volt der Kettenauswählleitung SSL 1 den nichtausgewählten Wortleitun­ gen WL 12 bis WL 1 n und der Masseauswählleitung GSL 1 zugelei­ tet und der Leseverstärker 80 wird dann aktiviert. Der Leseverstärker kann Daten verstärken, wobei ein Strom, der in der Bitleitung BL 1 über den Transistor MY 1 in Abhängig­ keit vom Zustand der Programmierung oder Löschung der aus­ gewählten Speicherzelle DT 111 fließt, abgefühlt wird.
Unter Bezugnahme auf die Fig. 6 wird ein Löschvorgang im folgenden erläutert. Normalerweise wird die Löschung aller Speicherzellen vor der Programmierung durchgeführt. Dieser Löschvorgang kann durch sequentielles Löschen pro jeweiliger Wortleitung erfolgen. Natürlich können alle Speicherzellen, welche mit der vom Benutzer ausgewählten Wortleitung ver­ bunden sind, ebenfalls gelöscht werden.
Unter Bezugnahme auf die in der Fig. 9 dargestellten Zeit­ diagramme der Löschung wird ein Löschvorgang einer Speicher­ zelle der Wortleitung WL 113 erläutert. Zu einem Zeitpunkt t 1 werden externe Adresseneingangssignale ADD empfangen. Zu einem Zeitpunkt t 2, an welchem ein externes Schreibfreigabe­ signal von hohem Pegel auf niedrigen Pegel kommt, erhal­ ten die Spaltenadressensignale Y 1 bis Yl hohen Pegel, und es kommen dann die Kettenauswählleitung SSL 1, die nicht­ ausgewählten Wortleitungen WL 11, WL 12 und WL 14 bis WL 1 n sowie das Löschsignal ERA auf hohen Pegel. Gleichzeitig empfängt die ausgewählte Wortleitung WL 13 die Löschspannung Ve. Während des Löschvorgangs behalten das Voraufladesignal PCH und die Masseauswählleitung GSL 1 Massepotential. Die Transistoren 37 und MY 1 bis MYl sind daher alle eingeschal­ tet in Abhängigkeit vom Löschsignal ERA, und die Spalten­ auswähladressensignale Y 1 bis Yl und die Bitleitungen BL 1 bis BLn befinden sich alle auf Massepotential. Ferner sind alle Drains der ausgewählten Speicherzellen DT 131 bis DT 13 l durch die Leitfähigkeit der Kettenauswähltransisto­ ren ST 11 bis ST 1 l und der Speicherzellen DT 111 bis DT 11 und DT 121 bis DT 12 l geerdet und die Löschspannung Ve wird zum Zeitpunkt t 3 an die Steuergates der ausgewählten Spei­ cherzellen DT 131 bis DT 13 l geliefert. Nach dem Zeitpunkt t 3 sind dann alle Speicherzellen an die Wortleitung WL 13 angeschlossen und werden Anreicherungstransistoren. Das heißt, diese Speicherzellen sind alle in normalen AUS-Zustän­ den gelöscht.
Unter Bezugnahme auf die Zeitdiagramme der Fig. 10 wird im folgenden die Programmierung der Speicherzelle DT 113 in der Speicherkette MS 11 erläutert. Zum Zeitpunkt t 1 werden exter­ ne Adressensignale ADD, welche die Speicherzelle DT 113 aus­ wählen, empfangen. Ein Spaltenadressensignal Y 1, welches durch die Adressensignale ausgewählt ist, erhält einen hohen Pegel, und die Versorgungsspannung Vcc von 5 Volt wird der Kettenauswählleitung SSL 1 und den nichtausgewählten Wort­ leitungen WL 11, WL 12 und WL 14 bis WL 1 n zugeleitet. Gleich­ zeitig werden die ausgewählte Wortleitung WL 13 und die Masseauswählleitung GSL 1 geerdet, und das Löschsignal ERA bleibt auf niedrigem Pegel (Masse). Zum Zeitpunkt t 2 geht das externe Schreibfreigabesignal von hohem Pegel auf niedrigen Pegel, und es werden Daten empfangen. Das Vorauf­ ladesignal PCH kommt durch das Schreibfreigabesignal auf hohen Pegel, und die Bitleitungen BL 1 bis BLl werden durch die Leitfähigkeit der Transistoren MP 1 bis MPl auf die eine Löschung verhindernde Spannung Vei voraufgeladen. Zu diesem Zeitpunkt wird nur die von dem Spaltenadressen­ signal Y 1 ausgewählte Bitleitung BL 1 über die Datenleitung 57 an die Programmsteuerschaltung 90 angeschlossen. Der Leseverstärker verbleibt in einem potentialfreien Zustand. Wenn zum Zeitpunkt t 3 die Hochspannung Vpp geliefert wird, gelangt das ausgewählte Spaltenadressensignal Y 1 auf die Hochspannung Vpp, und die Durchlaufspannung Vp wird der Kettenauswählleitung SSL 1 und den nichtausgewählten Wort­ leitungen WL 11 und WL 12 an der ausgewählten Wortleitung WL 13 zugeleitet. Wenn die Daten in der Programmsteuer­ schaltung 90 einen niedrigen Pegel haben, sind der Transi­ stor 91 ausgeschaltet und der Transistor 92 eingeschaltet. Der Transistor 91 ist eingeschaltet und der Transistor 92 ist ausgeschaltet, wenn die Daten DATA einen hohen Pegel haben. Da die externen Daten DATA (Komplement von ) einen niedrigen Pegel (binär "0") zur Programmierung der Speicherzelle DT 113 auf eine binäre Angabe "0" eingeben, wird die Programmierspannung Vpgm der Bitleitung BL 1 über die Datenleitung 57 und den Transistor MY 1 durch die Leit­ fähigkeit des Transistors 91 zugeleitet, wobei die Speicher­ zelle DT 113 programmiert wird. Wenn im Gegensatz dazu die externen Daten DATA einen hohen Pegel eingeben, bewirken diese, daß die Speicherzelle DT 113 in einen gelöschten Zustand programmiert wird, und es wird dann die eine Löschung verhindernde Spannung Vei an die Bitleitung BL 1 geliefert.
In der Fig. 11 ist ein Schaltbild eines weiteren Ausfüh­ rungsbeispiels der Erfindung zur Verhinderung einer Über­ löschung durch wiederholte Lösch- und Programmiervorgänge gezeigt. In der Fig. 11 sind gleiche Teile und Elemente, wie sie in Fig. 6 verwendet werden, mit den gleichen Bezugs­ ziffern und Bezugssymbolen versehen. Im Vergleich zur Fig. 6 enthält die Schaltung der Fig. 11 die Bitleitungserdungs­ schaltung 35 nicht. Sie enthält jedoch eine Halteschaltung 40, die an die jeweiligen Bitleitungen BL 1 bis BLl ange­ schlossen ist. Diese Halteschaltung hält die entsprechenden Bitleitungen auf einer vorbestimmten Spannung in Abhängigkeit von einem Löschzustand der jeweils mit der ausgewählten Wortleitung verbundenen Speicherzellen beim Betrieb des Ab­ fühlens der Zustände der Speicherzellen, welcher vor einem Löschvorgang durchgeführt wird. Die Halteschaltung 40 ent­ hält einen n-Kanal-MOS-Transistor 49, dessen Drain-Source­ strecke zwischen jede der Bitleitungen und einen Knoten­ punkt 41 geschaltet ist, einen Inverter 47, dessen Eingangs­ klemme mit dem Knotenpunkt 41 verbunden ist und einen In­ verter 48, dessen Eingangsklemme und Ausgangsklemme mit der Eingangsklemme des Inverters 47 und dem Knotenpunkt 41 ver­ bunden sind. Der Inverter 47 enthält einen p-Kanal-MOS-Tran­ sistor 42 und einen n-Kanal-MOS-Transistor 43, und der In­ verter 48 enthält einen p-Kanal-MOS-Transistor 44 und einen n-Kanal-MOS-Transistor 45.
Unter Bezugnahme auf die Zeitdiagramme der Fig. 12 wird ein Löschvorgang der in Fig. 11 dargestellten Einrichtung noch näher erläutert. Die Löschung der Speicherzellen an einer ausgewählten Wortleitung in der Speicherzellenanord­ nung 10 wird in zwei Schritten ausgeführt, nämlich während einer Zellenzustandabfühlperiode T 1 und einer Löschperiode T 2. Das Abfühlen des Zellenzustands wird innerhalb kurzer Perioden (t 1 bis t 3) von etwa 100 nsec durchgeführt. Zur Erläuterung wird angenommen, daß die Speicherzellen DT 112 bis DT 1 l 2 an der Wortleitung WL 12 gelöscht sind, die Spei­ cherzellen DT 112 an der Wortleitung WL 12 in der Speicherkette MS 11 in einem Verarmungs-MOS-Transistor ("0"-Zustand) programmierten Zustand war, und die Speicherzellen DT 122 bis DT 1 l 2 in den übrigen Speicherketten MS 12 bis MS 1 alle in Zuständen waren, bei denen sie zu Anreichungs-MOS- Transistoren ("1"-Zustand) gelöscht waren.
Zum Zeitpunkt t 1 werden externe Adresseneingangssignale zum Auswählen der Speicherzellen an der Wortleitung WL 12 empfan­ gen. Zum Zeitpunkt t 2 wird dabei die Versorgungsspannung Vcc der Kettenauswählleitung SSL 1 allen nichtausgewählten Wort­ leitungen WL 11 und WL 13 bis WLln und der Masseauswählleitung GSL 1 zugeführt. Gleichzeitig erhalten die ausgewählte Wort­ leitung WL 12 und die Spaltenauswählsignale Y 1 bis Yl Masse­ potential. Wenn danach das externe Schreibfreigabesignal WEx sich von hohem Pegel (5 Volt) auf niedrigen Pegel (0 Volt) ändert, beginnt im wesentlichen das Abfühlen der Zellenzustände, bei welchem die ausgewählte Speicherzelle durch Änderung des Voraufladesignals PCH von niedrigem Pegel auf hohen Pegel zum Leitfähigmachen der Transistoren MP 1 bis MPl gelesen wird. Da die Speicherkette MS 11 in den EIN-Zustand kommt und die übrigen Speicherketten MS 12 bis MS 1 l AUS-Zustände haben, kommt die Bitleitung BL 1 in die Nähe des Massepotentials, und die Bitleitungen BL 1 bis BL werden auf die eine Löschung verhindernde Spannung Vei aufgeladen. Zum Zeitpunkt t 3 kommt das Haltesignal LCH auf hohen Pegel, und der Transistor 49 wird eingeschaltet. Das Voraufladesignal PCH kommt auf niedrigen Pegel, und die Masseauswählleitung GSL 1 erhält Massepotential, und die aus­ gewählte Wortleitung WL 12 erhält die Löschspannung Ve. Die Bitleitung BL 1 erhält daher Massepotential, und die Bitlei­ tungen BL 2 bis BLl werden auf der eine Löschung verhindern­ den Spannung Vei durch die Halteschaltung 40 gehalten. Nach Beendigung des Abfühlens der Zellzustände beginnt das Löschen der Speicherzelle DT 112 in der Speicherkette MS 11 durch Erhöhen der Spannung an der ausgewählten Wortleitung WL 12 auf die Löschspannung Ve. Die Periode des Löschens der Speicherzelle beträgt etwa 100 msec. Da jedoch die eine Löschung verhindernde Spannung Vei an die Drains der Spei­ cherzellen DT 122 bis DT 1 l 2 übertragen wird, wird verhin­ dert, daß bei jeder dieser Zellen eine Elektroneninjektion zu ihren jeweiligen schwebenden Gates erfolgt. Dies wird erreicht mit Hilfe einer Verringerung des elektrischen Fel­ des zwischen ihren schwebenden Gates und ihren Kanälen. Auf diese Weise wird eine Überprogrammierung, welche durch die hohe Löschspannung Ve veranlaßt sein könnte, verhindert.
Die Programmier- und Lesevorgänge der EEPROM-Einrichtung in der Fig. 11 sind im wesentlichen die gleichen wie bei der in Fig. 6 gezeigten Einrichtung, da das Löschsignal ERA und das Haltesignal LCH während dieser Vorgänge einen niedrigen Pegel haben.
Die Fig. 13 zeigt, während ein Löschvorgang an einer gelöschten Speicherzelle für 100 sec in der Speicherzellen­ anordnung der Erfindung durchgeführt wird, die Änderung der Schwellenwertspannung Vte der gelöschten Zelle in Abhängig­ keit von verschiedenen Voraufladespannungen, die an die entsprechende Bitleitung angelegt worden sind. Wie aus der Fig. 13 zu ersehen ist, läßt sich verstehen, daß die Lösch­ dauer ausreichend erhalten werden kann durch die eine Löschung verhindernde Spannung von 4 Volt, welche an die Bitleitung angelegt wird.
Wie aus obiger Erläuterung sich ergibt, hat die Einrich­ tung nach der Erfindung Vorteile dahingehend, daß die Programmierspannung durch Anwendung von Speicherzellen, die als Verarmungstransistoren mit schwebendem Gate ausge­ bildet sind, verringert werden kann. Ferner kann eine Stö­ rung zwischen den Speicherzellen verhindert werden dadurch, daß die Durchlaufspannung geringer ist als die Programmier­ spannung. Ferner kann eine Störung aufgrund von Überprogram­ mierung beim Programmiervorgang dadurch verhindert werden, daß eine vorbestimmte Spannung an nichtausgewählte Wortlei­ tungen unterhalb der ausgewählten Wortleitung angelegt wird. Ferner kann eine Überlöschung gelöschter Zellen dadurch verhindert werden, daß die gelöschten Zellen während des Seitenlöschvorgangs abgefühlt werden.

Claims (34)

1. Elektrisch löschbare und programmierbare Halbleiter­ speichereinrichtung mit einer Speicherzellenanordnung, die mehrere Bitleitungen in Spalten und mehrere in Reihen und Spalten angeordnete Speicherketten aufweist, die zwischen den jeweiligen Bitleitungen und Masse geschaltet sind und von denen jede Speicherkette mehrere Speicherzellen hat, die zwischen die entsprechende Bitleitung und Masse geschaltet sind, wobei die jeweilige Speicherzelle gekennzeichnet ist durch
  • - ein nach einer ersten Art leitfähiges Halbleitersubstrat (20);
  • - nach einer zweiten Art leitfähige Drain- und Sourcebereiche (14, 16), die im Abstand voneinander an der Oberfläche des Substrats (20) angeordnet sind;
  • - einen nach der zweiten Art leitfähigen Kanalbereich (18), der an der Oberfläche des Substrats (20) zwischen dem Drainbereich (14) und dem Sourcebereich (16) angeordnet ist;
  • - eine erste Isolierschicht (30), die auf dem Kanalbereich (18) und einem Teil des Drainbereiches (14) gebildet ist;
  • - eine erste Leiterschicht (22), die auf der ersten Isolier­ schicht (30) gebildet ist und einen Teil des Drainbereiches (14) überlappt;
  • - eine zweite Isolierschicht (24), die auf der ersten Lei­ terschicht (22) gebildet ist; und
  • - eine zweite Leiterschicht (26), welche auf der zweiten Isolierschicht (24) gebildet ist.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat einen Senkenbereich (12) aufweist, der auf dem nach der zweiten Art leitfähigen Halbleitersubstrat (20) gebildet ist.
3. Speicherzelle nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die ersten und zweiten Leiterschichten (22, 26) polykristalline Siliciumschichten sind.
4. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Kanalbereich (18) ein Kanalbereich vom n-Typ ist mit einer Schwellenwertspannung von -1 bis -5 Volt.
5. Elektrisch löschbare und programmierbare Halbleiter­ speichereinrichtung, gekennzeichnet durch
  • - mehrere Bitleitungen (BL 1-BLl), die in Spalten angeord­ net sind;
  • - mehrere Speicherketten (MS 11-MSml), die in Spalten und Reihen angeordnet sind,
  • - wobei jede Speicherkette einen Kettenauswähltransistor, mehrere Transistoren mit schwebendem Gate und einen Masse­ auswähltransistor, deren jeweilige Drain-Sourcestrecken in Reihe geschaltet sind, aufweist;
  • - eine Speicherzellenanordnung (10), in welcher die Drain des Kettenauswähltransistors und die Source des Masse­ auswähltransistors in jeder Speicherkette der gleichen Spalte mit der Bitleitung und Masse der entsprechenden Spalte verbunden sind, und ein Gate des Kettenauswähl­ transistors, jedes Steuergate eines Transistors mit schwe­ bendem Gate und ein Gate des Masseauswähltransistors in jeder Speicherkette der gleichen Reihe mit einer Ketten­ auswählleitung (FL 1), Wortleitungen (WL 11-WLn) und einer Masseauswählleitung (GSL 1) verbunden sind;
  • - eine Reihenauswählschaltung (60), die mit der Kettenaus­ wählleitung, den Wortleitungen und der Masseauswählleitung jeder Speicherkette in den jeweiligen Reihen verbunden ist, zur Lieferung einer vorgegebenen Spannung in Abhängig­ keit von einem Lösch-, Programmier- und Lesevorgang zu ausgewählten Wortleitungen und nichtausgewählten Wort­ leitungen, und an die Ketten- und Masseauswählleitungen, die sich von den Speicherketten in einer einzelnen Reihe erstrecken, welche in Abhängigkeit von einer Eingangs­ adresse spezifiziert ist;
  • - eine Voraufladeschaltung (50), welche mit jeder Bitlei­ tung verbunden ist, zum Voraufladen jeder Bitleitung mit einer eine Löschung verhindernden Spannung in Abhängig­ keit von einem Voraufladesignal während des Programmier­ vorgangs;
  • - eine Spaltenauswähleinrichtung (70), die zwischen die Bitleitungen und eine Datenleitung (57) geschaltet ist, zur elektrischen Verbindung einer während der Programmier- und Lesevorgänge in Abhängigkeit von der Eingangsadresse ausgewählten Bitleitung mit der Datenleitung und zum elektrischen Verbinden aller Bitleitungen mit der Daten­ leitung während des Löschvorgangs;
  • - eine Masseauswählschaltung (35), die mit der Datenleitung verbunden ist, zur Erdung aller Bitleitungen in Abhängig­ keit von einem Löschsignal beim Löschvorgang; und
  • - eine Programmsteuereinrichtung (90), welche mit der Daten­ leitung (57) verbunden ist, zur Lieferung einer Program­ mierspannung oder einer Löschschutzspannung in Abhängig­ keit von Eingangsdaten während des Programmiervorgangs an die ausgewählte Bitleitung.
6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Programmsteuereinrichtung (90) folgende Teile aufweist:
  • - ein Gatter (94), das erste und zweite logische Signale in Abhängigkeit der Eingangsdaten und des Voraufladesignals liefert;
  • - einen ersten Transistor (91), dessen Drain-Sourcestrecke zwischen die Datenleitung (57) und die Programmierspannung (Vpgm) geschaltet ist;
  • - einen zweiten Transistor (92), dessen Drain-Sourcestrecke zwischen die Datenleitung (57) und die Löschschutzspannung (Vei) geschaltet ist;
  • - eine Hochspannungsschaltereinrichtung (110), die zwischen das Gatter (94) und ein Gate des ersten Transistors (91) geschaltet ist, zum Steuern des ersten Transistors (91) in den leitfähigen Zustand in Abhängigkeit vom ersten logischen Signal; und
  • - ein UND-Gatter (100), das zwischen das Gitter (94) und ein Gate des zweiten Transistors (92) geschaltet ist, zum Steuern des zweiten Transistors (92) in den leitfähigen Zustand in Abhängigkeit vom zweiten logischen Signal und dem Voraufladesignal.
7. Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, da­ durch gekennzeichnet, daß jeder Transistor mit schwebendem Gate in der Speicherzellenanordnung (10) ein N-Kanal-MOS- Transistor mit ursprünglicher Schwellenwertspannung von etwa -1 Volt bis -5 Volt ist.
8. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß
  • - beim Löschvorgang die Löschspannung an die ausgewählte Wortleitung geliefert ist;
  • - eine Leitungsspannung an die Kettenauswählleitung und die nichtausgewählten Wortleitungen zur Steuerung der mit diesen Leitungen verbundenen Transistoren in den leitfähi­ gen Zustand geliefert ist;
  • - Massepotential an die Masseauswählleitung gelegt ist;
  • - das Massepotential während des Programmiervorgangs auch an die ausgewählte Wortleitung gelegt ist;
  • - eine Durchlaufspannung an die nichtausgewählte Wortleitung zwischen der Kettenauswählleitung und der ausgewählten Leitung sowie an die Kettenauswählleitung gelegt ist zur Steuerung der Transistoren, welche mit diesen Leitungen verbunden sind, in den leitfähigen Zustand, wobei die Durchlaufspannung geringer ist als die Löschspannung und höher ist als die Programmierspannung;
  • - die Leitungsspannung an die nichtausgewählten Wortleitun­ gen zwischen der ausgewählten Wortleitung und der Masse­ auswählleitung angelegt ist;
  • - das Massepotential ebenfalls an die Masseauswählleitung angelegt ist;
  • - die ausgewählten Wortleitungen beim Lesevorgang das Masse­ potential erhalten; und
  • - die Leitungsspannung ferner an die Ketten- und Masse­ auswählleitungen und alle nichtausgewählten Wortleitungen angelegt ist.
9. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Speicherzellen­ anordnung (10) auf einem P-Senkenbereich (12) angeordnet ist, der auf dem N-Typ-Substrat (20) gebildet ist.
10. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß ein Sperrichtungs­ vorspannungsgenerator (200) mit dem P-Senkenbereich (12) verbunden ist und eine in Sperrichtung gepolte Vorspannung an den P-Senkenbereich (12) anlegt.
11. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß der Sperrichtungs­ vorspannungsgenerator (20) ausgestattet ist mit
  • - einer Ladungspumpschaltung (210), die eine in Sperrichtung gepolte Spannung beim Lesevorgang erzeugt;
  • - einer Sperrichtungsvorspannungssteuerschaltung (220) zur konstanten Steuerung der in Sperrichtung gepolten Vor­ spannung; und
  • - einer Sperrichtungsvorspannungsentladeschaltung (230) zur Verhinderung der Bildung der in Sperrichtung vorgepolten Vorspannung bei den Lösch- und Programmiervorgängen.
12. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, daß die Löschspannung etwa 18 Volt, die Leitungsspannung etwa 4 Volt, die Durch­ laufspannung etwa 15 Volt und die Programmierspannung etwa 10 Volt betragen.
13. Elektrisch löschbare und programmierbare Halbleiter­ speichereinrichtung, gekennzeichnet durch
  • - mehrere in Spalten angeordnete Bitleitungen (BL 1-BLl);
  • - mehrere in Spalten und Reihen angeordnete Speicherketten (MS 11- MSml),
  • - wobei jede Speicherkette einen Kettenauswähltransistor, mehrere Transistoren mit schwebendem Gate und einen Masse­ auswähltransistor, deren Drain-Sourcestrecken in Reihe ge­ schaltet sind, aufweist;
  • - eine Speicherzellenanordnung (10), in welcher eine Drain des Kettenauswähltransistors und eine Source des Masse­ auswähltransistors in jeder Speicherkette der gleichen Spalte jeweils mit der Bitleitung und mit Masse der ent­ sprechenden Spalte verbunden sind, und ferner ein Gate des Kettenauswähltransistors, jedes Steuergate der Transi­ storen mit schwebendem Gate und ein Gate des Masseauswähl­ transistors in der jeweiligen Speicherkette der gleichen Reihe mit einer Kettenauswählleitung, Wortleitungen und einer Masseauswählleitung verbunden sind;
  • - eine Reihenauswählschaltung (60), die an die Ketten­ auswählleitung, die Wortleitungen und die Masseauswähl­ leitung von einer Speicherkette gekoppelt ist zur Auswahl einer der Wortleitungen, die an die Speicherkette einer einzelnen Reihe, welche in Abhängigkeit einer Eingangs­ adresse spezifiziert ist, angeschlossen ist, und zum Liefern einer Lesespannung zur ausgewählten Wortleitung während eines Zellzustandabfühlvorgangs zur Überprüfung der Existenz einer Programmierung eines jeden schwebenden Auswählgates, das mit der ausgewählten Wortleitung verbun­ den ist, wobei der Zellzustandabfühlvorgang vor dem Lösch­ vorgang durchgeführt wird, und zum Anlegen einer Leitungs­ spannung an die nichtausgewählten Wortleitungen und die Masse- und Kettenauswählleitungen der spezifizierten Speicherkette zur Steuerung der mit diesen Leitungen ver­ bundenen Transistoren in den leitfähigen Zustand und zum Anlegen einer Löschspannung an die ausgewählte Wortleitung und von Massepotential an die Masseauswählleitung während des Löschvorgangs;
  • - eine Voraufladeschaltung (50), welche mit jeder Bitleitung verbunden ist, zum Voraufladen jeder Bitleitung mit einer gegebenen Spannung während des Zellzustandabfühlvorgangs; und
  • - eine Halteschaltung (40), welche mit jeder Bitleitung verbunden ist, zum Halten jeder Bitleitung auf Masse­ potential oder einer gegebenen Spannung durch einen Span­ nungszustand einer jeden Bitleitung, welche mit jedem schwebenden Auswählgate in Abhängigkeit des Vorhandenseins einer Programmierung des jeweiligen schwebenden Auswähl­ gates während des Zellzustandabfühlvorgangs angeschlossen ist.
14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß jeder Transistor mit schwebendem Gate in der Speicherzellenanordnung (10) ein N-Kanal-MOS-Transi­ stor mit einer Anfangsschwellenwertspannung von etwa -1 Volt bis -5 Volt ist.
15. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Lesespannung Massepotential hat, die Leitungsspannung eine Versorgungsspannung ist und die Lösch­ spannung etwa 18 Volt aufweist.
16. Halbleiterspeichereinrichtung, gekennzeichnet durch
  • - mehrere Bitleitungen (BL 1-BLl), welche in Spalten ange­ ordnet sind;
  • - mehrere in Spalten und Reihen angeordneten Speicherketten (MS 11-MSml),
  • - wobei jede Speicherkette einen Kettenauswähltransistor, mehrere Transistoren mit schwebendem Gate und einen Masse­ auswähltransistor, deren Drain-Sourcestrecken in Reihe geschaltet sind, aufweist;
  • - eine Speicherzellenanordnung (10), in welcher eine Drain des Kettenauswähltransistors und eine Source des Masse­ auswähltransistors in jeder Speicherkette der gleichen Spalte mit der Bitleitung und Masse einer entsprechenden Spalte verbunden sind, und ferner ein Gate des Ketten­ auswähltransistors, jedes Steuergate der Transistoren mit schwebendem Gate und ein Gate des Masseauswähltransistors in jeder Speicherkette der gleichen Reihe jeweils mit einer Kettenauswählleitung, Wortleitungen und einer Masse­ auswählleitung verbunden sind;
  • - eine Reihenauswählschaltung (60), die mit der Kettenaus­ wählleitung, den Wortleitungen und der Masseauswählleitung von Speicherketten jeder Reihe verbunden ist, zum Anlegen von Massepotential an eine einzelne ausgewählte Wort­ leitung, die in einer bestimmten Reihe während des Program­ miervorgangs in Abhängigkeit einer Eingangsadresse an die Speicherketten gekoppelt ist, und zum Anlegen einer Durch­ laufspannung an die nichtausgewählten Wortleitungen zwischen der ausgewählten Wortleitung und einer Ketten­ auswählleitung einer bestimmten Speicherkette und an die Kettenauswählleitung;
  • - eine Spaltenauswählschaltung (70), welche zwischen jede Bitleitung und eine Datenleitung (57) geschaltet ist, zur elektrischen Verbindung einer einzelnen Bitleitung, welche in Abhängigkeit von der Eingangsadresse während des Programmiervorgangs ausgewählt ist, an die Datenleitung;
  • - eine Voraufladeschaltung (50), welche mit jeder Bitleitung verbunden ist, zum Voraufladen jeder Bitleitung mit einer eine Löschung verhindernden Spannung in Abhängigkeit von einem Voraufladesignal während des Programmiervorgangs; und
  • - eine Programmsteuerschaltung (90), welche mit der Daten­ leitung verbunden ist und die ausgewählte Bitleitung mit einer Programmierspannung oder einer Löschschutzspannung in Abhängigkeit von Eingangsdaten während des Programmier­ vorgangs versorgt.
17. Halbleiterspeichereinrichtung nach Anspruch 16, dadurch gekennzeichnet, daß während des Programmiervorgangs eine vorgegebene Spannung an die nichtausgewählten Wortleitungen zwischen der ausgewählten Wortleitung und der Masseauswähl­ leitung in den bestimmten Speicherketten gelegt ist und Massepotential an die Masseauswählleitung gelegt ist.
18. Halbleiterspeichereinrichtung nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß in der Programmsteuerschaltung (90) enthalten sind:
  • - ein Gatter (94), welches erste und zweite logische Signale in Abhängigkeit der Eingangsdaten und des Vorauflade­ signals liefert;
  • - ein erster Transistor (91), dessen Drain-Sourcestrecke zwischen die Datenleitung (57) und eine Programmierspannung (Vpgm) geschaltet ist;
  • - ein zweiter Transistor (92), dessen Drain-Sourcestrecke zwischen die Datenleitung (57) und eine Löschschutz­ spannung (Vei) geschaltet ist;
  • - eine Hochspannungsschaltereinrichtung (110), welche zwi­ schen das Gatter (94) und ein Gate des ersten Transistors (91) geschaltet ist, zur Steuerung des ersten Transistors in den leitfähigen Zustand in Abhängigkeit vom ersten logischen Signal; und
  • - ein UND-Gatter (100), das zwischen das Gatter (94) und ein Gate des zweiten Transistors (92) geschaltet ist, zur Steuerung des zweiten Transistors (92) in den leitfähigen Zustand in Abhängigkeit vom zweiten logischen Signal und dem Voraufladesignal.
19. Halbleiterspeichereinrichtung nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, daß jeder Transistor mit schwebendem Gate in der Speicherzellenanordnung (10) ein N-Kanal-MOS-Transistor mit einer Anfangsschwellenwertspannung von etwa -1 Volt bis -5 Volt ist.
20. Halbleiterspeichereinrichtung nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, daß die Durchlaufspannung etwa 13 Volt, die vorgegebene Spannung eine Versorgungs­ spannung von etwa 5 Volt, die Programmierspannung etwa 18 Volt und die Löschschutzspannung etwa 4 Volt sind.
21. Verfahren zur Löschung von Transistoren mit schwebendem Gate, welche an eine ausgewählte Wortleitung innerhalb mehre­ rer Wortleitungen gekoppelt sind, die mit ausgewählten Spei­ cherketten in einer einzelnen Reihe einer elektrisch löschba­ ren und programmierbaren Halbleiterspeichereinrichtung ver­ bunden sind, wobei die Speichereinrichtung ausgestattet ist mit
  • - mehreren in Spalten angeordneten Bitleitungen (BL 1-BLl),
  • - mehreren in Spalten und Reihen angeordneten Speicherketten (MS 11-MSml),
  • - wobei jede Speicherkette einen Kettenauswähltransistor, mehrere Transistoren mit schwebendem Gate und einen Masseauswähltransistor, deren jeweilige Drain-Source­ strecken in Reihe geschaltet sind, aufweist; und
  • - einer Speicherzellenanordnung (10), in welcher ein Drain des Kettenauswähltransistors und eine Source des Masse­ auswähltransistors in jeder Speicherkette der gleichen Spalte mit der Bitleitung und Masse einer entsprechenden Spalte verbunden sind, und in welcher ferner ein Gate des Kettenauswähltransistors, jedes Steuergate der Transi­ storen mit schwebendem Gate und ein Gate des Masseaus­ wähltransistors in jeder Speicherkette der gleichen Reihe mit einer Kettenauswählleitung, Wortleitungen und einer Masseauswählleitung verbunden sind,
gekennzeichnet durch die Schritte:
  • - Erdung aller Bitleitungen;
  • - Anlegen einer Löschspannung an die ausgewählte Wort­ leitung;
  • - Anlegen einer Leitungsspannung an die nichtausgewählten Wortleitungen, welche mit den ausgewählten Speicherketten und der Kettenauswählleitung verbunden sind, zur Steuerung der mit diesen Leitungen verbundenen Transistoren in den leitfähigen Zustand; und
  • - Erdung der mit den ausgewählten Speicherketten verbundenen Masseauswählleitung.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß in der Speicherzellenanordnung (10) für jeden der Transisto­ ren mit schwebendem Gate ein N-Kanal-MOS-Transistor mit Anfangsschwellenwertspannung von etwa -1 Volt bis -5 Volt verwendet wird.
23. Verfahren nach Anspruch 21 oder 22, dadurch gekennzeich­ net, daß eine Löschspannung mit etwa 18 Volt und eine als Versorgungsspannung ausgebildete Leitungsspannung von 5 Volt verwendet werden.
24. In einer elektrisch löschbaren und programmierbaren Halbleiterspeichereinrichtung, enthaltend
  • - mehrere in Spalten angeordnete Bitleitungen (BL 1-BLl);
  • - mehrere in Spalten und Reihen angeordnete Speicherketten (MS 11-MSml),
  • - wobei jede Speicherkette einen Kettenauswähltransistor, mehrere Transistoren mit schwebendem Gate und einen Masse­ auswähltransistor, deren jeweilige Drain-Sourcestrecken in Reihe geschaltet sind, aufweist; und
  • - eine Speicherzellenanordnung (10), in welcher eine Drain des Kettenauswähltransistors und eine Source des Masse­ auswähltransistors in jeder Speicherkette der gleichen Spalte mit der Bitleitung und Masse einer entsprechenden Spalte verbunden sind, und in welcher ferner ein Gate des Kettenauswähltransistors, jedes Steuergate der Transisto­ ren mit schwebendem Gate und ein Gate des Masseauswähl­ transistors in jeder Speicherkette der gleichen Reihe mit einer Kettenauswählleitung, Wortleitungen und einer Masseauswählleitung verbunden sind,
ist ein Verfahren zur Löschung der Transistoren mit schwe­ bendem Gate, welche mit einer ausgewählten Wortleitung inner­ halb der mehreren, mit ausgewählten Speicherketten in einer einzelnen Reihe verbundenen Wortleitungen verbunden sind, gekennzeichnet durch die Schritte:
  • - Lesen eines Zustands eines Programmier- oder Löschvorgangs jedes Transistors mit schwebendem Gate, der mit der aus­ gewählten Wortleitung verbunden ist;
  • - Halten von Bitleitungen auf einer ersten Spannung, welche mit den Transistoren mit schwebendem Gate verbunden sind, die in Abhängigkeit von einem Spannungszustand einer jeden beim Lesevorgang abgefühlten Bitleitung programmiert sind, und ferner Festhalten von Bitleitungen auf einer Lösch­ schutzspannung, die mit den gelöschten Transistoren mit schwebendem Gate verbunden sind; und
  • - Löschen der Transistoren mit schwebendem Gate, die mit den ausgewählten Wortleitungen verbunden sind.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß für jeden Transistor mit schwebendem Gate in der Speicher­ zellenanordnung (10) ein N-Kanal-MOS-Transistor mit einer Anfangsschwellenwertspannung von etwa -1 Volt bis -5 Volt verwendet wird.
26. Verfahren nach Anspruch 24 oder 25, dadurch gekenn­ zeichnet, daß beim Leseschritt alle Bitleitungen mit der Löschschutzspannung aufgeladen werden, eine Lesespannung mit Massepotential an die ausgewählte Wortleitung angelegt wird, die Leitungsspannung an die Ketten- und Masseauswähl­ leitungen, welche mit den ausgewählten Speicherketten ver­ bunden sind und an die nichtausgewählten Wortleitungen an­ gelegt wird, so daß die mit diesen Leitungen verbundenen Transistoren in den leitfähigen Zustand gesteuert werden, und daß beim Löschschritt die Löschspannung an die ausge­ wählte Wortleitung angelegt wird und Massepotential an die Masseauswählleitung angelegt wird.
27. Verfahren nach einem der Ansprüche 24 bis 26, dadurch gekennzeichnet, daß für die Löschschutzspannung etwa 4 Volt, für die als Versorgungsspannung ausgebildete Leitungsspan­ nung etwa 5 Volt und für die Löschspannung etwa 18 Volt verwendet werden.
28. In einer elektrisch löschbaren und programmierbaren Halbleiterspeichereinrichtung, enthaltend
  • - mehrere in Spalten angeordnete Bitleitungen (BL 1-BLl);
  • - mehrere in Spalten und Reihen angeordnete Speicherketten (MS 11-MSml),
  • - wobei jede Speicherkette einen Kettenauswähltransistor, mehrere Transistoren mit schwebendem Gate und einen Masseauswähltransistor, deren jeweilige Drain-Source­ strecken in Reihe geschaltet sind, aufweist; und
  • - eine Speicherzellenanordnung (10), in welcher eine Drain des Kettenauswähltransistors und eine Source des Masse­ auswähltransistors in jeder Speicherkette der gleichen Spalte mit der Bitleitung und Masse einer entsprechenden Spalte verbunden sind, und in welcher ferner ein Gate des Kettenauswähltransistors, jedes Steuergate der Transi­ storen mit schwebendem Gate und ein Gate des Masseauswähl­ transistors in jeder Speicherkette der gleichen Reihe jeweils mit einer Kettenauswählleitung, Wortleitungen und einer Masseauswählleitung verbunden sind,
ist ein Verfahren zur Löschung der Transistoren mit schwe­ bendem Gate, die an eine ausgewählte Wortleitung innerhalb der mehreren, mit ausgewählten Speicherketten verbundenen Wortleitungen in einer einzelnen Reihe angeschlossen sind, gekennzeichnet durch die Schritte:
  • - Laden der Bitleitung mit der Löschschutzspannung; und
  • - Programmieren des Auswähltransistors mit schwebendem Gate.
29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß beim Programmierschritt die ausgewählte Wortleitung geerdet wird, die Durchlaufspannung an die nichtausgewählten Wort­ leitungen zwischen der Kettenauswählleitung der ausgewählten Speicherkette und der ausgewählten Wortleitung angelegt wird, die Leitungsspannung an die nichtausgewählten Wort­ leitungen zwischen der ausgewählten Wortleitung und der Masseauswählleitung der ausgewählten Speicherkette angelegt wird, so daß die mit diesen Leitungen verbundenen Transi­ storen in den leitfähigen Zustand gesteuert werden und die Masseauswählleitung geerdet wird.
30. Verfahren nach Anspruch 28 oder 29, dadurch gekenn­ zeichnet, daß für jeden in der Speicherzellenanordnung (10) vorhandenen Transistor mit schwebendem Gate ein N-Kanal- MOS-Transistor mit einer Anfangsschwellenwertspannung von etwa -1 Volt bis -5 Volt verwendet wird.
31. Verfahren nach einem der Ansprüche 28 bis 30, dadurch gekennzeichnet, daß für die Löschschutzspannung etwa 4 Volt, für die Durchlaufspannung etwa 15 Volt und für die als Versorgungsspannung ausgebildete Leitungsspannung etwa 5 Volt verwendet werden.
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