JP2635630B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JP2635630B2 JP2635630B2 JP29085387A JP29085387A JP2635630B2 JP 2635630 B2 JP2635630 B2 JP 2635630B2 JP 29085387 A JP29085387 A JP 29085387A JP 29085387 A JP29085387 A JP 29085387A JP 2635630 B2 JP2635630 B2 JP 2635630B2
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- cell
- substrate
- floating gate
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
（従来の技術） EPROMの分野で、浮遊ゲートをもつMOSFET構造のメモ
リセルを用いた紫外線消去型不揮発性メモリ装置が広く
知られている。EPROMの中で電気的消去を可能としたも
のはE2PROMとして知られる。この種のEPROMのメモリア
レイは、互いに交差する行線と列線の各交点にメモリセ
ルを配置して構成される。実際のパターン上では、二つ
のメモリセルのドレインを共通にして、ここに列線がコ
ンタクトするようにしてセル占有面積をできるだけ小さ
くしている。しかしこれでも、二つのメモリセルの共通
ドレイン毎に列線とのコンタクト部を必要とし、このコ
ンタクト部がセル占有面積の大きい部分を占めている。
リセルを用いた紫外線消去型不揮発性メモリ装置が広く
知られている。EPROMの中で電気的消去を可能としたも
のはE2PROMとして知られる。この種のEPROMのメモリア
レイは、互いに交差する行線と列線の各交点にメモリセ
ルを配置して構成される。実際のパターン上では、二つ
のメモリセルのドレインを共通にして、ここに列線がコ
ンタクトするようにしてセル占有面積をできるだけ小さ
くしている。しかしこれでも、二つのメモリセルの共通
ドレイン毎に列線とのコンタクト部を必要とし、このコ
ンタクト部がセル占有面積の大きい部分を占めている。
これに対して最近、メモリセルを複数個接続してセル
ユニットを構成し、このセルユニットを列線に対して接
続することによって、コンタクト部を大幅に減らすこと
を可能としたEPROMがここで、前記複数個のメモリセル
を直列に接続されたものは、NANDセルと呼ばれる。しか
し従来提案されているこの種のEPROMでは、浮遊ゲート
と基板間の結合容量が、浮遊ゲートと制御ゲート間のそ
れより大きく設定される。そこで、紫外線照射により基
板から電子を浮遊ゲートに注入することにより、全面消
去を行ない、データ書込みは選択されたメモリセルで浮
遊ゲートの電子を制御ゲート側に放出することにより行
う。
ユニットを構成し、このセルユニットを列線に対して接
続することによって、コンタクト部を大幅に減らすこと
を可能としたEPROMがここで、前記複数個のメモリセル
を直列に接続されたものは、NANDセルと呼ばれる。しか
し従来提案されているこの種のEPROMでは、浮遊ゲート
と基板間の結合容量が、浮遊ゲートと制御ゲート間のそ
れより大きく設定される。そこで、紫外線照射により基
板から電子を浮遊ゲートに注入することにより、全面消
去を行ない、データ書込みは選択されたメモリセルで浮
遊ゲートの電子を制御ゲート側に放出することにより行
う。
しかしこの様なセルユニットを用いたEPROMでは、信
頼性の点で問題がある。通常、浮遊ゲートと制御ゲート
は２層多結晶シリコン膜の積層構造として形成され、そ
の間の絶縁膜には多結晶シリコン膜の熱酸化膜が用いら
れる。この酸化膜は単結晶シリコンのそれに比べると膜
質が劣る。このため、制御ゲートと浮遊ゲート間に電界
をかけてここで電荷のやりとりを行うことは、メモリセ
ルの特性劣化をもたらすのである。
頼性の点で問題がある。通常、浮遊ゲートと制御ゲート
は２層多結晶シリコン膜の積層構造として形成され、そ
の間の絶縁膜には多結晶シリコン膜の熱酸化膜が用いら
れる。この酸化膜は単結晶シリコンのそれに比べると膜
質が劣る。このため、制御ゲートと浮遊ゲート間に電界
をかけてここで電荷のやりとりを行うことは、メモリセ
ルの特性劣化をもたらすのである。
（発明が解決しようとする問題点） 以上のように従来提案されているNANDセル等のセルユ
ニットを用いたEPROMは、電気的ストレスに対して信頼
性が十分でない、という問題があった。
ニットを用いたEPROMは、電気的ストレスに対して信頼
性が十分でない、という問題があった。
本発明はこの様な問題を解決した不揮発性半導体メモ
リ装置を提供することを目的とする。
リ装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるE2PROMでは、浮遊ゲートと制御ゲート
を有するメモリセルが複数個接続されてセルユニットを
構成して、これがマトリクス配列されてメモリアレイを
構成する。メモリセルは、浮遊ゲートと基板との間で電
子のトンネリングにより書込みおよび消去を行うものと
する。このような動作原理のセルを用いたE2PROMにおい
て本発明では、消去動作として、セルのドレインおよび
ソースをフローティング状態に保って制御ゲートと基板
間で“H"レベルの電位差を与え、各メモリセルのチャネ
ル領域反転層のみからの浮遊ゲートへの電子注入を利用
する。
を有するメモリセルが複数個接続されてセルユニットを
構成して、これがマトリクス配列されてメモリアレイを
構成する。メモリセルは、浮遊ゲートと基板との間で電
子のトンネリングにより書込みおよび消去を行うものと
する。このような動作原理のセルを用いたE2PROMにおい
て本発明では、消去動作として、セルのドレインおよび
ソースをフローティング状態に保って制御ゲートと基板
間で“H"レベルの電位差を与え、各メモリセルのチャネ
ル領域反転層のみからの浮遊ゲートへの電子注入を利用
する。
（作用） 本発明では、膜質の優れた酸化膜が得られる浮遊ゲー
トと基板間のトンネリングにより、書込みおよび消去が
行われる。従ってE2PROMの信頼性が高いものとなる。
トと基板間のトンネリングにより、書込みおよび消去が
行われる。従ってE2PROMの信頼性が高いものとなる。
本発明におけるセルユニットでの消去動作は、セルユ
ニットを構成する全てのメモリセルの制御ゲートに“H"
レベル電位を与え、ドレインおよびソースをフローティ
ング状態として、チャネル領域反転層のみからの電子を
浮遊ゲートにトンネリングにより注入する。これによ
り、全てのメモリセルでしきい値が正方向に移動した
“0"状態となる。この消去動作では、ソース，ドレイン
を接地しないために、読み出し動作での誤消去が防止さ
れる。この誤消去の問題とこれが本発明により解決され
る理由を詳しく説明すれば、次の通りである。
ニットを構成する全てのメモリセルの制御ゲートに“H"
レベル電位を与え、ドレインおよびソースをフローティ
ング状態として、チャネル領域反転層のみからの電子を
浮遊ゲートにトンネリングにより注入する。これによ
り、全てのメモリセルでしきい値が正方向に移動した
“0"状態となる。この消去動作では、ソース，ドレイン
を接地しないために、読み出し動作での誤消去が防止さ
れる。この誤消去の問題とこれが本発明により解決され
る理由を詳しく説明すれば、次の通りである。
消去後のメモリセルのしきい値は、データの読み出し
の際非選択メモリセルの制御ゲートに印加する“1"レベ
ル電位より低くなければならない。一方書込み後のメモ
リセルのしきい値はセンス感度を良くするためにできる
だけ低いことが望まれる。ところが本発明におけるよう
に、浮遊ゲートと基板間での電子やりとりのみを利用す
るメモリセルでは、一般に消去し易いメモリセルは書込
みもされ易い。センス感度を上げるために書込みし易い
メモリセル設計を行うと、データ読み出し時における
“1"レベルも上げる必要が生じる。この場合、“1"レベ
ルの電位を非選択のメモリセルに印加した場合、誤消去
を生じる危険が生じる。これに対して本発明のように消
去モードにおいて、セルのドレイン，ソースをフローテ
ィングに保つと、電子濃度の高いドレイン，ソースから
浮遊ゲートへの電子注入がないから、これらを接地した
場合に比べて浮遊ゲートへの電子の注入量が少なくな
り、しきい値の変化を小さくおさえることができるので
ある。
の際非選択メモリセルの制御ゲートに印加する“1"レベ
ル電位より低くなければならない。一方書込み後のメモ
リセルのしきい値はセンス感度を良くするためにできる
だけ低いことが望まれる。ところが本発明におけるよう
に、浮遊ゲートと基板間での電子やりとりのみを利用す
るメモリセルでは、一般に消去し易いメモリセルは書込
みもされ易い。センス感度を上げるために書込みし易い
メモリセル設計を行うと、データ読み出し時における
“1"レベルも上げる必要が生じる。この場合、“1"レベ
ルの電位を非選択のメモリセルに印加した場合、誤消去
を生じる危険が生じる。これに対して本発明のように消
去モードにおいて、セルのドレイン，ソースをフローテ
ィングに保つと、電子濃度の高いドレイン，ソースから
浮遊ゲートへの電子注入がないから、これらを接地した
場合に比べて浮遊ゲートへの電子の注入量が少なくな
り、しきい値の変化を小さくおさえることができるので
ある。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のE2PROMのメモリアレイである。こ
の実施例では４つのメモリセルM1〜M4が直列接続されて
NANDセルを構成して、この様なNANDセルがマトリクス配
列される。NANDセルのドレインは第１の選択MOSトラン
ジスタS1を介してビット線BLに接続され、ソースは第２
の選択MOSトランジスタS2を介して接地される。各メモ
リセルの制御ゲートはビット線BLと交差するワード線WL
に接続される。
の実施例では４つのメモリセルM1〜M4が直列接続されて
NANDセルを構成して、この様なNANDセルがマトリクス配
列される。NANDセルのドレインは第１の選択MOSトラン
ジスタS1を介してビット線BLに接続され、ソースは第２
の選択MOSトランジスタS2を介して接地される。各メモ
リセルの制御ゲートはビット線BLと交差するワード線WL
に接続される。
第２図はこのE2PROMにおける一つのNANDセルを示す平
面図であり、第３図（ａ）（ｂ）はそのＡ−Ａ′,B−
Ｂ′断面図である。シリコン基板１の素子分離絶縁膜２
で囲まれた一つの領域に、この実施例では４個のメモリ
セルが形成されている。各メモリセルは、基板１上に熱
酸化膜からなる第１ゲート絶縁膜３を介して第１層多結
晶シリコン膜により浮遊ゲート４が形成され、この上に
熱酸化膜からなる第２ゲート絶縁膜５を介して第２層多
結晶シリコン膜からなる制御ゲート６が形成されてい
る。各メモリセルの制御ゲート６は一方向に連続的に配
設されてワード線WLとなる。各メモリセルのソース，ド
レインとなるn+型層９は隣接するもの同士で共用する形
で、４個のメモリセルが直列接続されている。NANDセル
の一端のドレインは、ゲート電極65により構成される第
１の選択MOSトランジスタS1を介してビット線８に接続
され、他端のソースはゲート電極66により構成される第
２の選択MOSトランジスタを介して接地線（図示せず）
に接続されている。
面図であり、第３図（ａ）（ｂ）はそのＡ−Ａ′,B−
Ｂ′断面図である。シリコン基板１の素子分離絶縁膜２
で囲まれた一つの領域に、この実施例では４個のメモリ
セルが形成されている。各メモリセルは、基板１上に熱
酸化膜からなる第１ゲート絶縁膜３を介して第１層多結
晶シリコン膜により浮遊ゲート４が形成され、この上に
熱酸化膜からなる第２ゲート絶縁膜５を介して第２層多
結晶シリコン膜からなる制御ゲート６が形成されてい
る。各メモリセルの制御ゲート６は一方向に連続的に配
設されてワード線WLとなる。各メモリセルのソース，ド
レインとなるn+型層９は隣接するもの同士で共用する形
で、４個のメモリセルが直列接続されている。NANDセル
の一端のドレインは、ゲート電極65により構成される第
１の選択MOSトランジスタS1を介してビット線８に接続
され、他端のソースはゲート電極66により構成される第
２の選択MOSトランジスタを介して接地線（図示せず）
に接続されている。
この様な構成において、各メモリセルでの浮遊ゲート
４と基板１間の結合容量C1は、浮遊ゲート４と制御ゲー
ト６間の結合容量C2に比べて小さく設定されている。こ
れを具体的なセル・パラメータを挙げて説明すれば、パ
ターン寸法は例えば１μｍルールに従って浮遊ゲート４
および制御ゲート６共に幅１μｍ、チャネル幅１μｍで
あり、浮遊ゲート４はフィールド領域上に両側１μｍず
つ延在させている。第１ゲート絶縁膜は例えば200Åの
熱酸化膜、第２ゲート絶縁膜５は350Åの熱酸化膜であ
る。熱酸化膜の誘電率をεとすると、 C1＝ε/0.02 であり、 C2＝３ε/0.035 である。即ち、C1＜C2となっている。
４と基板１間の結合容量C1は、浮遊ゲート４と制御ゲー
ト６間の結合容量C2に比べて小さく設定されている。こ
れを具体的なセル・パラメータを挙げて説明すれば、パ
ターン寸法は例えば１μｍルールに従って浮遊ゲート４
および制御ゲート６共に幅１μｍ、チャネル幅１μｍで
あり、浮遊ゲート４はフィールド領域上に両側１μｍず
つ延在させている。第１ゲート絶縁膜は例えば200Åの
熱酸化膜、第２ゲート絶縁膜５は350Åの熱酸化膜であ
る。熱酸化膜の誘電率をεとすると、 C1＝ε/0.02 であり、 C2＝３ε/0.035 である。即ち、C1＜C2となっている。
第４図は、この実施例のNANDセルでの書込みおよび消
去の動作を説明するための波形図である。第１図のメモ
リセルM1〜M4からなるNANDセルに着目して説明すると、
まず、NANDセルを構成するメモリセルM1〜M4を一括して
消去する。そのためにこの実施例では、選択MOSトラン
ジスタS1,S2のゲート電極SG1,SG2ともに“L"レベルとし
て、これらをオフとし、NANDセル内の全てのメモリセル
のドレイン，ソースをフローティング状態に保ち、ワー
ド線WL1〜WL4に“H"レベル（例えば昇圧電位Vpp＝20V）
を与える。即ち全メモリセルM1〜M4の制御ゲートに“H"
レベルを与える。これによりメモリセルM1〜M4の制御ゲ
ートと基板間に電界がかかり、基板表面に形成される反
転層から、トンネル効果によって電子が浮遊ゲートに注
入される。メモリせM1〜M4はこれによりしきい値が正方
向に移動し、“0"状態となる。こうして、ワード線WL1
〜WL4に沿う全てのNANDセルの一括消去が行われる。
去の動作を説明するための波形図である。第１図のメモ
リセルM1〜M4からなるNANDセルに着目して説明すると、
まず、NANDセルを構成するメモリセルM1〜M4を一括して
消去する。そのためにこの実施例では、選択MOSトラン
ジスタS1,S2のゲート電極SG1,SG2ともに“L"レベルとし
て、これらをオフとし、NANDセル内の全てのメモリセル
のドレイン，ソースをフローティング状態に保ち、ワー
ド線WL1〜WL4に“H"レベル（例えば昇圧電位Vpp＝20V）
を与える。即ち全メモリセルM1〜M4の制御ゲートに“H"
レベルを与える。これによりメモリセルM1〜M4の制御ゲ
ートと基板間に電界がかかり、基板表面に形成される反
転層から、トンネル効果によって電子が浮遊ゲートに注
入される。メモリせM1〜M4はこれによりしきい値が正方
向に移動し、“0"状態となる。こうして、ワード線WL1
〜WL4に沿う全てのNANDセルの一括消去が行われる。
次にNANDセルへのデータ書込みを行う。データ書込み
は、ビット線BLから遠い方のメモリセルM4から順に行
う。次の説明から明らかなように、書込み動作時に選択
メモリセルよりビット線BL側のメモリセルは消去モード
になるためである。まず、メモリセルM4への書込みは、
第４図に示すように、選択トランジスタS1,S2のゲートS
G1,SG2およびワード線WL1〜WL3に昇圧電位Vpp＋Vth（メ
モリセルの消去状態のしきい値）以上の“H"レベル（例
えば23V）を印加する。選択メモリセルM4の制御ゲート
につながるワード線WL4は“L"レベル（例えば0V）とす
る。このとき、ビット線BLに“H"レベルを与えるとこれ
は選択トランジスタS1およびメモリセルM1〜M3のチャネ
ルを通ってメモリセルM4のドレインまで伝達され、メモ
リセルM4では制御ゲートと基板間に高電界がかかる。こ
の結果浮遊ゲートの電子はトンネル効果により基板に放
出され、しきい値が負方向に移動して、例えばしきい値
−2Vの状態“1"になる。このときメモリセルM1〜M3では
制御ゲートと基板間に電界がかからず、消去状態を保
つ。“0"書込みの場合は、ビット線BLに“L"レベルを与
える。このとき選択メモリセルM4よりビット線BL側にあ
るメモリセルM1〜M3では消去モードになるが、これらは
未だデータ書込みがなされていないので問題ない。次に
第４図に示すように、メモリセルM3の書込みに移る。即
ち選択ゲートSG1,SG2は“H"レベルに保ったまま、ワー
ド線WL3を“L"レベルに落とす。このときビット線BLに
“H"レベルが与えられると、メモリセルM3で“1"書込み
がなされる。以下同様に、メモリセルM2,M1に順次書込
みを行う。
は、ビット線BLから遠い方のメモリセルM4から順に行
う。次の説明から明らかなように、書込み動作時に選択
メモリセルよりビット線BL側のメモリセルは消去モード
になるためである。まず、メモリセルM4への書込みは、
第４図に示すように、選択トランジスタS1,S2のゲートS
G1,SG2およびワード線WL1〜WL3に昇圧電位Vpp＋Vth（メ
モリセルの消去状態のしきい値）以上の“H"レベル（例
えば23V）を印加する。選択メモリセルM4の制御ゲート
につながるワード線WL4は“L"レベル（例えば0V）とす
る。このとき、ビット線BLに“H"レベルを与えるとこれ
は選択トランジスタS1およびメモリセルM1〜M3のチャネ
ルを通ってメモリセルM4のドレインまで伝達され、メモ
リセルM4では制御ゲートと基板間に高電界がかかる。こ
の結果浮遊ゲートの電子はトンネル効果により基板に放
出され、しきい値が負方向に移動して、例えばしきい値
−2Vの状態“1"になる。このときメモリセルM1〜M3では
制御ゲートと基板間に電界がかからず、消去状態を保
つ。“0"書込みの場合は、ビット線BLに“L"レベルを与
える。このとき選択メモリセルM4よりビット線BL側にあ
るメモリセルM1〜M3では消去モードになるが、これらは
未だデータ書込みがなされていないので問題ない。次に
第４図に示すように、メモリセルM3の書込みに移る。即
ち選択ゲートSG1,SG2は“H"レベルに保ったまま、ワー
ド線WL3を“L"レベルに落とす。このときビット線BLに
“H"レベルが与えられると、メモリセルM3で“1"書込み
がなされる。以下同様に、メモリセルM2,M1に順次書込
みを行う。
読み出し動作は、例えばメモリセルM3のデータを読み
出す場合を説明すると、選択MOSトランジスタS1,S2をオ
ンとし、非選択のメモリセルにつながるワード線W1,WL2
およびWL4には消去状態にあるメモリセルがオンする程
度の“H"レベル電位を与え、選択ワード線WL3を“L"レ
ベル（例えば0V）とする。これにより、電流が流れるか
否かにより、メモリセルM3の“0",“1"の判定ができ
る。
出す場合を説明すると、選択MOSトランジスタS1,S2をオ
ンとし、非選択のメモリセルにつながるワード線W1,WL2
およびWL4には消去状態にあるメモリセルがオンする程
度の“H"レベル電位を与え、選択ワード線WL3を“L"レ
ベル（例えば0V）とする。これにより、電流が流れるか
否かにより、メモリセルM3の“0",“1"の判定ができ
る。
第５図は、この実施例のNANDセルでの消去および書込
み特性（実線）を比較例（破線）と共に示したものであ
る。比較例は、第４図に破線で示したように、消去モー
ドにおいて、ゲートSG1,SG2に“H"レベルを与えて選択M
OSトランジスタS1,S2をオンとし、NANDセルのソース，
ドレインを“L"レベル（0V）に設定した場合である。書
込み条件は、実施例と比較例とで異ならない。比較例に
おいては、NANDセルのソース，ドレインからの電子注入
もあるために、実施例に比べてしきい値か正方向に大き
く変化する。
み特性（実線）を比較例（破線）と共に示したものであ
る。比較例は、第４図に破線で示したように、消去モー
ドにおいて、ゲートSG1,SG2に“H"レベルを与えて選択M
OSトランジスタS1,S2をオンとし、NANDセルのソース，
ドレインを“L"レベル（0V）に設定した場合である。書
込み条件は、実施例と比較例とで異ならない。比較例に
おいては、NANDセルのソース，ドレインからの電子注入
もあるために、実施例に比べてしきい値か正方向に大き
く変化する。
以上述べたようにこの実施例によれば、基板と浮遊ゲ
ート間でのトンネル電流により書込みおよび消去を行う
メモリセルをNAND構成として、信頼性の高いE2PROMを得
ることができる。そして特に消去モードでは、NANDセル
のソース，ドレインをフローティングとして基板表面の
反転層のみからの電子注入を利用することにより、しき
い値が正方向に大きくなり過ぎるのを防止することがで
きる。“0"状態のしきい値が余り大きいと、読み出し動
作時、非選択のメモリセルの制御ゲートに大きい正電圧
をかけなければならず、これは非選択メモリセルでの誤
消去の原因となる。この実施例では“0"状態のしきい値
がそれ程大きくならないので、読み出し時の非選択セル
での制御ゲート電圧をそれ程大きくすることなく、従っ
て誤消去を防止して安定な読み出し特性を得ることがで
きる。
ート間でのトンネル電流により書込みおよび消去を行う
メモリセルをNAND構成として、信頼性の高いE2PROMを得
ることができる。そして特に消去モードでは、NANDセル
のソース，ドレインをフローティングとして基板表面の
反転層のみからの電子注入を利用することにより、しき
い値が正方向に大きくなり過ぎるのを防止することがで
きる。“0"状態のしきい値が余り大きいと、読み出し動
作時、非選択のメモリセルの制御ゲートに大きい正電圧
をかけなければならず、これは非選択メモリセルでの誤
消去の原因となる。この実施例では“0"状態のしきい値
がそれ程大きくならないので、読み出し時の非選択セル
での制御ゲート電圧をそれ程大きくすることなく、従っ
て誤消去を防止して安定な読み出し特性を得ることがで
きる。
第６図は、本発明の他の実施例のメモリアレイを第１
図に対応させて示したものである。この実施例では、NA
NDセルのソース側の第２の選択MOSトランジスタS2を複
数個のセルの共通に設けている。
図に対応させて示したものである。この実施例では、NA
NDセルのソース側の第２の選択MOSトランジスタS2を複
数個のセルの共通に設けている。
第７図はこの実施例での消去モードでの波形図であ
る。先の実施例と同様に消去モードでは、選択MOSトラ
ンジスタS1,S2をオフとして、基板反転層のみからの浮
遊ゲートへの電子注入を利用する。従ってこの実施例で
も先の実施例と同様の効果が得られる。
る。先の実施例と同様に消去モードでは、選択MOSトラ
ンジスタS1,S2をオフとして、基板反転層のみからの浮
遊ゲートへの電子注入を利用する。従ってこの実施例で
も先の実施例と同様の効果が得られる。
本発明は上記実施例に限られない。例えば以上の実施
例では、４つのメモリセルが直列接続されてNANDセルを
構成する場合を説明したが、NANDセルを構成するメモリ
セル数は任意である。その他本発明は、その趣旨を逸脱
しない範囲で種々変形して実施することができる。
例では、４つのメモリセルが直列接続されてNANDセルを
構成する場合を説明したが、NANDセルを構成するメモリ
セル数は任意である。その他本発明は、その趣旨を逸脱
しない範囲で種々変形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、基板と浮遊ゲート
間でのトンネリングのみを利用して書込みおよび消去を
可能としたセルユニットを用いて、高い信頼性を実現
し、特に消去モードではソース，ドレインをフローティ
ング状態に保ってしきい値の変化を抑制することによ
り、安定した読み出しを可能としたE2PROMを得ることが
できる。
間でのトンネリングのみを利用して書込みおよび消去を
可能としたセルユニットを用いて、高い信頼性を実現
し、特に消去モードではソース，ドレインをフローティ
ング状態に保ってしきい値の変化を抑制することによ
り、安定した読み出しを可能としたE2PROMを得ることが
できる。
第１図は、本発明の一実施例のEPROMのメモリアレイを
示す図、第２図はそのNANDセルの平面図、第３図（ａ）
（ｂ）は第２図のＡ−Ａ′,B−Ｂ′断面図、第４図はこ
の実施例のEPROMの消去および書込み動作を説明するた
めの信号波形図、第５図はこの実施例のセルでの書込み
および消去特性を比較例と共に示す図、第６図は本発明
の他の実施例のメモリアレイを示す図、第７図はその消
去動作を説明するための信号波形図である。 １……シリコン基板、４……浮遊ゲート、６……制御ゲ
ート、８……ビット線、９……ソース，ドレイン拡散
層、Ｍ（M1,M2,…）……メモリセル、S1,S2……選択MOS
トランジスタ、BL（BL1,BL2,…）……ビット線、WL（WL
1,WL2,…）……ワード線。
示す図、第２図はそのNANDセルの平面図、第３図（ａ）
（ｂ）は第２図のＡ−Ａ′,B−Ｂ′断面図、第４図はこ
の実施例のEPROMの消去および書込み動作を説明するた
めの信号波形図、第５図はこの実施例のセルでの書込み
および消去特性を比較例と共に示す図、第６図は本発明
の他の実施例のメモリアレイを示す図、第７図はその消
去動作を説明するための信号波形図である。 １……シリコン基板、４……浮遊ゲート、６……制御ゲ
ート、８……ビット線、９……ソース，ドレイン拡散
層、Ｍ（M1,M2,…）……メモリセル、S1,S2……選択MOS
トランジスタ、BL（BL1,BL2,…）……ビット線、WL（WL
1,WL2,…）……ワード線。
フロントページの続き (72)発明者 中山 良三 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 桐沢 亮平 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭57−71587（ＪＰ，Ａ) 特開 昭62−54962（ＪＰ，Ａ) 日経エレクトロニクス（81−７−６) Ｐ．193−206
Claims (6)
- 【請求項１】半導体基板上に浮遊ゲートと制御ゲートが
積層され、浮遊ゲートと基板の間でトンネル電流により
電荷のやりとりをして書込みおよび消去を行う書替え可
能なメモリセルが複数個ずつ接続されてセルユニットを
構成し、このセルユニットが複数個ビット線に接続され
ると共にアレイ状にマトリクス配列され、前記消去動作
は、前記セルユニットのドレインおよびソースをフロー
ティング状態に保ち、制御ゲートと基板間で“H"レベル
の電位差を与えることにより行うようにしたことを特徴
とする不揮発性半導体メモリ装置。 - 【請求項２】前記セルユニットのドレインおよびソース
は、それぞれ第１および第２の選択MOSトランジスタを
介してビット線および接地電位に接続され、前記消去動
作は前記第１および第２の選択MOSトランジスタをオフ
として前記セルユニットの各ワード線と基板間で“H"レ
ベルの電位差を与えることにより行う特許請求の範囲第
１項記載の不揮発性半導体メモリ装置。 - 【請求項３】前記セルユニットは、前記メモリセルが複
数個ずつ直列接続されたNANDセルである特許請求の範囲
第１項記載の不揮発性半導体メモリ装置。 - 【請求項４】半導体基板上に浮遊ゲートと制御ゲートが
積層され、浮遊ゲートと基板の間でトンネル電流により
電荷のやりとりをして書込みおよび消去を行う書替え可
能なメモリセルが複数個ずつ接続されてセルユニットを
構成し、このセルユニットが複数個ビット線に接続され
ると共にアレイ状にマトリクス配列され、前記浮遊ゲー
トへの電荷の注入動作は、前記セルユニットのドレイン
およびソースをフローティング状態に保ち、制御ゲート
と基板間で“H"レベルの電位差を与えることにより行う
ようにしたことを特徴とする不揮発性半導体メモリ装
置。 - 【請求項５】前記セルユニットのドレインおよびソース
は、それぞれ第１および第２の選択MOSトランジスタを
介してビット線および接地電位に接続され、前記浮遊ゲ
ートへの電荷の注入動作は前記第１および第２の選択MO
Sトランジスタをオフとして前記セルユニットの各ワー
ド線と基板間で“H"レベルの電位差を与えることにより
行う特許請求の範囲第４項記載の不揮発性半導体メモリ
装置。 - 【請求項６】前記セルユニットは、前記メモリセルが複
数個ずつ直列接続されたNANDセルである特許請求の範囲
第４項記載の不揮発性半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29085387A JP2635630B2 (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
| KR1019880011972A KR950004865B1 (ko) | 1987-09-18 | 1988-09-16 | Nand셀구조를 갖는 불휘발성 반도체기억장치 |
| DE3831538A DE3831538C2 (de) | 1987-09-18 | 1988-09-16 | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
| US08/312,072 US5508957A (en) | 1987-09-18 | 1994-09-26 | Non-volatile semiconductor memory with NAND cell structure and switching transistors with different channel lengths to reduce punch-through |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29085387A JP2635630B2 (ja) | 1987-11-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133290A JPH01133290A (ja) | 1989-05-25 |
| JP2635630B2 true JP2635630B2 (ja) | 1997-07-30 |
Family
ID=17761336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29085387A Expired - Lifetime JP2635630B2 (ja) | 1987-09-18 | 1987-11-18 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635630B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910007434B1 (ko) * | 1988-12-15 | 1991-09-26 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법 |
| US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
-
1987
- 1987-11-18 JP JP29085387A patent/JP2635630B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス（８１−７−６）Ｐ．１９３−２０６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133290A (ja) | 1989-05-25 |
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