DE3831538C2 - Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung - Google Patents

Description

Die Erfindung bezieht sich auf nicht-flüchtige elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtungen nach dem Oberbegriff des Patentanspruches 1.

Mit zunehmendem Bedarf nach hoher Leistung und Zuverlässigkeit von Digitalrechneranlagen ergibt sich ein Bedarf für die Entwicklung eines Halbleiter-Speichers, der eine ausreichend große Speicherkapazität besitzt, um vorhandene nichtflüchtige Speichervorrichtungen, wie magnetische Floppyplattengeräte, bei Rechneranlagen ersetzen zu können. Obgleich die derzeit verfügbaren, elektrisch löschbaren programmierbaren Halbleiter-Fest­ wertspeicher eine hohe Zuverlässigkeit, hohe Datenauslese- und -einschreibgeschwindigkeit usw. gewährleisten, ist ihre Datenspeicherkapazität nicht groß genug, um die magnetischen Floppyplattengeräte ersetzen zu können.

Bei einem herkömmlichen, elektrisch löschbaren programmierbaren Festwertspeicher (EEPROM) besteht jede Speicherzelle typischer­ weise aus zwei Transistoren, wobei die Dateneinschreib/Lösch­ operation willkürlich jeweils Byte für Byte durchgeführt wird. Eine derart hochdichte Integration, daß eine für den Ersatz peripherer Datenspeichervorrichtungen ausreichend große Daten­ speicherkapazität erzielt wird, ist daher kaum zu erwarten.

Als nichtflüchtiger Halbleiter-Speicher einer großen Kapazität ist ein löschbarer programmierbarer Festwertspeicher mit "NAND-Typ-Zellen"-Struktur in "VLSI Symposium", R. Stewart u. a., RCA, 1984, S. 89-90, vorgeschlagen worden. Bei diesem EEPROM braucht jede Speicherzelle nur einen ein­ zigen Transistor aufzuweisen, wobei ein einziger Kontakt zwischen einem Array von auf einem Substrat angeordneten, eine "NAND-Zellen"-Struktur bildenden Speicherzellen und einer entsprechenden Bitleitung vorgesehen zu sein braucht. Im Vergleich zu den bisherigen EEPROMs kann daher die von den Speicherzellen auf dem oder im Substrat eingenommene Fläche unter Verbesserung der Integrationsdichte verkleinert sein.

Ein Problem bei obigem EPROM (EEPROM) ist jedoch seine geringe Betriebszuverlässigkeit. Wenn nämlich Daten in eine gewählte Zelle eingeschrieben werden, können neben der gewählten Zelle befindliche Zellen in elektrisch instabile Zustände gelangen. Infolgedessen können Daten fehlerhaft oder irrtümlich in die nicht gewählten Zellen eingeschrieben werden. Dieses fehlerhafte Einschreiben von Daten in nicht gewählte Zellen hat eine erhebliche Minderung der Zuverlässigkeit des EEPROMs zur Folge, wodurch ein ernstes Problem herbeigeführt wird.

Aus "IBM Technical Disclosure Bulletin", Bd. 27, Nr. 6, November 1984, Seiten 3302-3307, ist eine Halbleiter-Speichervorrichtung bekannt, die vom NAND-Zellentyp ist und eine Matrix von Speicherzellentransistoren mit potentialfreiem Gate hat, wobei diese Matrix in eine Vielzahl von Zellenabschnitten unterteilt ist. Jeder dieser Zellenabschnitte ist mit einer zugeordneten Bitleitung einer Vielzahl von parallelen Bitleitungen verbunden und enthält eine vorgewählte Anzahl von in Reihe geschalteten Speicherzellentransistoren, wobei "Wähltransistoren" an beiden Enden dieser Reihenschaltung vorgesehen sind. Eine Spannungs­ steuereinrichtung liefert Spannungen, um wahlweise eine "1-Bit-Information" in den Speicherzellentransistoren speichern zu können.

In der US-4 142 176 ist eine Reihenschaltung von Festwertspeichern beschrieben, die eine NAND-Logik-Matrix bilden. Es handelt sich dabei aber nicht um eine programmierbare Halbleiter-Speichervorrichtung, sondern lediglich um einen Masken-Festwertspeicher.

Weiterhin ist aus "Electronics", 31. Juli 1980, Heft 7, Seiten 89 bis 92, ein EEPROM bekannt, der aber nicht vom NAND-Typ ist. Im einzelnen wird insbesondere der Aufbau von einem Floating-Gate-Speicherzellentransistor angegeben und es wird auch der Grundmechanismus des Dateneinschreibens/Datenlöschens mittels des "Tunneleffektes" erläutert.

Es ist Aufgabe der vorliegenden Erfindung, eine nicht-flüchtige Halbleiter-Speichervorrichtung zu schaffen, bei der Daten sicher und zuverlässig in ausgewählte Speicherzellentransistoren eingeschrieben werden können, so daß ein fehlerhaftes oder irrtümliches Einschreiben in nicht gewählte Speicherzellentransistoren vermieden wird.

Diese Aufgabe wird bei einer Halbleiter-Speichervorrichtung mit den Merkmalen des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Eine nicht-flüchtige Halbleiter-Speichervorrichtung umfaßt also ein Halbleitersubstrat, auf dem Halbleitersubstrat vorgesehene paral­ lele Bitleitungen und mit letzteren verbundene wiederein­ schreibbare Speicherzellen. Die Speicherzel­ len ihrerseits umfassen NAND-Zellenblöcke, von denen jeder (1) einen mit einer entsprechenden Bitleitung verbundenen Wähltransistor und (2) ein Reihen-Array aus Speicherzellen­ transistoren aufweist, die an der einen Seite mit dem Wähl­ transistor und an der anderen Seite mit einem Substratpoten­ tial verbunden sind. Jeder Transistor weist ein floating Gate und ein Steuergate auf. In jedem der Zellentransistoren ist die Koppelkapazität zwischen dem floating Gate und dem Substrat kleiner eingestellt als die Koppelkapazität zwischen floating Gate und Steuergate. Auf dem Substrat sind parallele Wortleitungen vorgesehen, welche die Bitleitungen kreuzen und mit den Steuergates der Transistoren verbunden sind.

Ein Decoderkreis ist mit den Bit- und den Wortleitungen verbunden und schaltet in einem Dateneinschreib­ modus den Wähltransistor eines bestimmten, eine gewählte Speicherzelle enthaltenden Zellenblocks durch, um den be­ stimmten Zellenblock elektrisch mit einer entsprechenden Bitleitung zu verbinden, und er legt eine Spannung eines hohen Pegels ("H") an die betreffende Bitleitung, eine Span­ nung eines niedrigen Pegels ("L") an eine mit der gewähl­ ten Zelle des bestimmten Zellenblocks verbundene Wortlei­ tung, eine hochpegelige ("H") Spannung an eine oder mehre­ re Speicherzellen des bestimmten Zellenblocks, zwischen der gewählten Zelle und der betreffenden Bitleitung, so­ wie eine niedrigpegelige ("L") Spannung an eine Speicher­ zelle oder Speicherzellen des bestimmten Zellenblocks, zwischen der gewählten Zelle und dem Substrat, an, um da­ mit die gewünschten Daten in die gewählte Speicherzelle einzuschreiben.

Zum sequentiellen Einschreiben von Daten in die im bestimm­ ten Zellenblock enthaltenen Speicherzellen wählt der Deco­ derkreis zunächst eine am weitesten von der betreffenden Bitleitung entfernte Speicherzelle und wählt sodann sequen­ tiell die restlichen Speicherzellen in der Reihenfolge ihrer Anordnung, wobei die der Bitleitung am nächsten ge­ legene Speicherzelle zuletzt gewählt wird. Speicherzellen, in welche Daten eingeschrieben wor­ den sind, wird an ihren Gates ständig eine niedrigpegelige Spannung aufgeprägt, während die anderen Speicherzellen gewählt werden. Der Decoderkreis legt in einem Datenlösch­ modus eine hochpegelige Spannung an die mit den Steuergates aller im bestimmten Zellenblock enthaltener Speicherzel­ len verbundenen Wortleitungen an, so daß diese Zellentran­ sistoren gleichzeitig gelöscht werden.

Im folgenden sind bevorzugte Ausführungsformen der Erfin­ dung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild des Gesamtschaltungsaufbaus eines elektrisch löschbaren, programmierbaren Festwert­ speichers gemäß einer Ausführungsform der Erfin­ dung,

Fig. 2 eine schematische Aufsicht auf einen NAND-Zellen­ block mit einem Ansteuer- oder Wähltransistor und Speicherzellentransistoren, die unter Bildung der "NAND-Zellen"-Struktur in Reihe geschaltet sind,

Fig. 3 einen in vergrößertem Maßstab gehaltenen Schnitt durch den Zellenblock längs der Linie III-III in Fig. 2,

Fig. 4 einen in vergrößertem Maßstab gehaltenen Schnitt durch den Zellenblock längs der Linie IV-IV in Fig. 2,

Fig. 5 ein Äquivalentschaltbild für den Zellenblock nach Fig. 2,

Fig. 6 eine graphische Darstellung typischer Wellenformen von an den Hauptteilen eines erfindungsgemäßen EPROMs im Datenlösch- und Dateneinschreibmodus erzeugten Spannungssignalen

Fig. 7A eine schematische Darstellung eines Elektronen­ übertragungsmechanismus bei einer bestimmten Spei­ cherzelle des EPROMs im Datenlöschmodus,

Fig. 7B eine schematische Darstellung eines Elektronen­ übertragungsmechanismus bei einer bestimmten Spei­ cherzelle des EPROMs im Dateneinschreibmodus,

Fig. 8 eine graphische Darstellung typischer Wellenfor­ men von an den Hauptteilen des EPROMs im Datenaus­ lesemodus erzeugten Spannungssignalen,

Fig. 9 einen Querschnitt durch einen abgewandelten Spei­ cherzellentransistor, der ebenfalls beim EPROM angewandt werden kann,

Fig. 10 ein Blockschaltbild des Gesamtschaltungsaufbaus eines elektrisch löschbaren, programmierbaren Fest­ wertspeichers (EEPROMs) gemäß einer zweiten Aus­ führungsform der Erfindung,

Fig. 11 ein Schaltbild einer Speicherzellenmatrixausgestal­ tung eines im EEPROM gemäß Fig. 10 vorgesehenen Zellenbereichs

Fig. 12 eine graphische Darstellung typischer Wellenfor­ men von an den Hauptteilen des EEPROMs gemäß Fig. 10 im Dateneinschreibmodus erzeugten Spannungssignalen,

Fig. 13 einen Querschnitt durch einen in der Speicherzellen­ matrix nach Fig. 11 vorgesehenen, zwei Wähltran­ sistoren aufweisenden NAND-Zellenblock,

Fig. 14 eine graphische Darstellung typischer Wellenformen von an den Hauptteilen des EPROMs gemäß der zwei­ ten Ausführungsform im Datenlösch- und im Daten­ einschreibmodus erzeugten Spannungssignalen,

Fig. 15 eine graphische Darstellung der Lösch- und Ein­ schreibkennlinien des EEPROMs,

Fig. 16 ein Schaltbild eines Teils einer Speicherzellen­ matrixanordnung gemäß einer Abwandlung der zwei­ ten Ausführungsform,

Fig. 17 eine graphische Darstellung typischer Wellenformen von an den Hauptteilen des abgewandelten EEPROMs im Datenlöschmodus erzeugten Spannungssignalen,

Fig. 18 ein Schaltbild des Aufbaus eines Decoderkreises, wie er vorzugsweise bei den EEPROMs gemäß der Erfindung Verwendung findet,

Fig. 19 ein Schaltbild eines Teils einer Speicherzellen­ matrixanordnung eines EEPROMs gemäß einer anderen Ausführungsform der Erfindung, welche dem Decoder­ kreis gemäß Fig. 18 zugeordnet ist,

Fig. 20 eine graphische Darstellung typischer Wellenformen von an den Hauptteilen des Decoderkreises nach Fig. 18 und den NAND-Zellenarrays nach Fig. 19 im Dateneinschreibmodus erzeugten Spannungssignalen,

Fig. 21 ein Schaltbild einer Abwandlung des Decoderkreises nach Fig. 18,

Fig. 22 ein Schaltbild einer anderen Abwandlung des Deco­ derkreises nach Fig. 18,

Fig. 23 einen Querschnitt durch einen NAND-Zellenblock eines EEPROMs gemäß der Erfindung,

Fig. 24 eine graphische Darstellung typischer Wellenformen von an den Hauptteilen des EEPROMs im Datenlösch- und -einschreibmodus erzeugten Spannungssignalen,

Fig. 25 eine Teilaufsicht auf einen abgewandelten NAND-Speicherzellentransistor zur Verwendung bei den erfindungsgemäßen EEPROMs,

Fig. 26 einen Schnitt durch, den Speicherzellentransistor längs der Linie XXVI-XXVI in Fig. 25 und

Fig. 27 einen Querschnitt durch eine Abwandlung des NAND-Zellenarrays gemäß Fig. 13.

Gemäß Fig. 1 umfaßt ein elektrisch löschbarer, programmier­ barer Festwertspeicher gemäß einer bevorzugten Ausführungs­ form der Erfindung einen Zellenarrayteil 10, einen Adreß­ pufferteil 12, einen Spaltendecoderteil 14 und einen Zei­ lendecoderteil 16, die sämtlich auf einem nicht dargestell­ ten Chip-Substrat ausgebildet sind.

Auf dem Substrat ist eine gewählte bzw. vorbestimmte Zahl von gegeneinander isolierten, parallelen Bitleitungen BL1, BL2, . . . BLm ausgebildet. Wenn in der folgenden Beschrei­ bung lediglich auf eine der Bitleitungen Bezug genommen wird, wird diese mit dem Symbol "BLi" bezeichnet. Jede dieser Bitleitungen ist mit einer Anzahl von Speicherzellen verbunden. Diese Speicherzellen sind in Unter-Arrays (im folgenden als "NAND-Zellenblöcke" oder einfach als "Zellen­ blöcke" bezeichnet) B11, B12, usw. unterteilt, die jeweils einen Ansteuer- oder Wähltransistor Qs und eine gewählte bzw. vorbestimmte Zahl von Speicherzellen M umfassen. Ein­ zelne dieser Speicherzellen sind im folgenden mit "BLÿ" bezeichnet. Der Wähltransistor Qs besteht aus einem Einzel­ gate-MOSFET. Jede der Speicherzellen ist im wesentlichen aus einem Doppelgate-MOSFET mit einem floating Gate und einem Steuergate gebildet.

Die Reihenschaltung aus den Transistoren in jedem NAND-Zel­ lenblock Bÿ ist an der einen Seite mit einer entsprechen­ den Bitleitung verbunden und mit der anderen Seite zum Sub­ strat an Masse gelegt. Bei der dargestellten Ausführungs­ form sind Speicherzellen M jedes Zellenblocks Bÿ aus Spei­ cherzellentransistoren M1, M2, . . . Mn gebildet, die unter Bildung der sog. "NAND-Zellen"-Struktur in Reihe geschal­ tet sind. In der folgenden Beschreibung ist die Zahl "n" der in jedem Zellenblock enthaltenen Speicherzellentran­ sistoren lediglich zum Zweck der Vereinfachung der Darstel­ lung auf vier festgelegt. In der Praxis kann die Zahl n der Speicherzellentransistoren jedoch acht oder sechzehn betragen.

Auf dem Substrat sind senkrecht zu den Bitleitungen BL paral­ lele, mit einem Zeilendecoder 16 verbundene Wortleitungen. WL11, WL12, . . . , WL1n, WL2l, . . . , WL2n vorgesehen. Wähltran­ sistoren Qs und Speicherzellentransistoren M sind unter Bildung einer Zellenmatrix auf die dargestellte Weise an Schnittpunkten von Bitleitungen BL und Wortleitungen WL angeordnet. Hierbei ist darauf hinzuweisen, daß eine mit dem Wähltransistor Qs in jedem Zellenblock Bÿ verbundene Leitung SGi zum Zwecke der Beschreibung, auch als "Gatesteuer­ leitung" bezeichnet werden kann.

Parallele Spaltensteuerleitungen CL1, CL2, . . . , CLm verlau­ fen senkrecht zu den Bitleitungen BL1, BL2, . . . , BLm über das Substrat. An den Schnittpunkten der Spaltenleitungen C1 und der Bitleitungen B1 sind MOSFETs Qc1, Qc2, . . . , Qcm vorgesehen. Die Drainelektroden der MOSFETs Qc sind durch eine Leitung 18 miteinander verbunden. Diese Leitung 18 ist mit einem Dateneingabekreis 20, einem Lese­ verstärkerkreis 22, einem Ausgabepuffer 24 sowie Transistoren, einschließlich eines Dateneingabetran­ sistors QL, wie dargestellt, verbunden.

Gemäß Fig. 2 weist ein NAND-Zellenblock (beispielsweise der Block B11) ein Kontaktloch 30 auf einem leicht dotier­ ten P-Typ-Siliziumsubstrat 32 auf. Insbesondere verläuft dabei eine Verbindungsleitung in Form eines Aluminiumstreifens 34 über die Reihenschaltung aus den Transistoren Qs und M. Der Aluminiumstreifen 34 überlappt die Gateelektro­ den der Transistoren Qs und M im Zellenblock B11.

Gemäß den Fig. 3 und 4 ist das Transistorarray aus dem NAND-Zellenblock B11 auf einem Substratoberflächenbereich ausge­ bildet, der durch eine auf einem Substrat 32 ausgebildete Vorrichtungs-Trenn- und -Isolierschicht 36 umschlossen ist. Wie am besten aus Fig. 3 hervorgeht, umfaßt der eine Spei­ cherzelle sowie andere Speicherzellen bildende MOSFET M1 eine erste Polysiliziumschicht 38, die unter Isolierung durch eine thermisch oxidierte Isolierschicht 40 auf dem Substrat angeordnet ist, und eine zweite Polysiliziumschicht 42, die unter Isolierung durch eine Gate-Isolierschicht 44 über der Schicht 38 vorgesehen ist. Die erste Polysili­ ziumschicht 38 dient als freischwebendes oder floating Gate des MOSFETs Mi, während die zweite Polysiliziumschicht 42 als Steuergate des MOSFETs Mi dient. Die Steuergateschicht 42 ist längs einer Richtung verlaufend ausgebildet, so daß sie eine Wortleitung (Wortleitung WL11 für Speicherzelle M1) bildet. Gemäß Fig. 4 weist der Wähltransistor Qs eine unter Isolierung auf dem Substrat 32 angeordnete Polysili­ ziumschicht 46 auf, die als Steuergate des Transistors Qs dient.

Gemäß Fig. 4 sind im Oberflächenabschnitt des Substrats 32 stark dotierte N-Typ-Diffusionsschichten 48, 50, 52, 54, 56, 58 nach einem Selbstjustierprozeß unter Heranzie­ hung der Gateelektroden der Transistoren Qs, M1, M2, M3, M4 ausgebildet. Diese N⁺-Diffusionsschichten dienen als Source- und Drainelektroden der Transistoren. Beispiels­ weise dienen die N⁺-Diffusionsschichten 48 und 50 als Drain bzw. Source des Wähltransistors Qs. Ebenso stellen die N⁺-Diffusionsschichten 50 und 52 Drain bzw. Source desselben Transistors M1 dar. Die Reihenkombination aus den zur Bil­ dung der "NAND-Zellen"-Struktur angeordneten Transistoren entspricht dem in Fig. 5 dargestellten Äquivalentschalt­ kreis.

Die gesamte Oberfläche der Schichtanordnung ist mit einer CVD-Isolierschicht 60 bedeckt, in welcher, wie dargestellt, eine durchgehende Öffnung ausgebildet ist, die als Kontaktloch 30 für das Reihentransistorarray des Zellenblocks Bÿ dient. Das Kontaktloch ist auf der Source­ diffusionsschicht 48 des Wähltransistors Qs angeordnet. Der Aluminiumstreifen 34 verläuft auf der CVD-Isolierschicht 60 und kontaktiert die Draindiffusionsschicht 48 des Wähl­ transistors Qs durch das Kontaktloch 30 hindurch. Der Alu­ miniumstreifen 34 ist selektiv mit entweder einer Datenein­ gabeleitung oder einer Datenausgabeleitung verbunden.

Es ist darauf hinzuweisen, daß in jeder Zelle Mi die Koppel­ kapazität Cfs zwischen floating Gate 38 und Substrat 32 kleiner eingestellt ist als die Koppelkapazität Cfc zwischen floating Gate 38 und Steuergate 42. Der Musterplan der Rei­ henkombination aus den Transistoren im Zellenblock B11 ist in Übereinstimmung mit der "1 µm"-Regel gemäß Fig. 2 ausge­ legt. Genauer gesagt: die Breite des floating Gates jedes Zellentransistors Mi, die Breite des Steuergates, die Kanal­ breite, der Abstand zwischen den Gateschichten benachbar­ ter Zellentransistoren sowie die Breite des Aluminiumstrei­ fens 34 betragen jeweils 1 µm. Die erste Gateisolierschicht 40 (vgl. Fig. 3) ist aus einem thermischen Oxidfilm einer Dicke von z. B. 20 nm gebildet, während die zweite Gateiso­ lierschicht 44 (vgl. Fig. 3) aus einem thermischen Oxid­ film einer Dicke von z. B. 35 nm gebildet ist. Wenn die Dielek­ trizitätskonstante des thermischen Oxidfilms zu "ε" voraus­ gesetzt wird, bestimmen sich die Koppelkapazitäten zu:

Cfs = ε/0,02
Cfc = 3ε/0,035

Damit wird der obigen Bedingung Cfs < Cfc genügt.

Die Betriebsarten des erfindungsgemäßen EPROMs sind nach­ stehend anhand von Fig. 6 erläutert. In Fig. 6 sind das Potential der betreffenden Bitleitung mit "Vbit" und das Gatepotential des Wähltransistors Qs mit "Vsg" bezeichnet. Weiterhin sind die den Wortleitungen WL11, . . . , WL14 aufge­ prägten Potentiale mit Vw1, Vw2, Vw3 bzw. Vw4 bezeichnet.

Der EEPROM bewirkt das gleichzeitige Löschen von in allen Speicherzellen gespeicherten Daten. Aufgrund dieses Merk­ mals wird der EEPROM gemäß der Erfindung auch als "Schnell-EEPROM" ("flash EEPROM") bezeichnet. Hierbei werden die in allen Zellentransistoren M in jedem Zellenblock gespeicher­ ten Daten auf die im folgenden beschriebene Weise gleich­ zeitig gelöscht. Zum gleichzeitigen Löschen aller Speicher­ zellen, einschließlich der Zellen M1 bis M4 in Zellenblöcken B11, B21, . . . Bm1, die mit Wortleitungen WL11 bis WL1n ver­ bunden sind, ist es nötig, eine logische hochpegelige ("H") Spannung (z. B. +20 V) an die Wortleitungen WL11 bis WL1n, eine logische hochpegelige Spannung an die Spaltenleitungen C1 bis Cm und eine logische hochpegelige Spannung an einen Knotenpunkt N2 anzulegen.

Für die nähere Erläuterung des Mechanismus der Datenlöschung sei beispielsweise der Zellenblock B11 betrachtet. Derselbe Mechanismus gilt für die anderen Zellenblöcke. Im gleich­ zeitigen oder Simultanlöschmodus entsprechend einem Zeit­ intervall zwischen t1 und t2 in Fig. 6 wird das Bitleitungs­ potential Vbit für jeden Zellenblock B11 auf ein niedriges Potential (0 V) gesetzt, während das Gatepotential Vsg des Wähltransistors Qs auf ein hohes Potential (20 V) gesetzt wird. Gleichzeitig werden die Wortleitungen WL11, WL12, WL13 und WL14 gemäß Fig. 6 mit hochpegeligen Spannungssigna­ len (Pegel "H" = z. B. 20 V) beschickt. Als Ergebnis werden in jedem der Zellentransistoren M1 bis M4 Elektronen vom Substrat 32, dessen Potential Vs gemäß Fig. 6 bei 0 V liegt, über die Gateisolierschicht 40 zum floating Gate 38 durch­ getunnelt, wodurch der Schwellenwert positiv wird. Die Bewe­ gung der Elektronen in jedem Zellentransistor Mi im Simul­ tanlöschmodus wird im wesentlichen gleichmäßig zwischen Substrat 32 und floating Gate 38 herbeigeführt, wie dies durch die mit 70 bezeichneten Pfeile in einem in Fig. 7A ge­ zeigten Modell dargestellt ist.

Im Dateneinschreib- oder -einlesemodus wird der Transistor QL unter der Steuerung des Dateneingabekreises 20 leitend gemacht bzw. durchgeschaltet. Um beispielsweise den Zellen­ block B11 zu bezeichnen oder anzuwählen, prägt der Spalten­ decoder 14 eine logische hochpegelige ("H") Spannung (oder eine logische niedrigpegelige ("L") Spannung) der Spalten­ leitung CL1 und eine logische niedrigpegelige Spannung den restlichen Spaltenleitungen CL2 bis CLm auf. Dabei legt der Zeilendecoder 16 eine logische hochpegelige Spannung an die mit dem Wähltransistor Qs im Zellenblock B11 verbun­ dene Gatesteuerleitung SG1 an, um den Transistor Qs durchzu­ schalten.

Das Einschreiben in die Speicherzellen M1 bis M4 im gewähl­ ten Speicherzellenblock B11 geschieht in der folgenden Reihenfolge: Das Einschreiben erfolgt zunächst in die am weitesten vom Kontaktloch 30 im Zellenblock B11 entfernte Speicherzelle M4; anschließend erfolgt das Ein­ schreiben sequentiell in die Speicherzellen M3 und M2, wäh­ rend in die dem Kontaktloch 30 am nächsten gelegene Spei­ cherzelle M1 zuletzt eingeschrieben wird.

Im Intervall zwischen t2 und t3, in welchem in die Speicher­ zelle M4 eingeschrieben werden soll, ist das Potential des mit der Drainelektrode des Wähltransistors Qs verbundenen Aluminiumstreifens 34, d. h. das Potential Vbit der entspre­ chenden Bitleitung B1, auf ein hohes Potential (20 V) oder ein niedriges Potential (0 V) gesetzt, und zwar in Abhängig­ keit davon, ob die einzuschreibenden digitalen Binärdaten einer "1" oder einer "0" entsprechen. Das Gatepotential Vsg des Wähltransistors Qs ist auf einen hohen Pegel (20 Volt) gesetzt. Das Potential Vw4 der mit dem Steuer­ gate 42 der gewählten Zelle M4 verbundenen Wortleitung WL4 ist auf ein niedriges Potential (0 Volt) gesetzt, während das Potential jeder der Wortleitungen Vw1, Vw2, Vw3 auf einen hohen Potentialpegel (20 V) festgelegt ist.

Unter diesen Bedingungen wird der Wähltransistor Qs durch­ geschaltet, so daß das Bitleitungspotential Vbit zur Drain­ schicht 56 des gewählten Speicherzellentransistors M4 über Kanäle des Reihen-Arrays aus den Transistoren des Zellen­ blocks B11 übertragen wird. Dem Steuergate 42 des Zellen­ transistors M4 wird eine niedrigpegelige Spannung (0 V) aufgeprägt, mit dem Ergebnis- daß er gesperrt wird und ein starkes elektrisches Feld zwischen floating Gate 38 und Substrat 32 in der Speicherzelle M4 erzeugt wird. Wie erwähnt, ist die Koppelkapazität Cfs zwischen floating Gate 38 und Substrat 32 kleiner als die Koppelkapazität Cfc zwischen floating Gate 38 und Steuergate 42. Die am floating Gate des gewählten Zellentransistors M4 gesammel­ ten oder aufgespeicherten Elektronen werden daher mittels des Tunneleffekts durch die Gateisolierschicht 40 zum Sub­ strat 32 entladen. Die Bewegung der Elektronen erfolgt hauptsächlich zwischen floating Gate 38 und stark dotier­ ter Diffusionsschicht 56, wie dies durch einen Pfeil 72 im Modell gemäß Fig. 7B dargestellt ist. Es ist darauf hin­ zuweisen, daß in Fig. 7B die an der N⁺-Diffusionsschicht 56 anliegende Spannung mit "18 V" bezeichnet ist. Dies ist deshalb der Fall, weil die Bitleitungsspannung Vbit einem Spannungsabfall entsprechend der Schwellenwertspannung des Wähltransistors Qs unterliegt. Als Ergebnis wird der Schwellenwert negativ. Dies bedeutet, daß bei der darge­ stellten Ausführungsform die Dateneinheit "1" in den Spei­ cher M4 eingeschrieben worden ist. Im Intervall zwischen t2 und t3 wird den Steuergates der nicht gewählten Zellen M1, M2 und M3 eine hohe Spannung (20 V) aufgeprägt, so daß die Entladung von Elektronen von der floating Gate-Elektrode, wie in der gewählten Zelle M4, unterbunden wird.

Wenn anschließend die Speicherzelle M3 gewählt wird, d. h. im Intervall zwischen t3 und t4, ist das Potential Vw3 der mit dem Steuergate 42 in der Zelle M3 verbundenen Wortleitung WL13, wie bei der Zelle M4, gemäß Fig. 6 auf eine niedrige Spannung (0 V) gesetzt. In diesem Fall blei­ ben die Gatespannung Vsg des gewählten Transistors Qs und die Spannungen Vw1 und Vw2 der Wortleitungen WL11 und WL12 auf einem hohen Pegel (20 V). Hierbei ist folgendes zu be­ achten: Wenn die Zelle M3 gewählt ist, wird die mit der erwähnten Zelle M4, in welche Daten eingeschrieben worden sind, verbundene Wortleitung WL14 zur Führung eines niedri­ gen Spannungspegels gesteuert, um damit das Verschwinden oder Löschen von in die Zelle M4 eingeschriebenen Daten zu vermeiden. Anschließend werden auf dieselbe Weise, wie oben beschrieben, Daten sequentiell in die Zellen M2 und M1 eingeschrieben. Während einer Zeitspanne, in welcher das Dateneinschreiben in die Zelle M2 erfolgt, nämlich im Intervall zwischen t4 und t5, werden die Potentiale Vw4 und Vw3 der Wortleitungen WL14 und WL13 der Zellen M4 bzw. M3, an denen das Dateneinschreiben abgeschlossen ist, auf einem niedrigen Pegel (0 V) gehalten. Während der Zeitspan­ ne des letzten Dateneinschreibens in die Zelle M1, im Inter­ vall zwischen t5 und t6 bleiben die Potentiale Vw4, Vw3 und Vw2 der Wortleitungen WL14, WL13 und WL12 der Zellen, in welche Daten eingeschrieben worden sind, auf einem nie­ drigen Pegel (0 V). Wenn die Bitleitungsspannung Vbit ge­ mäß Fig. 6 auf 20 V eingestellt wird, werden logische Da­ ten entsprechend "1" in eine gewählte Zelle eingeschrie­ ben; wenn die Bitleitungsspannung Vbit gleich 0 V ist, wer­ den Daten entsprechend einer logischen "0" eingeschrieben. Infolgedessen wird ein gewünschtes Muster aus Daten ent­ sprechend einer logischen "1" und "0" in den Speicherzel­ len M1 bis M4 gespeichert.

Gemäß Fig. 8 wird im Datenauslesemodus die Gatespannung Vsg des Wähltransistors Qs auf 5 V, entsprechend einem lo­ gischen Pegel "1", gesetzt. Der mit der gewählten Zelle verbundenen Wortleitung wird eine niedrige Spannung (0 V) aufgeprägt, während an die mit den restlichen, nicht gewähl­ ten Zellen verbundenen Wortleitungen 5 V angelegt wird. Mit anderen Worten: hierbei ist nur die Zelle Mi gewählt, die mit einer Wortleitung verbunden ist, welcher 0 V aufgeprägt ist. Wenn wiederum eine niedrige Spannung (0 V) an die Steuergates der Speicherzellentransistoren M1, M2, M3 und M4 im Zellenblock B11 gemäß Fig. 8 angelegt wird, werden Daten sequentiell aus den Speicherzellen M1 bis M4 ausgelesen.

Wenn der Wortleitung WL11 eine Spannung von 0 V aufgeprägt ist und damit der betreffende Transistor M1 gewählt ist, werden die Zellentransistoren M2 bis M4 durchgeschaltet, weil an den anderen Wortleitungen WL2, WL3 und WL4 5 V an­ liegen. Der gewählte Zellentransistor M1 befindet sich im Sperrzustand unter der Voraussetzung, daß sein Schwellen­ wert positiv ist, während er sich im Durchschaltzustand befindet, wenn sein Schwellenwert negativ ist. Ob ein Strom durch den Zellenblock B11 mit der gewählten Zelle M1 fließt oder nicht, wird daher eindeutig nach Maßgabe des Datenein­ schreibzustands bestimmt. Wenn die Zelle M1 gewählt ist, ermöglicht die Erfassung, ob ein Strom durch den Zellen­ block B11 fließt oder nicht, die Diskriminierung der in der Zelle M1 gespeicherten Daten. Das obige Prinzip für Datenauslesung gilt auch für die anderen Zellen M2 bis M4.

Mit der beschriebenen Anordnung kann das gleichzeitige Löschen und das selektive Einschreiben von Daten wirksam durchgeführt werden. Insbesondere ist es im Dateneinschreibmodus durch Anwendung einer solchen eindeu­ tigen Technik der Spannungsanlegung, wie oben beschrieben, möglich, effektive Dateneinschreib/Löschoperationen mit erhöhter Zuverlässigkeit durchzuführen. Außerdem wird im angewählten Zellenblock B11 in die am weitesten vom Kontaktloch 30 entfernte Speicherzelle M4 zuerst eingeschrieben, worauf nacheinander das Einschreiben in die Speicherzellen M3 und M2 erfolgt, während in die dem Kontaktloch 30 am nächsten gelegene Speicherzelle M1 zuletzt eingeschrieben wird. Aus diesem Grund kann im Laufe nachfolgender Einschreiboperationen ein Verschwinden oder Löschen der einmal in eine Zelle eingeschriebenen Daten sicher verhindert werden. Dieses Merkmal trägt ebenfalls deutlich zur verbesserten Betriebszuverlässigkeit des EEPROMs bei. Wenn beispielsweise nach dem Einschreiben einer logi­ schen "1" in eine der Speicherzellen M1 bis M4 eine logische "0" in die Speicherzelle M4 eingeschrieben wird, wird eine bestimmte, in den Zellen M1 bis M4, in denen eine Daten­ einheit "1" gespeichert worden ist, enthaltene Zelle zwangs­ weise in den Datenlöschmodus gesetzt und daher in unerwünsch­ ter Weise gelöscht. Diese unerwünschte Erscheinung kann dadurch verhindert werden, daß die Dateneinschreiboperation in der vorstehend beschriebenen, speziellen Zelleneinschreib­ sequenz durchgeführt wird.

Es ist darauf hinzuweisen, daß der EEPROM für die Verwen­ dung von Speicherzellen einer Verbundstruktur abgewandelt werden kann, welche den Querschnitts­ aufbau gemäß Fig. 9 aufweist, bei welcher eine zweite Gate­ isolierschicht 44 für elektrische Trennung des floating Gates 38 vom Steuergate 42 einen Schichtaufbau aus einer thermischen Oxidschicht 44a, einer Siliziumnitridschicht 44b und einer thermischen Oxidschicht 44c besitzt. Die erste Gateisolierschicht 40 besitzt eine Dicke von 20 nm, während der Schichtaufbau aus den Schichten 44a, 44b und 44c jeweils für jede Schicht eine Dicke von 20 nm aufweist. Bei die­ ser Anordnung kann jede Speicherzelle Mi so ausgebildet werden, daß die Koppelkapazität Cfs kleiner ist als die Koppelkapazität Cfc.

Gemäß Fig. 10 kennzeichnet sich ein EEPROM gemäß einer zwei­ ten Ausführungsform der Erfindung durch die Anordnung einer zusätzlichen Datenpufferspeichereinheit, die eine die Kapa­ zität einer Verriegelungsschaltung übersteigende Kapazität aufweist und in die Verriegelungsschaltung eingegebene Daten vorübergehend zu speichern bzw. zwischenzuspeichern vermag, um effektiv eine Seitenmodus-Datenadressierung durchzuführen.

Gemäß Fig. 10 ist - im wesentlichen in derselben Weise wie bei der ersten Ausführungsform - ein Speicherzellenteil 80 einem Zeilendecoder 82, einem Leseverstärker 84 und einem Spaltendecoder 86 zugeordnet. Gemäß Fig. 11 besteht der Speicherzellenteil 80 aus Speicherzellen M1, M2, . . . , die an den Schnittpunkten von parallelen Bitleitungen BL1, BL2, BLm (bei dieser Ausführungsform ist m = 256) und paral­ lelen Wortleitungen WL1, WL2, . . . angeordnet sind. In einem Zellenblock Bi enthaltene Speicherzellentransistoren sind in Reihe geschaltet, so daß sie - wie bei der vorher be­ schriebenen Ausführungsform - eine "NAND-Zellen"-Struktur bilden. Das Reihen-Array aus den Zellentransistoren M1, M2, . . . , M4 ist an der einen Seite über einen ersten Wähltransistor Qs1 mit der betreffenden Bitleitung BL1 verbunden. Der Leseverstärkerteil 84 ist mit den Bitleitungen BL zum Erfassen der an diesen anliegenden Ausgangsspannungen verbunden. Die andere Seite der Reihenanordnung aus den Zellentransistoren M1, M2, . . . , M4 ist über einen zweiten Wähltransistor Qs1 an ein Substratpotential Vs1 angeschlossen.

Die Verriegelungsschaltung 88 ist mit dem Spaltendecoder 86 verbunden, um Eingabedaten zum Zellenteil 80 oder Aus­ gabedaten vom Zellenteil 80 zwischenzuspeichern. Die Ver­ riegelungsschaltung 88 besitzt eine Verriegelungskapazität entsprechend der Zahl der Bitlei­ tungen BL des Zellenteils 80. Diese Verriegelungskapazität kann auch kleiner sein als die Bitleitungszahl. Beispiels­ weise kann die Kapazität der Verriegelungsschaltung 88 auf 1/4 der Zahl der Bitleitungen verringert sein, wenn die Dateneingabeoperation zeitlich in vier Eingabeunteropera­ tionen aufgeteilt wird. Eine Zeilenadreßpuffereinheit 90 mit Adreßsignalklemmen oder -anschlüssen 91 ist an einen Zeilendecoder 82 angeschlossen, während ein Spaltenadreß­ decoder 92 mit Adreßsignalklemmen 93 mit dem Spaltendecoder 86 verbunden ist. Eingabedaten werden von einem Ein/Aus­ gabeleitungsanschluß zur Verriegelungsschaltung 88 über eine Dateneingabepuffereinheit 94 geliefert. Ausgabedaten von der Verriegelungsschaltung 88 werden zum Ein/Ausgabe­ leitungsanschluß über einen Ein/Ausgabe-Leseverstärker 96 und eine Datenausgabepuffereinheit 98 geliefert.

Zusätzlich ist zwischen Dateneingabepuffer 94 und Verriege­ lungsschaltung 88 ein statischer Randomspeicher (SRAM) 100 vorgesehen, dessen Speicherkapazität größer ist als die­ jenige der Verriegelungsschaltung 88. Bei der dargestell­ ten Ausführungsform besitzt der statische Randomspeicher oder SRAM 100 eine Speicherkapazität von 256 × 4 Bits (das Produkt aus der Zahl der Bitleitungen BL und der Zahl der Speicherzellen M1 bis M4 in jedem Zellenblock Bi) bzw. 1 Kbits. Mit anderen Worten: der SRAM 100 umfaßt eine statische Spei­ cherzellenmatrix mit Reihenanordnungen aus statischen Spei­ cherzellen, deren Zahl der Zahl der Stufen in einer NAND-Zelle (bei dieser Ausführungsform: vier) entspricht, wobei jede Anordnung bzw. jedes Array eine Seitenlänge entsprechend der Zahl der Bitleitungen BL aufweist.

Im folgenden ist die Datenadressieroperation des EEPROMs im Seitenmodus anhand eines Zeitsteuerdiagramms gemäß Fig. 12 beschrieben. Gemäß Fig. 12 ist ein Chip- Freigabesignal, welches den EEPROM freigibt, wenn es niedrig ("L") ist. Mit ist ein Ausgabe-Freigabesignal bezeichnet, welches im hohen Zustand ("H") einen Einschreibmodus zuläßt. Mit ist ein Einschreib-Freigabesignal bezeichnet, das von einem hohen Pegel auf einen niedrigen Pegel übergeht, um die Eingabe von Adreßdaten zuzulassen, und sodann auf einen hohen Pegel zurückgeht, um die Eingabe von Eingabedaten zu erlauben. Mit R/B ist ein Bereit/Belegt-Signal bezeichnet, das während einer Einschreiboperation niedrig ("L") ist, um damit nach außen zu melden, daß sich der Speicher in einer Einschreiboperation befindet. Es sei nun angenommen, daß der SRAM 100 in der Anordnung nach Fig. 10 nicht vorgesehen ist. Durch Wiederholung eines Zyklus von "H" → "L" → "H" des Einschreib-Freigabesignals mit einer Häufigkeitszahl entsprechend einer Seite (bei der dargestellten Ausführungsform entsprechend der Zahl der Bitleitungen, d. h. 256) ist es möglich, Daten mit hoher Geschwindigkeit einzugeben. Die einer Sei­ te entsprechenden Daten werden in der mit den Bitleitungen verbundenen Verriegelungsschaltung 88 ge­ speichert. Die verriegelten Daten werden zu den Bitleitun­ gen übertragen und in die durch die Adreßdaten bezeichne­ ten Speicherzellen eingeschrieben. Der obige Vorgang ist als Seitenmodusoperation bekannt. Beispielsweise dauert das Einschreiben von 256 Bit-Daten ohne die Anwendung des Seitenmodus (oder der Paging-Technik) insgesamt 2,5 s, un­ ter der Voraussetzung, daß Löschzeit und Einschreibzeit jeweils 10 ms bzw. 10 ms × 256 betragen. Bei Anwendung des Seitenmodus ist andererseits eine Zeit von 20,2 ms nötig, d. h. eine Zeit zum Eingeben von 256-Bit-Daten (= 1 µs × 256) + Löschzeit (10 ms). Dies führt zu einer etwa 125fachen Erhöhung der Dateneingabegeschwindigkeit.

Bei der Ausführungsform gemäß Fig. 10 ist zusätzlich zur Verriegelungsschaltung 88 der SRAM 100 vorgesehen. Wie er­ wähnt, besitzt der SRAM 100 eine Kapazität von einer Seite (256) × Zahl der Stufen der NAND-Zellen (4), d. h. 1 Kbits. Bei Anwendung des Seitenmodus ist es möglich, Daten will beliebig in eine oder jede der Adressen des SRAMs 100 einzuschreiben. Dies bedeutet, daß zunächst der Zyklus "H" → "L" → "H" des Einschreib-Freigabesignals WE 256 × 4 Male wiederholt wird, um die 1 Kbit-Daten in den SRAM 100 einzugeben. Einer Seite entsprechende Daten von M41, M42, . . . , M4n (n = 256) in den in den SRAM 100 ein­ gegebenen Daten werden zunächst zur Verriegelungsschaltung 88 übertragen. Die übertragenen Daten für eine Seite werden gleichzeitig längs der Wortleitung WL4 gemäß Fig. 11 in Über­ einstimmung mit dem oben beschriebenen Operationsprinzip in 256 Speicherzellen eingeschrieben. Anschließend werden einer Seite entsprechende Daten von M31, M32, . . . , M3n vom SRAM 100 zur Verriegelungsschaltung 88 übertragen, um längs der Wortleitung WL3 gleichzeitig in 256 Speicherzellen ein­ geschrieben zu werden. Auf diese Weise werden im SRAM 100 gespeicherte 1 Kbit-Daten in einer Folge in die Verriege­ lungsschaltung 88 eingeschrieben.

Im Seitenmodus ohne Anordnung des SRAMs 100, wie vorstehend beschrieben, sind 20,2 ms für das Einschreiben von einer Seite entsprechenden Daten und 20,2 (ms) × 4 = 80,4 (ms) für das Einschreiben von 1 Kbits nötig. Bei der mit dem SRAM 100 einer 1-Kbit-Kapazität versehenen Ausführungsform entspricht dagegen die für das Einschreiben von 1 Kbits im Seitenmodus nötige Zeit einer Zeitspanne, die erforder­ lich ist, um 256 externe Dateneinheiten (1 µs × 256) + Lösch­ zeit (10 ms) + Einschreibzeit (10×4) = 50,2 ms einzugeben.

Es ist in diesem Zusammenhang zu beachten, daß die Daten­ löschung nur einmal durchgeführt zu werden braucht. Dies bedeutet daß aufgrund der Anordnung des SRAMs 100 eine Verkürzung der Einschreibzeit von etwa 62% erziel­ bar ist.

Wie vorstehend beschrieben, kann mit der dargestellten Aus­ führungsform ein höchst zuverlässiger EEPROM mittels der NAND-Struktur der Speicherzellen geschaffen werden, welche die Einschreib- und Löschoperationen auf der Grundlage des Tunnelstroms zwischen Substrat und floating Gate, wie im Fall der beschriebenen Ausführungsform, durchführen. Durch Anordnung eines Puffer-SRAMs mit einer Kapazität von mehr als einer Seite zusätzlich zu einer Verriegelungsschaltung ist es weiterhin möglich, die Dateneinschreibung im Seiten­ modus zu beschleunigen.

Bei den beschriebenen Ausführungsformen sind vier Speicher­ zellen zur Bildung einer NAND-Zelle in Reihe geschaltet. Die Zahl der die NAND-Zelle bildenden Speicherzellen ist jedoch nicht auf vier beschränkt. Eine Vergrößerung der Zahl der Speicherzellen in einer NAND-Zelle ergibt eine höhere Geschwindigkeit beim Dateneinschreiben im Seiten­ modus. Acht Speicherzellen ergeben eine Erhöhung der Daten­ einschreibgeschwindigkeit um 56%. Die Anordnung eines Puf­ ferspeichers für Ausgabedaten ist ebenfalls zweckmäßig.

Ein anderes wesentliches Merkmal der zweiten Ausführungs­ form ist die Anordnung von zwei Wähltransistoren Qs1 und Qs2 in jedem Zellenblock Bi. Als typisches Beispiel veran­ schaulicht Fig. 13 einen Längsschnitt durch den Zellenblock B1. In Fig. 13 sind den Teilen der ersten Ausführungsform von Fig. 4 entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet und daher nicht mehr im einzelnen erläutert. Zur Erleichterung der Beschreibung sind jedoch an die ersten und zweiten Wähltransistoren Qs1 bzw. Qs2 angeschlossene Verdrahtungsleitungen mit SG1 bzw. SG2 be­ zeichnet. Gemäß Fig. 13 ist der Wähltransistor Qs2 aus einer über dem Substrat 32 angeordneten und als Gateelektrode dienenden Leiterschicht 110 sowie stark dotierten, im Ober­ flächenabschnitt des Substrats 32 in Selbstjustierung mit der Gateelektrode 110 geformten N-Typ-Diffusionsschichten 58 und 112 gebildet. Eine N⁺-Schicht 58 ist mit dem Sub­ stratpotential (Massepotential) Vs verbunden.

Der zweite Wähltransistor Qs2 ist vorgesehen zur Verhinde­ rung der Entstehung einer etwaigen Stromflußstrecke im NAND-Zellen-Array, auch wenn sich der Schwellenwert-Spannungs­ pegel einer Zelle, in die Daten eingeschrieben werden, verschiebt. Wenn sich der Schwellenwert-Spannungs­ pegel in einer solchen Zelle, in welcher Daten gespeichert sind, verschiebt, kann die Entstehung der Stromflußstrecke dadurch verhindert werden, daß der zweite Wähltransistor Qs2 zum Sperren gebracht und das NAND-Zellen-Array elektrisch von der Chip-Substratspannung getrennt wird. Gewünschten­ falls kann der zweite Wähltransistor Qs2 in Synchronismus mit dem ersten Wähltransistor Q21 nichtleitend gemacht bzw. zum Sperren gebracht werden.

Wenn sich gemäß Fig. 14 der EEPROM im Simultanlöschmodus befindet, werden die Gateelektroden von erstem und zweitem Wähltransistor Qs1 bzw. Qs2 jeweils mit einem Gatesteuer­ signal eines niedrigen ("L") Pegels (0 V) beschickt. Die Wähltransistoren Qs1 und Qs2 werden daher gesperrt, so daß die Reihenanordnungen aus den Zellentransistoren M1 bis M4 im Zellenblock B1 von der betreffenden Bitleitung BL1 elektrisch getrennt sind. Mit anderen Worten: die N⁺-Diffu­ sionsschichten 48, 50, 52, 54, 56, 58 und 112 für Drain- und Source-Elektroden der NAND-Zellentransistoren M1 bis M4 befinden sich sämtlich in einem elektrisch freischweben­ den bzw. "floatenden" Zustand, wobei die Verbindung zum Substratpotential Vs vollständig unterbunden ist. Unter diesen Bedingungen wird dieselbe Simultanlöschoperation ("Schnell-Löschung") wie bei der ersten Ausführungsform durchgeführt. Mit einer solchen Anordnung kann ein ungewoll­ tes oder fehlerhaftes Löschen im Simultanlöschmodus aus dem im folgenden angegebenen Grund effektiv vermieden wer­ den.

Der Schwellenwert einer Speicherzelle nach dem Löschen muß kleiner sein als eine Spannung des Pegels "1", die am Steuergate einer nicht gewählten Speicherzelle liegt, wenn Daten ausgelesen werden sollen. Andererseits sollte der Schwellenwert einer Speicherzelle nach dem Einschreiben möglichst niedrig sein, um die Leseempfindlichkeit zu ver­ bessern. Wenn, wie im Fall der Erfindung, Drain- und Source-Elektrode einer NAND-Zelle im Löschmodus in einem "floaten­ den" Zustand gehalten werden, tritt keine Injektion von Elektronen von Drain und Source, in denen die Elektronendichte hoch ist, in das floating Gate au f. Aus diesem Grund ist die Menge der in das floating Gate injizierten Elektronen gering im Vergleich zu dem Fall, in welchem Drain und Source an Masse liegen, und die Ände­ rung oder Abweichung des Schwellenwerts kann dabei klein sein.

Wenn sich im anschließenden Dateneinschreibmodus gemäß Fig. 14 der EEPROM im Dateneinschreibmodus befindet, wird an die Gateelektroden von erstem und zweitem Wähltransistor Qs1 bzw. Qs2 jeweils das Gatesteuersignal des hohen ("H") Pegels (23 V) abgelegt. Damit werden die Wähltransistoren Qs1 und Qs2 durchgeschaltet, so daß die Reihenanordnungen der Zellentransistoren M1 bis M4 im Zellenblock B1 mit der betreffenden Bitleitung BL1 und dem Substratpotential Vs verbunden werden. Unter diesen Bedingungen wird dieselbe Einschreiboperation wie bei der ersten Ausführungsform durch­ geführt.

Es ist darauf hinzuweisen, daß der hohe Pegel des an die Wähltransistoren Qs1 und Qs2 angelegten Gatesteuersignals sowie der hohe Pegel der an jede der Wortleitungen, die mit einer nicht gewählten Zelle oder nicht gewählten Zellen verbunden sind, angelegten Spannung Vwi jeweils auf 23 V erhöht sind. Dieser Wert ist die Summe aus der Bitleitungs­ spannung Vbit und dem Schwellenwert der Speicherzelle M1 unter Löschbedingungen. Im Intervall zwischen den Zeit­ punkten t2 und t3 wird zunächst die Speicherzelle gewählt, indem eine Spannung des niedrigen ("L") Pegels nur an die Wortleitung WL4 angelegt wird. Dabei wird die hochpegelige Spannung Vbit an die betreffende Bitleitung B1 angelegt. Unter diesen Bedingungen wird die hochpegelige Spannung über den Wähltransistor Qs1 und die Speicherzellen M1 bis M3 zur Drainschicht 56 der gewählten Zelle M4 übertragen. In der Speicherzelle M4 wird zwischen ihrem Steuergate 42 und dem Substrat 32 ein starkes elektrisches Feld erzeugt. Infolgedessen werden am floating Gate 38 der Zelle M4 angesammelte Elektronen aufgrund des Tunneleffekts zum Substrat 32 entladen. Der Schwellenwert des Zellentran­ sistors M4 verschiebt sich daher auf einen negativen Pegel (z. B. -2 V). Dieser Zustand entspricht dem Einschreiben der logischen Dateneinheit "1" in die Zelle M4. Während dieses Intervalls bleibt in jedem der nicht gewählten Zellen­ transistoren M1 bis M3 der Löschzustand erhalten, weil kein elektrisches Feld zwischen Steuergate und Substrat anliegt. Wenn bei der Dateneinschreibung in die Zelle M4 die niedrig­ pegelige Spannung Vbit der Bitleitung B1 aufgeprägt ist, können Daten unverändert bleiben, was das Einschreiben von logischen Daten "0" bedeutet. Im wesentlichen wie bei der vorher beschriebenen Ausführungsform, erfolgt diese Daten­ einschreiboperation in der Reihenfolge der Speicherzellen M4, M3, M2 und M1, nämlich in der Reihenfolge des Abstands vom Kontaktloch 30 und somit von der Bitleitung BL1, aus­ gehend von der am weitesten vom Kontaktloch entfernten Zel­ le M4.

Im Datenauslesemodus wird an die Gateelektroden der ersten und zweiten Wähltransistoren Qs1 bzw. Qs2 jeweils das Gate­ steuersignal des hohen ("H") Pegels (23 V) angelegt. Die Wähltransistoren Qs1 und Qs2 werden damit durchgeschaltet, so daß die Reihenanordnungen der Zellentransistoren M1 bis M4 im Zellenblock B1 mit der betreffenden Bitleitung BL1 und dem Substratpotential Vs verbunden werden. Um beispiels­ weise Daten aus der Speicherzelle M3 auszulesen, wird eine niedrigpegelige Spannung (0 V) an die mit der Speicherzelle M3 verbundene Wortleitung WL3 angelegt, während an die mit den nichtgewählten Zellen M1, M2 und M4 verbundenen Wort­ leitungen WL1, WL2 bzw. WL4 eine Spannung angelegt wird, die so hoch ist, daß die betreffenden Zellentransistoren durchgeschaltet werden. Durch Feststellung, ob im Zellen­ block B1 ein Strom fließt oder nicht, wird es möglich zu bestimmen, ob die in der gewählten Zelle M3 gespeicherten Daten einer logischen "1" oder einer logischen "0" entspre­ chen.

Fig. 15 veranschaulicht die Lösch- und Einschreibkennlinien des NAND-Zellenblocks Bi beim EEPROM gemäß der beschriebe­ nen Ausführungsform, wobei die ausgezogenen Linien oder Kurven für die Meßdaten bei der Ausführungsform der Erfin­ dung stehen, während gestrichelte Linien die Meßdaten einer vergleichbaren Vorrichtung ohne zweiten Wähltransistor Qs2 angeben, der im Löschmodus gesperrt wird und damit den Zel­ lenblock Bi elektrisch vom Substratpotential Vs trennt. Die erfindungsgemäße Vorrichtung und die Vergleichsvorrich­ tung sind im Einschreibzustand einander gleich. Wie sich aus den graphischen Darstellungen ergibt, variiert die Lösch­ kennlinie der Vergleichsvorrichtung, wie durch die gestrichel­ te Linie 114 angegeben, stark in positiver Richtung. Diese große Abweichung ist auf die Injektion von Elektronen von Source- und Drain-Elektroden der NAND-Zellenanordnung zurück­ zuführen. Bei der Vorrichtung gemäß der beschriebenen Aus­ führungsform ist dagegen die Abweichung der Löschkennlinie, wie durch die ausgezogene Linie 116 ange­ geben, in positiver Richtung klein.

Indem bei der beschriebenen Ausführungsform im Simultan­ löschmodus ein angewählter Zellenblock zwangsweise elektrisch vom Substratpotential Vs getrennt und dadurch in den elektrisch "floatenden" Zustand gebracht wird, ist es möglich, die Injektion von Elektronen nur von einer invertierten Schicht der Substratoberfläche zuzulas­ sen und die Elektroneninjektion von den Source- und Drain-Ele­ ktroden eines NAND-Zellen-Arrays zu verhindern. Auf die­ se Weise kann die positive Verschiebung des Zellen-Schwel­ lenwerts weitgehend verringert werden. Da hierbei der Zel­ len-Schwellenwert im Zustand "0" vergleichsweise niedrig gehalten wird, kann eine Spannung, die zum Auslesezeitpunkt dem Steuergate einer nicht gewählten Zelle aufgeprägt wird, verringert werden. Damit kann effektiv das fehlerhafte oder ungewollte Löschen verhindert werden, das leicht auftreten kann, wenn die Steuergatespannung in einer nicht gewählten Zelle für das Auslesen hoch wird. Dies bedeutet, daß die Simultanlöschoperation bei der erfindungsgemäßen Vorrichtung höchst zuverlässig ist.

Gemäß Fig. 16 kann der zweite Wähltransistor Qs2 so abge­ wandelt werden, daß er den mit Bitleitungen BL verbundenen NAND-Zellenblöcken B1, B2, . . . , Bn gemeinsam zugeordnet ist. Bei einer solchen Anordnung werden im Löschmodus der Wähltransistor Qs1 jedes NAND-Zellenblocks Bi und der ge­ meinsame Wähltransistor Qs2 gemäß Fig. 17 gleichzeitig mit einer niedrigpegeligen Spannung (0 V) beaufschlagt und da­ mit in den Sperrzustand versetzt. In diesem Fall werden wiederum dieselben Vorteile, wie sie oben erläutert sind, erzielt.

Eine für die Zeilendecodereinheit 16 oder 82 gut geeignete, praktisch realisierbare periphere Schaltungsanordnung 120 ist in Fig. 18 dargestellt. Dabei ist die Zahl der in je­ dem NAND-Zellenblock Bin enthaltenen Speicherzellen mit acht gewählt. Hierbei weist jedes NAND-Zellen-Array gemäß Fig. 19 Zellentransistoren M1 bis M8 auf.

Gemäß Fig. 18 enthält der Decoderkreis 120 acht 1-Bit-Decoder D1 bis D8 entsprechend dem 8-Bit-NAND-Zellenblock Bi (z. B. B1). Die Decoder D1 bis D8 be­ zeichnen jeweils einen der Zellentransistoren M1 bis M8 im NAND-Zellen-Array B1. Jeder Decoder Di besteht aus einem drei Eingänge aufweisenden NAND-Glied G1, einem Inverter I1 und einer Reihenschaltung aus zwei Eingänge aufweisen­ den NOR-Gliedern G2 und G3. Der Ausgangsknotenpunkt Ni je­ des Decoders Di ist mit dem Steuerglied CGi eines entspre­ chenden Speicherzellentransistors Mi über Inverter I2, I3 und I4 verbunden. Die Eingänge des drei Eingänge aufweisen­ den NAND-Glieds G1 sind zum Abnehmen von Adreßdaten a1, a2 und a3 geschaltet. Jede Adreßdateneinheit besitzt einen logischen Pegel "1" oder "0". Eine Kombination von logischen Pegeln "1" und "0" in den Adreßdaten veranlaßt einen der Inverter 11 der Decoder D1 bis D8 zur Erzeugung eines Si­ gnals des logischen Pegels "1".

In jedem Decoder Di wird das NOR-Glied G2 mit einem Ausgangs­ signal vom Inverter I1 und einem Einschreibsteuersignal W′ beschickt. Dem NOR-Glied G3 wird ein Ausgangssignal des NOR-Glieds G2 und ein Löschsteuersignal E eingespeist. Der Ausgangsknotenpunkt N1 des Decoders D1 der ersten Stufe ist mit einem Eingang des NOR-Glieds G2 im Decoder D2 der zweiten Stufe verbunden, um ein Einschreibsignal zu lie­ fern. Ein Ausgangssignal jedes Decoders Di wird zum Steuer­ gate CGi des entsprechenden Zellentransistors Mi über eine Kaskadenschaltung aus drei Invertern I2, I3 und I4 gelie­ fert.

Zum Einschreiben in den Zellenblock Bi gemäß Fig. 19 mit­ tels der Decoderschaltung 120 mit dem beschriebenen Auf­ bau werden zunächst Adreßdaten a1, a2 und a3 von außen an die Decoderschaltung 120 angelegt. Hierbei sei angenommen, daß - wie in Fig. 20 beispielhaft dargestellt - Adreßdaten a1 und a2 einen hohen ("H") logischen Pegel und Adreßdaten a3 einen niedrigen ("L") logischen Pegel auf­ weisen. Das Einschreibsteuersignal W′ geht auf einen niedri­ gen logischen Pegel über. Das Löschsteuersignal E geht auf einen niedrigen logischen Pegel über, bevor das Einschreib­ steuersignal W seinen Pegel ändert.

Da die Adreßdateneinheit a3 niedrig ist, ist der Decoder D1 nicht gewählt, so daß ein Ausgangssignal eines hohen logischen Pegels am Ausgangsknotenpunkt N1 erzeugt wird. Das Ausgangssignal wird über Inverter I2, I3 und I4 zum Zellentransistor M1 geliefert, so daß dessen Steuergate CG1 auf einen hohen Pegel übergeht. Das Ausgangssignal des Decoders D1 wird dem NOR-Glied G2 des nachgeschalteten De­ coders D2 aufgeprägt.

Gemäß Fig. 18 wird der Decoder D2 mit Adreßdaten a1, a2 und a3 beschickt, so daß dieser Decoder nicht gewählt ist und damit an seinem Ausgang N2 ein Ausgangssignal des nied­ rigen Pegels liefert. Das Steuergate CG2 des Zellentran­ sistors M2 geht daher auf den hohen Pegel über. Das Aus­ gangssignal des Decoders D2 wird weiterhin dem nachgeschal­ teten Decoder D3 eingespeist. Auf ähnliche Weise wird der Decoder Di mit dem Ausgangssignal des vorgeschalteten De­ coders Di-1 und seinen eigenen Eingabeadreßdaten beschickt. Alle Decoder erzeugen ein Ausgangssignal eines niedrigen logischen Pegels, bis eine gewählte Speicheradresse erreicht ist.

Beim obigen Beispiel wird der Decoder D5 mit Adreßdaten a1, a2 und a3 beschickt, deren Pegel jeweils hoch sind (Pegel "H"), und der Decoder D5 wird dadurch in den ge­ wählten Zustand gesetzt. Da zu diesem Zeitpunkt das Poten­ tial des Ausgangsknotenpunkts N4 des vorgeschalteten Deco­ ders D4 niedrig ist (Pegel "L"), besitzt das Potential des Ausgangsknotenpunkts N5 des Decoders D5 den hohen Pegel. Obgleich dabei der Decoder D6 nicht gewählt ist, liegt an seinem Ausgangsknotenpunkt N1 ein hohes Potential an, weil ein hochpegeliges Ausgangssignal des vorgeschalteten Deco­ ders D5 dem NOR-Glied G2 des Decoders D6 als Einschreibsteuer­ signal eingespeist wird. Das gleiche gilt für die Ausgangs­ knotenpunkte N7 und N8 der nachgeschalteten Decoder D7 und D8.

Auf diese Weise werden gemäß Fig. 20 die Steuergates CG1 bis CG4 der Speicherzellen M1 bis M4 an der Seite der Drain-Ele­ ktrode der gewählten Speicherzelle M5 sämtlich mit dem hochpegeligen Signal beschickt, während das Steuergate CG5 der Speicherzelle M5 und die Steuergates CG6 bis CG8 der Speicherzellen an der Seite der Source-Elektrode der ge­ wählten Zelle M5 sämtlich mit dem niedrigpegeligen Signal beschickt werden. Wenn der Bitleitung BL ein hochpegeliges Signal zugespeist wird, leiten die Kanäle der Speicherzel­ len M1 bis M4, wobei ein starkes elektrisches Feld zwischen das Steuergate und das Substrat jeder der Speicherzellen M1 bis M4 angelegt wird. Infolgedessen wer­ den am floating Gate angesammelte oder aufgespeicherte Elek­ tronen mittels des Tunneleffekts zum Substrat entleert, wobei eine Dateneinheit "1" in die Speicherzellen M1 bis M4 eingeschrieben wird. In den an der Seite der Source-Elek­ trode der gewählten Speicherzelle M5 befindlichen Speicher­ zellen M6 bis M8 liegt kein elektrisches Feld zwischen Steuergate und Substrat an, mit dem Ergebnis, daß die be­ reits eingeschriebenen Daten in keinem Fall vernichtet wer­ den.

Wenn bei der Decoderschaltung 120 gemäß Fig. 18 das Lösch­ steuersignal E hoch wird, gehen die Ausgangsknotenpunkte N1 bis N8 der Decoder D1 bis D8 auf den niedrigen Pegel über, so daß den Steuergates CG1 bis CG8 der Speicherzel­ len M1 bis M8 der hohe Pegel "H" (bzw. das hochpegelige Signal) zugespeist wird. Wenn unter diesen Bedingungen die Bitleitung BL1 in den niedrigpegeligen Zustand gebracht wird, werden Elektronen aus dem Substrat in das floating Gate in jeder der Speicherzellen M1 bis M8 injiziert, so daß eine Gesamtlöschung stattfindet.

Die Decoderschaltung 120 kann auf die in Fig. 21 gezeigte Weise abgewandelt werden. Die abgewandel­ te Decoderschaltung 130 ist so ausgelegt, daß sie einen Vergleich zwischen Bezugsadreßsignalen v0, v1, v2, v3 und Eingabeadreßdaten a1, a2, a3 anstellt und nach Maßgabe des Vergleichsergebnisses eine hochpegelige Span­ nung an ein Steuergate oder Steuergates einer Speicherzelle bzw. von Speicherzellen an der Drain-Elektrode des gewähl­ ten Speicherzellentransistors Mi und eine niedrigpegelige Spannung an ein Steuergate des gewählten Speicherzellentran­ sistors Mi sowie an ein Steuergate oder an Steuergates einer Speicherzelle oder von Speicherzellen an der Source-Elek­ trodenseite des gewählten Speicherzellentransistors Mi an­ legt. Bei diesem Beispiel wird für den Vergleich zwischen den einzelnen Eingabeadressen a1, a2, a3 und einer entsprechen­ den Bezugsadresse v1, v2, v3 eine Subtraktion angewandt. Die Subtraktion der Binärziffern erfolgt durch Addition des "Zweierkomplements" eines Minuenden. Dementsprechend wird die Bezugsadresse v0, v1, v2, v3 im "Zweierkomplement" auf die in der folgenden Tabelle angegebene Weise gebildet:

Die so gebildete Zweierkomplement-Bezugsadresse wird für Addition zu den Eingabeadreßdaten benutzt.

Es ist zu beachten, daß nur eine Größenbeziehung zwischen der Bezugsadresse und der Eingabeadresse von Bedeutung ist und dem Rechenergebnis selbst keinerlei Bedeutung zugemessen zu werden braucht. Aufmerksamkeit ist daher einem Übertragerzeugungsteil eines Addierkreises zu widmen. Das niedrigstwertige Bit a1 der Eingabeadresse und das niedrigstwertige Bit v3 der Decoderadresse werden einem Übertragerzeugungsteil eines Halbaddierers eingespeist. Das Ausgangssignal des Halbaddie­ rers, das nächst höherwertige Bit a2 der Eingabeadresse und das nächst höherwertige Bit v2 werden einem Übertrag­ erzeugungsteil des Volladdierers eingespeist. Auf ähnliche Weise wird ein Übertragerzeugungsteil eines Volladdierers zur Bestimmung des Pegels der Steuergates CG1 bis CG8 be­ nutzt.

Es sei angenommen, daß in die Speicherzelle M5 wie bei der vorher beschriebenen Ausführungsform eingeschrieben wer­ den soll. Dabei entspricht die Eingabeadresse a1 = "H", a2 = "H", a3 = "L". Dies wird als dreistellige Binärziffer "001" für Addition zur Decoderadresse v1, v2, v3 betrachtet. Als Additionsergebnis wird eine hochpegelige ("H") Spannung an die Steuergates CG1 bis CG4 angelegt, während den Steuergates CG5 bis CG8 eine niedrigpegelige ("L") Spannung aufgeprägt wird. Zudem wird v0 benutzt, um festzustellen, ob ein von der Berechnung bis zum höchstwer­ tigen Bit resultierender Übertrag positiv oder negativ ist.

Fig. 22 veranschaulicht den Aufbau einer Decoderschaltung 140 gemäß einer weiteren Ausführungsform. Die Eingabeadresse (a1, a2, a3) kann acht Kombinationen liefern oder darstellen: (0, 0, 0); (0, 0, 1); (0, 1, 0); 0, 1, 1); (1, 0, 0); (1, 0, 1); (1, 1, 0); und (1, 1, 1). Die Decoder-Gateschaltung ist ausgelegt zum vorhergehenden und festen Bestimmen, daß der hohe Pegel ("H") bis zur be­ treffenden Einheit CG1 bis CG8 für jede der Kombinationen der Eingabeadresse angelegt werden soll. Mit W ist ein Ein­ schreibsteuersignal, mit E ein Löschsteuersignal bezeich­ net. Für das Einschreiben gilt W = "H" und = "H". Wenn unter diesen Bedingungen (a1, a2, a3) = (0, 0, 0) gilt, so gilt CG1 bis CG7 = "H" und CG8 = "L", so daß damit die Speicherzelle M8 gewählt ist. Im Fall von (0, 0, 1) gilt CG1 bis CG6 = "H" und CG7, CG8 = "L", so daß die Spei­ cherzelle M7 gewählt ist. Im Fall von (0, 1, 0) gilt CG1 bis CG5 = "H" und CG6 bis CG8 = "L", so daß auf diese Weise die Speicherzelle M6 gewählt ist. Für (0, 1, 1) gilt CG1 bis CG4 = "H" und CG5 bis CG8 = "L", so daß die Spei­ cherzelle M5 gewählt ist. Im Fall von (1, 0, 0) gilt CG1 bis CG3 = "H" und CG4 bis CG8 = "L", so daß damit die Speicherzelle M4 gewählt ist. Für (1, 0, 1) gilt CG1 bis CG2 = "H" und CG3 bis CG8 = "L", so daß die Speicherzelle M3 gewählt ist. Für (1, 1, 0) gilt CG1 = "H" und CG2 bis CG8 = "L", so daß die Speicherzelle M2 gewählt ist. Im Fall von (1, 1, 1) gilt schließlich CG1 bis CG8 = "L", so daß die Speicherzelle M1 gewählt ist.

Fig. 23 ist ein Längsschnitt durch einen NAND-Zellenblock eines EEPROMs gemäß einer dritten Ausführungsform. Dabei sind den Teilen von Fig. 4 entsprechende Teile mit densel­ ben Bezugsziffern wie vorher bezeichnet und nicht mehr im einzelnen erläutert.

Gemäß Fig. 23 sind N-Typ-Diffusionsschichten 150, 152, 154, 156, 158, 160 im Oberflächenbereich, von der Vorrichtungs- Trenn- und -Isolierschicht 36 umschlossen, über bzw. auf dem Substrat 32 ausgebildet. Wie bei den vorher beschriebe­ nen Ausführungsformen, dienen diese Diffusionsschichten als Source- und Drain-Elektroden benachbarter Zellentran­ sistoren Mi und Mi+1. In der N-Schicht 150, die über das Kontaktloch 30 mit dem Aluminiumstreifen 34 verbunden ist, ist eine stark dotierte N-Typ-Diffusionsschicht 162 ausge­ bildet, wodurch der ohmsche Kontaktwiderstand herabgesetzt wird. Die als Source- und Drain-Elektroden von NAND-Zellen­ transistoren M1 bis M4 dienenden Diffusionsschichten 150, 152, 154, 156, 158 und 160 besitzen eine niedrigere Fremd­ stoffkonzentration als die Source- und Drain-Diffusions­ schichten von die peripheren Schaltkreise bilden­ den Transistoren.

Im folgenden ist ein Verfahren zur Herstellung des NAND-Zellentransistor-Arrays beschrieben. Zur Bildung einer ersten Gate-Isolierschicht wird eine thermische Oxidschicht 40 einer Dicke von 5-20 nm auf das Substrat 32 aufgebracht. Auf der Gate-Isolierschicht 40 werden Polysiliziumschich­ ten 38 einer Dicke von 200-400 nm ausgebildet, die als frei­ schwebende bzw. floating Gates von Zellentransistoren M1 bis M4 dienen. Als zweite Gate-Isolierschicht wird eine thermische Oxidschicht 44 bis zu einer Dicke von 15-40 nm über den bzw. auf die Schichten 38 aufgebracht. Über der zweiten Gate-Isolierschicht 44 werden 200-400 nm dicke Poly­ siliziumschichten 42 erzeugt, die als Steuergates eines Wähltransistors Qs1 und von Zellentransistoren M1 bis M4 dienen. Die Steuergateschichten 42 der Zellentransistoren M1 bis M4 bilden parallele Wortleitungen W1.

Es ist zu beachten, daß die Steuergateschicht 42 nach dem Ätzung-Musterbildungsprozeß an der floating Gate-Schicht 38 jedes Speicherzellentransistors Mi in NAND-Zellen, die einander in Richtung der Kanalbreite benachbart sind, er­ zeugt wird und daß die floating Gate-Schicht 38 und die Steuergateschicht 42 jedes Zellentransistors Mi unter Ver­ wendung derselben Ätzmaske gleichzeitig in bezug auf die Richtung ihres Kanals gemustert werden. Infolgedessen wer­ den in jedem Transistor Mi das floating Gate und das Steuer­ gate mit Selbstjustierung aufeinander ausgerichtet. Source- und Drain-Diffusionsschichten 150, 152, 154, 156, 158, 160 werden ausgebildet durch Implantieren bzw. Injizieren von N-Typ-Fremdatomen (z. B. Phosphor) in das Substrat 32 bei einer Beschleunigungsspannung von 40 kV und mit einer Dosis von 7 × 10¹⁴/cm² unter Verwendung der Gateschichten als Maske. Der Spitzenwert der Fremdatomkonzentration in diesen Diffusionsschichten wird auf unter 10¹²/cm³ eingestellt. Diese Diffusionsschichten werden in einem Prozeß erzeugt, der von einem Herstellungsprozeß für Source- und Drain-Schichten der Transistoren in den peripheren Schaltkrei­ sen des EEPROMs getrennt ist. In jedem Zellentransistor M1 bis M4 der so hergestellten NAND-Zelle überlappen die Source- und Drain-Diffusionsschichten (z. B. die Schichten 152 und 154 im Zellentransistor M1) die floating Gate-Schicht 38 über eine Strecke d. Diese Strecke d beträgt we­ niger als 0,5 µm.

Ein das Kontaktloch 30 kontaktierender Oberflächenbereich der Diffusionsschicht 150 wird durch Ionenimplantation mit z. B. Arsen dotiert, um darin eine N⁺-Schicht 162 zu erzeu­ gen. Hierbei werden für die Ionenimplantation eine Beschleu­ nigungsspannung von 100 kV und eine Dosis von 5 × 10¹⁵/cm² angewandt. Ein thermischer Prozeß zum Aktivieren der Fremd­ atome nach der Ionenimplantation wird etwa 30 Minuten lang bei 950°C in einer gasförmigen N₂-Atmosphäre durchgeführt.

Da bei der beschriebenen Ausführungsform die Source- und Drain-Elektroden der ein NAND-Zellen-Array bildenden Tran­ sistoren aus leicht bzw. niedrig dotierten Diffusionsschich­ ten gebildet sind, kann das Auftreten eines Übergangsdurch­ bruchs auch dann minimiert werden, wenn die Drain-Schich­ ten im Einschreibmodus des EEPROMs mit einer hohen Rück­ wärts- oder Sperrspannung beschickt werden. Weiterhin kann in jedem Zellentransistor die Aushaltespannung zwischen floating Gate 38 und den entsprechenden Diffusionsschich­ ten erhöht werden, wodurch der Dateneinschreibspielraum verbessert wird. Wenn zudem die Fremdatomkonzentration im Siliziumsubstrat 32 mit abnehmender Fremdatomkonzentration in den Source- und Drain-Diffusionsschichten vergrößert wird, ist das NAND-Zellen-Array vor dem ungünstigen Ein­ fluß von parasitären Feldeffekttransistoren geschützt.

Bei den beschriebenen Ausführungsformen kann das Steuer­ spannungs-Anlegungsschema im Einschreibmodus auf die in Fig. 24 gezeigte Weise abgewandelt werden, wobei in die­ ser Figur mit SG eine Gatespannung zum Wähltransistor, mit CGi eine Steuergatespannung zum NAND-Zellentransistor Mi, dessen einfachstes Beispiel in Fig. 4 gezeigt ist, und mit BL ein Potential an einer entsprechenden Bitleitung bezeichnet sind.

Um gemäß Fig. 24 im Dateneinschreibmodus zuerst in die Spei­ cherzelle M4 einzuschreiben, werden die Spannung am Gate SG des Wähltransistors SG und die Wortleitungsspannungen an den Steuergates CG1 bis CG4 der Zellentransistoren M1 bis M4 vorübergehend auf Masse­ potential (0 V) gesetzt. Die Steuergatespannung (CG4) des gewählten Zellentransistors M4 bleibt auf dem Massepotential festgelegt, während die Steuergatespannungen (CG1 bis CG3) der anderen Zellentransistoren M1 bis M3 auf einen hohen ("H") Pegel (23 V) geändert werden. Infolgedessen können Daten in die Speicherzelle M4 eingeschrieben werden.

Nach dem Einschreiben in die Speicherzelle M4 wird die Span­ nung an der betreffenden Bitleitung zwangsweise auf einen logischen Pegel "0" herabgesetzt, bevor die Steuergatespan­ nung (CG3) auf Massepotential abfällt, um die nächste Spei­ cherzelle M3 zu wählen. Diese Zeitdifferenz ist in Fig. 24 mit "τ" bezeichnet. Die Spannung am Wählgate SG wird nach der Änderung der Steuergatespannung (CG3) ebenfalls von einem hohen Pegel (23 V) auf einen niedrigen Pegel (0 V) geändert. Ebenso wird nach dem Einschreiben in die Speicher­ zelle M3 die Spannung an der betreffenden Bitleitung BL zwangsweise auf einen logischen Pegel "0" verringert, be­ vor die Steuergatespannung (CG2) auf das Massepotential abfällt, um die nächste Speicherzelle M2 zu wählen. Nach dem Einschreiben in die Speicherzelle M2 wird die an der betreffenden Bitleitung BL liegende Spannung zwangsweise auf einen logischen Pegel "0" verringert, bevor die Steuer­ gatespannung (CG1) auf Massepotential abfällt, um die letzte Speicherzelle M1 zu wählen.

Mittels dieser Anordnung kann im Intervall τ vor dem Wäh­ len der Speicherzelle Mi ein Knotenpunkt bzw. zwischen dem gewählten Zellentransistor Mi und dem benachbarten Zellentransistor Mi+1 auf ein niedriges Poten­ tial gesetzt werden. Damit kann eine Änderung oder Abwei­ chung des Schwellenwerts der Speicherzellen unterdrückt werden, wodurch die Stabilität und Zuverlässigkeit des Be­ triebs für das Einschreiben von Daten in jede Speicherzel­ le Mi verbessert werden.

Jeder NAND-Zellentransistor Mi bei den beschriebenen Aus­ führungsformen kann so abgewandelt werden, daß er einen Querschnittsaufbau gemäß den Fig. 25 und 26 bzw. 27 aufweist, die eine typische Speicherzelle M1 veranschau­ lichen. In diesen Figuren sind den Teilen von Fig. 4 oder Fig. 23 entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet und daher nicht mehr im einzelnen erläutert.

Bei dieser Abwandlung weist die floating Gate-Schicht 38′ an ihrer Bodenfläche oder Unterseite einen Vorsprung 150 auf, mit dem Ergebnis, daß die zwischen Substrat 32 und floating Gate 38′ eingefügte erste Gate-Isolierschicht 40 gemäß Fig. 26 teilweise verdünnt ist. N⁺-Drain- und Source-Dif­ fusionsschichten 152 und 154 des Zellentransistors M1 sind jeweils im Substrat 32 so erweitert ausgebildet, daß sie die floating Gate-Schicht 38′ überlappen. Die N⁺-Diffu­ sionsschicht 152 erstreckt sich unter den Vorsprung 150 der floating Gate-Schicht 38′ bzw. unter den verdünnten Abschnitt 40a der ersten Gate-Isolierschicht 40. Bei die­ ser Anordnung ist das interne elektrische Feld in der Gate-Iso­ lierschicht 40 im Bereich 40a am höchsten. Im Lösch- oder Einschreibmodus erfolgt daher die Bewegung von Ladungs­ trägern zwischen floating Gate 38′ und Drain 152 nur durch den dünnlagigen Abschnitt 40a der Gate-Isolierschicht 40. Auch wenn dabei die Steuergatespannung Vcg1 oder die Wort­ leitungsspannung Vw1 nicht sehr hoch eingestellt ist, kann demzufolge die Bewegung der Ladungsträger zwischen floating Gate 38′ und Drain 152 effektiv unterstützt werden. Hier­ durch werden verbesserte Lösch/Einschreib-Eigenschaften des EEPROMs und erhöhte Einschreibgeschwindigkeit gewähr­ leistet.

Obgleich vorstehend spezifische Ausführungsformen der Er­ findung beschrieben sind, sind dem Fachmann ersichtlicher­ weise verschiedene Abwandlungen möglich.

Beispielsweise können im NAND-Zellenblock Bi mit den ersten und zweiten Wähltransistoren Qs1 bzw. Qs2 die Kanallänge L2 des zweiten Wähltransistors Qs2 für die selektive Ver­ bindung des NAND-Zellen-Arrays mit Massepotential Vs klei­ ner ausgelegt werden als die Kanallänge L1 des ersten Wähl­ transistors Qs1 für die selektive Verbindung des Transistor-Arrays mit einer entsprechenden Bitleitung BLi, wie dies in Fig. 27 deutlich (in übertriebenem Maßstab) dargestellt ist. Mit einer solchen Anordnung wird eine Verbesserung des Durchgriffs des EEPROMs erzielt.

Bei den vorstehend beschriebenen Ausführungsformen sind Speicherzellen mit jeweils dem floating Gate vorgesehen. Bei erfindungsgemäßen EEPROMs können jedoch auch Speicher­ zellen mit der MNOS-Struktur verwendet werden, in welcher ein Siliziumnitridfilm und ein Siliziumoxidfilm zur Bildung einer Ladungsspeicherschicht vorgesehen sind.

Claims (6)

1. Nicht-flüchtige elektrisch löschbare und program­ mierbare Halbleiter-Speichervorrichtung, umfassend:

• - ein Halbleitersubstrat (32)
• - ein Feld von in Zeilen und Spalten vorgesehenen Speicherzellen (N), die auf dem Halbleitersub­ strat (32) angeordnet sind und in eine Vielzahl von Abschnitten unterteilt sind, welche zwei entgegengesetzte erste und zweite Knoten haben, wobei jeder der Abschnitte (B) eine vorbestimmte Anzahl von in Reihe verbundenen Speicherzellen­ transistoren (M) aufweist, deren jeder einen Ladungsspeicherteil (38, 38′) und ein Steuergate (42) hat,
• - parallele Bitleitungen (BL), die mit den ersten Knoten der Abschnitte (B) auf dem Halbleitersub­ strat (32) gekoppelt sind, und
• - eine Spannungssteuereinrichtung (16, 82, 120, 130, 140), die die Speicherzellentransistoren (M) mit geeigneten Spannungen versorgt, um die Spei­ cherzellentransistoren (M) wahlweise zu program­ mieren,

dadurch gekennzeichnet, daß

• - die Spannungssteuereinrichtung (16, 82, 120, 130, 140) sequentiell die in einem bestimmten Abschnitt (B11) enthaltenen Speicherzellentran­ sistoren (M) in einer derartigen Reihenfolge pro­ grammiert, daß der Speicherzellentransistor (M4) der letzten Stufe, der nahe dem zweiten Knoten gele­ gen ist, zuerst einer Programmierung unterworfen ist, während der Speicherzellentransistor (M1) der ersten Stufe, der nahe dem ersten Knoten mit einer hiermit zugeordneten Bitleitung gekoppelt ist, zu­ letzt programmiert wird, und
• - die Spannungssteuereinrichtung ferner einen gerade gewählten Speicherzellentransistor (M) in dem be­ stimmten Abschnitt (B11) programmiert, indem sie elektrische Ladungsträger zwischen dem Halbleiter­ substrat (32) und dem Ladungsspeicherteil (38) des gerade gewählten Speicherzellentransistors tunneln läßt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß die Koppelkapazität zwi­ schen dem Ladungsspeicherteil (38) und dem Halblei­ tersubstrat (32) in jedem Speicherzellentransistor kleiner ist als die Koppelkapazität zwischen dem Ladungsspeicherteil (38) und dessen Steuergate (42).

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Ladungsspeicher­ teil eine elektrisch potential freie Gateschicht ist.

4. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch:
eine an dem ersten Knoten jedes Abschnittes ange­ ordnete erste Schalteinrichtung (Qs1), die den Ab­ schnitt selektiv mit der zugeordneten Bitleitung verbindbar macht,
eine an dem zweiten Knoten jedes Abschnittes ange­ ordnete zweite Schalteinrichtung (Qs2), die den Abschnitt selektiv an einen vorbestimmten Poten­ tialpegel anlegbar macht, wobei:
die zweite Schalteinrichtung (Qs2) eine geringere Kanallänge als die erste Schalteinrichtung (Qs1) hat.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die ersten und zweiten Schalteinrichtungen (Qs1, Qs2) Metall-Isolator-Halb­ leiter-Feldeffekttransistoren umfassen.