DE69119277T2

DE69119277T2 - Nichtflüchtiger Halbleiterspeicher

Info

Publication number: DE69119277T2
Application number: DE69119277T
Authority: DE
Inventors: Masamichi Asano
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-28
Filing date: 1991-02-28
Publication date: 1996-10-02
Anticipated expiration: 2011-03-01
Also published as: US5418742A; KR920000079A; EP0447856B1; JPH03250495A; US5761119A; EP0447856A1; DE69119277D1; JP2624864B2

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen nicht-flüchtigen Haibleiterspeicher, dessen Daten elektrisch gelöscht werden können, und insbesondere einen nicht-flüchtigen Halbleiterspeicher, der einen fehlerhaften Betrieb von nichtgewählten Zellen verhindern kann, indem die Zeit verkürzt wird, während der eine Spannungsbelastung an die nichtgewählten Zellen angelegt wird.

Hintergrund der Erfindung

Ein elektrisch löschbares und programmierbares ROM (EEPROM) kann Daten unter Verwendung eines elektrischen Signals löschen und schreiben, während es auf einer Schaltungsplatine angebracht ist. Deshalb ist es nützlicher als ein EEPROM eines Typs mit ultravioletter Löschung. Für die Verwendung mit Steuerschaltungen, EC-Karten (Speicherkarten) und dergleichen steigt deshalb die Nachfrage nach EEPROMs schnell. Die Us-A-4 366 555 offenbart ein EEPROM mit einer Vielzahl von getrennten Speicherzellen, die in einer Matrixformation angeordnet sind. Die unerwünschte Löschung von nicht-gewählten Speicherzellen während eines Einschreibebetriebs wird hier durch eine bevorzugte Rationierung der Kapazitäten zwischen Speicherzellen verhindert. Um insbesondere ein EEPROM mit einer großen Kapazität zu realisieren, weist dessen Speicherzelle den Aufbau auf, so wie er beispielsweise in den Figuren 7A bis 7C gezeigt ist.
Figur 7A ist eine ein Musterlayout zeigende Draufsicht, Figur 7B ist eine Querschnittsansicht entlang einer Schnittlinie B- B aus Figur 7A und Figur 7C ist eine Querschnittsansicht entlang einer Schnittlinie C-C in Figur 7A. In diesen Figuren bezeichnet eine Bezugszahl 11 ein Schwebungsgate, welches aus einer ersten Polysiliziumschicht hergestellt ist. Eine Bezugszahl 12 bezeichnet ein Löschgate, welches aus einer zweiten Polysiliziumschicht hergestellt ist. Eine Bezugszahl 13 bezeichnet ein Steuergate, welches aus einer dritten Polysiliziumschicht gebildet ist. Das Steuergate 13 wird auch als eine Wortleitung verwendet. Eine Bezugszahl 14 bezeichnet ein P-Typ Substrat. Bezugszahlen 15 und 16 bezeichnen eine Source bzw. eine Drain, die aus einer N&spplus;-Typ Diffusionsschicht hergestellt und auf dem Substrat 14 gebildet sind. Eine Bezugszahl 17 bezeichnet ein Kontaktloch. Eine Bezugszahl 18 bezeichnet eine Datenleitung, die aus einer Aluminiumschicht gebildet ist, die mit der Drain 16 über das Kontaktloch 17 verbunden ist. Eine Bezugszahl 19 bezeichnet einen Gateisolationsfilm an dem Transistorbereich des Schwebungsgates mit einer Dicke von 300 Å. Eine Bezugszahl 20 bezeichnet einen Gateisolationsfilm, der eine Dicke von 350 Å aufweist und zwischen dem Schwebungsgate 11 und dem Löschgate 12 gebildet ist. Eine Bezugszahl 21 bezeichnet einen Gateisolationsfilm, der zwischen dem Schwebungsgate 11 und dem Steuergate 13 gebildet ist. Dieser Gateisolationsfilm 21 ist aus einem Dreischichtstrukturfilm mit einem Oxid-Nitrid-Oxid-(O-N-O)-Aufbau gebildet. Eine Bezugszahl 22 bezeichnet einen Gateisolationsfilm, der zwischen dem Löschgate 12 und dem Steuergate 13 gebildet ist und ebenfalls den O-N-O-Aufbau aufweist. Eine Bezugszahl 23 bezeichnet einen Gateisolationsfilm an einem Wähltransistorbereich, der die Polysiliziumschicht 13 als seine Gatelektrode bezeichnet. Eine Bezugszahl 24 bezeichnet einen Feldisolationsfilm und 25 bezeichnet einen Zwischenschichtisolations film.
Das Ersatzschaltbild der in den Figuren 7A bis 7C gezeigten Speicherzelle ist in Figur 8 gezeigt und das Ersatzschaltbild des Kapazitätssystems ist in Figur 9 gezeigt. In Figur 8 bezeichnet VD ein Drainpotential, VS ein Sourcepotential, VFG ein Schwebungsgatepotential, VEG ein Löschgatepotential und VCG ein Steuergatepotential. In Figur 9 bezeichnet CFC eine Kapazität zwischen dem Schwebungsgate 11 und dem Steuergate 13, CFE eine Kapazität zwischen dem Schwebungsgate 11 und dem Löschgate 12, CFD eine Kapazität zwischen dem Schwebungsgate 11 und der Drain 16 und CFS eine andere Kapazität, so wie sie von dem Schwebungsgate 11 gesehen wird. In diesem Kapazitätssystern ist der Anfangswert Q(I) von elektrischer Ladung, die in allen Kondensatoren gespeichert ist, durch die folgende Gleichung gegeben.
Q(I) = (VFG - VCG) CFC + (VFG - VEG) CFE + (VFG - VD) CFD + (VFG - VS) CFS ... (1)
Die Gesamtkapazität CT ist mit der folgenden Gleichung gegeben
CT = CFC + CFE + CFD + CFS ... (2)
Die an das Schwebungsgate angelegte Spannung VFG ist deshalb durch die folgende Gleichung gegeben.
VFG = { (VCG CFC + VEG CFE + VD CFD + VS CFS)/CT} + {Q(I)/CT} ... (3)
Wenn man Q(i)/CT = VFG(i) und VS = 0 V in die Gleichung (3) einsetzt, erhält man
VFG = { (VCG CFC + VEG CFEb + VD CFD)/CT} + VFG(I) ... (4)
Speicherzellen, die jeweils wie oben beschrieben konstruiert sind, sind tatsächlich innerhalb eines Speicherzellenfelds in einer Matrix angeordnet. Zur Vereinfachung der Beschreibung ist in Figur 10 ein Vierbit-Speicherfeld mit vier Speicherzellen M1 bis M4 gezeigt. Jede Drain 16 der vier Speicherzellen M1 bis M4 ist mit zwei Datenleitungen DL1 und DL2 verbunden. Jedes der Steuergates 13 ist mit zwei Wortleitungen WL1 und WL2 verbunden. Die Löschgates 12 sind gemeinsam mit einer Löschleitung EL verbunden und an die Sourcen wird eine Bezugsspannung (z.B. 0 V) geliefert.
In dem Speicherzellenfeld, welches wie oben beschrieben konstruiert ist, wird ein Datenwert kollektiv für alle Speicherzellen M1 bis M4 gelöscht. Genauer gesagt werden das Sourcepotential VS, das Drainpotential VD und das Steuergatepotential VCG jeder Speicherzelle auf 0 V eingestellt (d.h., die Datenleitungen DL1 und DL2 und die Wortleitungen WL1 und WL2 werden auf 0 V gesetzt) und das Löschgatepotential VEG wird auf ein hohes Potential (z.B. +20 V) gesetzt. In diesem Fall werden durch den Fowler- Nordheim Tunneleffekt Elektronen in dem Schwebungsgate 11 an das Löschgate 12 durch das elektrische Feld emittiert, so daß das Schwebungsgate 11 positiv geladen wird. Unter der Annahme, daß das Potential VFG(I) des Schwebungsgates 11 auf beispielsweise +3 V ansteigt (wenn man in diesem Fall annimmt, daß die Schwellspannung VTH des Schwebungsgatetransistors 1 V ist), wird dann eine Inversionsschicht unter dem Schwebungsgate 11 gebildet, so daß die Schwellspannungen der Speicherzellen M1 bis M4 niedriger werden. Dieser Zustand nimmt an, daß ein Datenwert "1" gespeichert wird.
Als nächstes wird das Einschreiben von Daten in eine gewählte Speicherzelle, z.B. eine Speicherzelle M1 in dem Speicherzellenfeld betrachtet. Um Daten in die gewählte Speicherzelle M1 zu schreiben, wird das Steuergatepotential VCG (das Potential an der Wortleitung WL1) für die gewählte Speicherzelle auf ein hohes Potential, z.B. +12,5 V gesetzt, das Drainpotential VD (das Potential an der Datenleitung DL1) wird auf ein hohes Potential, z.B. +10 V, gesetzt und die Sourcespannung VS und die Potentiale an der Datenleitung DL2 und der Wortleitung WL2 werden auf 0 V gesetzt. Das Löschgatepotential VFG wird beispielsweise auf +5 V gesetzt, so daß das Potential an dem Schwebungsgate 11 ansteigt, um ein Einschreiben von Daten in die gewählte Zelle M1 zu erleichtern. Der Heißelektroneneffekt tritt in der Nähe der Drain 16 der gewählten Zelle M1 auf, so daß Elektronen, die durch eine Stoßionisation erzeugt werden, in das Schwebungsgate 11 hinein injiziert werden. Mit dem Steuergatepotential VCG von 12,5 V wird das Schwebungsgatepotential VFG gemäß der Gleichung (4) 10,5 V. Allerdings ist das Potential an dem Löschgate 12, gesehen von dem Schwebungsgate 11 aus -5,5 V, da das Löschgatepotential VEG 5 V ist. Durch Anlegung von 5 V an das Löschgate 12 wie in dem obigen Fall wird ein elektrisches Feld relativ zu dem Löschgate bei dem Schwebungsgate einer nicht-gewählten Zelle M2, die mit der gleichen Wortleitung wie diejenige der gewählten Zelle M1 verbunden ist, entspannt. Demzufolge kann ein fehlerhafter Betrieb wegen einer fehlerhaften Dateneinschreibung verhindert werden, was zu einer verbesserten Zuverlässigkeit führt. Abgesehen von der obigen Diskussion ändert sich die Spannungsbelastung, die zwischen die Drain 16 und das Schwebungsgate angelegt ist, beträchtlich in Abhängigkeit davon, ob der Datenwert einer Speicherzelle "1" oder "0" ist. Die zwischen die Drain 16 und das Schwebungsgate 11 von jeder der vier Speicherzellen M1 bis M4 angelegten Spannungsbelastungen sind in Tabelle 1 zusammengefaßt. Zelle Zellendaten Modus Dateneinschreibung möglicher Schreibfehler möglicher Löschfehler
Die maximale Spannungsbelastung an das Schwebungsgate von den nicht-gewählten Speicherzellen M2 bis M4 in Figur 10 ist an die nicht-gewählte Speicherzelle M3 angelegt, wenn sie einen Datenwert "0" aufweist, wobei das Steuergate davon mit der Wortleitung WL2 verbunden ist, die unterschiedlich zu der Wortleitung WL1 der gewählten Speicherzelle M1 ist. Jnsbesondere und wie aus Tabelle 1 ersichtlich wird eine Spannung von +13,0 V zwischen das Schwebungsgate 11 und die Drain 16 der nicht-gewählten Zelle M3 angelegt. Es ist deshalb wahrscheinlich, daß Elektronen in dem Schwebungsgate 11 an die Drain emittiert werden und in einigen Fällen besteht eine Gefahr einer fehlerhaften Löschung des Datenwerts. Der Fall bei dem ein fehlerhafter Betrieb am zweitwahrscheinlichsten ausgeführt wird, ist für die Speicherzelle M2, wenn sie einen Datenwert "1" aufweist. In diesem Fall ist es wahrscheinlich, daß Elektronen in das Schwebungsgate injiziert werden, was eine Gefahr eines fehlerhaften Einschreibens eines Datenwerts zur Folge hat.
Figur 11 ist ein Schaltbild, welches einen herkömmlichen Speicher mit Speicherzellen aufweist, die voranstehend beschrieben wurden. In Figur 11 ist jede der Zellen 30 in einem Speicherzellenfeld 31 mit n-Datenleitungen DL1 bis DLn verbunden und jedes Steuergate 13 ist mit m-Wortleitungen WL1 bis WLm verbunden. Löschgates 12 der Speicherzellen 30 sind gemeinsam mit einer Löschleitung EL verbunden und eine Referenzspannung, z.B. 0 V ist an die Sourcen 15 angelegt. Die Löschgates von allen Speicherzellen 30 in dem Speicherzellenfeld sind zusammengeschaltet, so daß eine Spannung VEG an die Löschgates von allen Speicherzellen 30 gleichzeitig angelegt wird, wenn ein Datenwert eingeschrieben wird. In Figur 11 bezeichnet eine Bezugszahl 32 einen Zeilendecoder, 33 einen Spaltendecoder, 34-1 bis 34-n Spaltenwähltransistoren, 35 eine Busleitung, 36 eine Dateneingabeschaltung, 37 eine Leseverstärkerschaltung, 38 eine Datenausgabeschaltung, 39 eine Löschspannungs- Boosterschaltung und 41 einen Adreßpuffer.
Es sei der Fall betrachtet, bei dem eine Zeit t benötigt wird, um einen Datenwert in eine Zelle (ein Bit) einzuschreiben und ein Datenwert sequentiell für alle Bits eingeschrieben wird. Die maximale Zeit, während der eine Belastung an die nicht-gewählte Speicherzelle angelegt ist, wird (m-1) x t pro einem Bit (einer Zelle) (beispielsweise ist die Belastungszeit für eine nicht-gewählte Speicherzelle N3 in dem möglichen fehlerhaften Datenlöschzustand, wie in Tabelle 1 beschrieben, die Zeitdauer, in der 0 V an das Steuergate 13 angelegt wird und 10 V an die Drain 16 angelegt wird) . Andererseits wird die maximale Zeit, während der eine Belastung an eine nicht-gewählte Speicherzelle angelegt wird (n-1) x t pro einem Bit (eine Zelle) (beispielsweise ist die Belastungszeit für eine nicht-gewählte Speicherzelle M2 in dem möglichen fehlerhaften Dateneinschreibezustand, wie in Tabelle 1 beschrieben, die Zeitdauer, in der 12,5 V an das Steuergate 13 angelegt wird und 0 V an die Drain 16 angelegt wird). Wie voranstehend beschrieben bezeichnet m die Anzahl von Zeilen und n bezeichnet die Anzahl von Spalten.
Beispielsweise ist für einen Speicher mit 1 M Bit (128 K Worte x 8 Bit) n = 128 und m = 1024. Unter der Annahme, daß eine Dateneinschreibezeit für ein Bit 1 ms ist, ist die Belastungszeit während des möglichen fehlerhaften Datenlöschzustands folgendermaßen gegeben:
1 ms x (1024 - 1) = 1,023 Sekunden ... (a)
Die Belastungszeit während des möglichen fehlerhaften Dateneinschreibezustands ist folgendermaßen gegeben:
1 ms x 127 = 127 ms
Die Belastungszeiten stellen kein praktisches Problem dar, wenn man berücksichtigt, daß die Dicke des Isolationsfilms des Schwebungsgates 111 300 Å ist und daß die Wahrscheinlichkeit einer fehlerhaften Datenlöschung oder Einschreibung proportional zu der Belastungszeit ist.
Die Figuren 12A bis 12C zeigen ein zweites Beispiel einer herkömmlichen EEPROM-Zelle mit keinem Löschgate. Gleiche Elemente wie die in den Figuren 7A bis 7C tragen identische Bezugszahlen. Unterschiede zu dem EEPROM, welches in den Figuren 7A bis 7C gezeigt ist, bestehen darin, daß das in den Figuren 12A bis 12C gezeigte EEPROM kein Löschgate und keinen Wähltransistor mit dem Steuergate 13 an seinem Gate aufweist und das Schwebungsgate 11 mit der Source 15 und der Drain 16 in direktem Kontakt ist. Der Schwebungsgate-Isolationsfilm 19 ist so dünn wie ungefähr 100 Å gebildet.
Als nächstes wird das Betriebsprinzip des in den Figuren 12A bis 12C gezeigten EEPROMs beschrieben.
Beim Löschen von Daten wird eine Löschspannung von 10 V an die Source 15 angelegt, die Drain 16 wird veranlaßt, in einen Schwebungszustand überzugehen und 0 V wird an das Steuergate 13 angelegt. Infolgedessen wird über den dünnen Schwebungsisolationsfilm 19 über das Schwebungsgate 11 und die Source 15 eine hohe Spannung angelegt. In diesem Zustand werden durch den Eowler-Nordheim Tunneleffekt Elektronen in dem Schwebungsgate 11 an die Source 15 emittiert, um dadurch den Datenwert zu löschen.
Beim Einschreiben von Daten wird die Drain 16 auf ungefähr 6 V gelegt, die Source auf 0 V und das Steuergate 13 auf 12 V.
In diesem Zustand werden heiße Elektronen, die nahe an der Drain 16 erzeugt werden, in das Schwebungsgate 11 injiziert, um dadurch den Datenwert einzuschreiben.
Beim Lesen von Daten wird die Drain 16 auf 1 V gesetzt, die Source 15 auf 0 V und das Steuergate 13 auf 5 V. In diesem Zustand wird der Datenwert "0" oder "1" gelesen, der in Abhängigkeit davon bestimmt ist, ob Elektronen in dem Schwebungsgate 11 vorhanden sind oder nicht.
Die voranstehend beschriebenen Speicherzellen können auch anstelle der in Figur 11 gezeigten Speicherzellen verwendet werden, um ein Speicherzellenfeld zu bilden. In diesem Fall werden die Löschleitungen EL mit den Sourcen VS gemeinsam für alle Speicherzellen verbunden. Bei dieser Anordnung können Daten kollektiv für alle Speicherzellen gelöscht werden.
In der voranstehend beschriebenen ersten herkömmlichen Technik wird der Belastungszustand aller Speicherzellen bei einer kollektiven Löschung beseitigt. Selbst wenn Einschreibe- und Löschoperationen (im folgenden als W/E abgekürzt) beispielsweise 10&sup4; mal wiederholt werden, werden deshalb die Belastungen nicht akkumuliert, was somit kein Problem darstellt.
Allerdings wird bei einer kollektiven Löschung erzwungen, daß ein Datenwert gelöscht wird, der nicht gelöscht werden soll. In diesem Fall ist die Kollektivlöschung nicht von Nutzen und bringt vielerlei Schwierigkeiten mit sich. Um dieses Problem zu lösen kann man in Betracht ziehen, daß das Speicherzellengebiet in eine Vielzahl von kleinen Untergebieten (im folgenden als Blöcke bezeichnet) unterteilt wird und ein Datenwert auf Basis der Blockeinheit gelöscht wird (im folgenden als Blocklöschung bezeichnet) Insbesondere sind Löschgates von Speicherzellen, die mit zwei Wortleitungen verbunden sind, zusammengeschaltet. Beim Löschen von Daten wird eine einer Vielzahl von derartigen gemeinsamen Löschleitungen gewählt und mittels eines Löschdecoders (nicht gezeigt) mit einer Löschspannung VEG = 20 V versorgt. In dieser Weise werden nur Speicherzellen gelöscht, die zu dem gewählten Block gehören, wodurch eine Blocklöschung ermöglicht wird.
Es sei nun die Zeit betrachtet, während der eine Belastung an die nicht-gewählte Zelle für den Fall angelegt wird, daß Speicherzellen in Blöcke aufgeteilt sind. Zunächst sei der Fall der Belastungszeit bei einer möglichen fehlerhaften Dateneinschreibung (siehe Tabelle 1) betrachtet. Diese Belastungszeit ist die gleiche für die kollektive Löschung ohne eine Aufteilung in Blöcke. Als nächstes sei die Belastungszeit mit einer möglichen fehlerhaften Datenlöschung (siehe Tabelle 1) betrachtet. Die maximale Belastungszeit unter der Bedingung, daß alle Blöcke (entsprechend 1022 Wortleitungen) außer dem gewählten Block (entsprechend der 2 Wortleitungen) W/E-Operationen 10&sup4;-mal wiederholen, ist folgendermaßen gegeben:
1 ms x 1022 x 10&sup4; = 10200 Sekunden
Eine Eelastungszeit über eine derartig lange Dauer kann eine fehlerhafte Datenlöschung bewirken.
Die Speicherzelle des EEPROM in den Figuren 12A bis 12C, welches als das zweite herkömmliche Beispiel dargestellt ist, ist unter Verwendung von nur zwei Polysiliziumschichten aufgebaut, so daß sie sich für eine Miniaturisierung eignet. Allerdings wird wie voranstehend beschrieben bei einer Blocklöschung eine große Belastung an die Drain von nichtgewählten Zellen angelegt. Zusätzlich ist der Isolationsfilm 19 insbesondere bis zu 100 Å dünn, so daß eine praktische Blocklöschung schwierig ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung wurde unter Berücksichtigung der obigen Probleme durchgeführt. Es ist deshalb eine Aufgabe dieser Erfindung, einen nicht-flüchtigen Halbleiterspeicher bereitzustellen, der ein Speicherzellenfeld umfaßt, welches in eine Vielzahl von Blöcke aufgeteilt ist, wobei während einer Dateneinschreibung nicht erlaubt wird, daß eine Belastung an nicht-gewählte Blöcke angelegt wird, um dadurch einen fehlerhaften Betrieb von nicht-gewählten Speicherzellen während der Dateneinschreibung zu verhindern.
Diese Aufgabe wird durch einen nicht-flüchtigen Halbleiterspeicher gemäß Anspruch 1 gelöst. Ferner wird diese Aufgabe durch einen nicht-flüchtigen Halbleiterspeicher gemäß Anspruch 20 gelöst. Die Aufgabe wird ebenfalls von einem Halbleiterspeicher gemäß Anspruch 21 gelöst.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen zeigen
Figur 1 ein Schaltbild, welches eine erste Ausführungsform dieser Erfindung zeigt;
Figur 2 ein Schaltbild eines Teils des tatsächlichen Layoutmusters, welches ähnlich zu der in Figur 1 gezeigten Schaltung ist;
Figur 3A eine Draufsicht des Layoutmusters aus Figur 2;
Figuren 3B und 3C Querschnittsansichten entlang der Schnittlinien B-B und A-A der Figur 3A;
Figuren 4 und 4A Schaltbilder eines Teils des tatsächlichen Layoutmusters des Speichers gemäß einer zweiten und dritten Ausführungsform dieser Erfindung;
Figur 5A eine Draufsicht des Layoutmusters aus Figur 4;
Figuren 5B und 5C Querschnittsansichten entlang der Schnittlinien B-B und C-C aus Figur 5A;
Figur 6 ein Schaltbild eines Teils des tatsächlichen Layoutmusters des Speichers gemäß einer vierten Ausführungsform dieser Erfindung;
Figur 7A eine Draufsicht, die das Layout einer herkömmlichen Speicherzelle zeigt;
Figuren 7B und 7C Querschnittsansichten entlang der Schnittlinien B-B und A-A in Figur 7A;
Figuren 8 und 9 ein Ersatzschaltbild der in Figur 7A gezeigten Speicherzelle und ein Ersatzschaltbild bezüglich der Kapazitäten der Speicherzelle;
Figur 10 ein Schaltbild, welches einen Teil eines herkömmlichen Speicherzellenfelds zeigt;
Figur 11 ein Schaltbild eines herkömmlichen Speichers;
Figur 12A eine Draufsicht, die das Layout einer anderen herkömmlichen Speicherzelle zeigt; und
Figuren 12B und 12C Querschnittsansichten entlang der Schnittlinien B-B und C-C aus Figur 12A.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Kurz zusammengefaßt ist in den Ausführungsformen dieser Erfindung ein Speicherzellenfeld in eine Vielzahl von Blöcken aufgeteilt, um Daten auf Grundlage der Blockeinheit zu löschen und um eine Spannungsbelastung an nicht-gewählten Blöcken während eines Dateneinschreibevorgangs zu verhindern. Mit dieser Anordnung realisieren die Ausführungsformen eine hohe Zuverlässigkeit von W/E-Zyklen.
Figur 1 zeigt die erste Ausführungsform dieser Erfindung. In Figur 1 sind gleiche Elemente wie die in Figur 11 gezeigten mit identischen Bezugszahlen und Symbolen wie in Figur 1 bezeichnet. In Figur 1 bezeichnet Ac eine Spaltenadresse, Ar eine Zeilenadresse, Ae eine Löschadresse und ABS eine Blockwähladresse.
Jedes Speicherzellenfeld 13-1 bis 13-k ist ein Satz (Block) von Speicherzellen, die mit einer Vielzahl von Wortleitungen (in diesem Fall zwei Wortleitungen) verbunden sind. Die Wortleitungen jedes Blocks sind mit dem entsprechenden einen der Zeilendecoder 32-1 bis 32-k verbunden. In jedem Block (jedem Speicherzellenfeld 31-1 bis 31-k) sind Löschgates einer Vielzahl von Speicherzellen zusammengeschaltet und die zusammengeschalteten Löschgates sind gemeinsam mit der entsprechenden der Löschleitungen EL1 bis ELk verbunden. Löschdecoder 44-1 bis 44-k werden verwendet, um eine entsprechende der Löschleitungen EL1 bis ELk zu wählen. In jedem Block sind Drains einer Vielzahl von Speicherzellen 30 in der gleichen Spalte mit der gleichen gemeinsamen Drain 43 verbunden. Diese gemeinsame Drain 43 ist über den entsprechenden Transistor von Feldwähltransistoren 42-1 bis 42-n mit der entsprechenden von Datenleitungen DL1 bis DLn verbunden. Gates von jedem dieser Blockwähltransistoren 42-1 bis 42-n sind mit der entsprechenden von Blockwählleitungen BSL1 bis BSLk verbunden. Jede dieser Wählleitungen BSL1 bis BSLk ist mit dem entsprechenden von Blockwähldecodern 45-1 bis 45-k verbunden.
Der andere Aufbau ist im wesentlichen der gleiche wie der in Figur 11 gezeigte.
Der Betrieb des voranstehend beschriebenen Speichers wird nachstehend beschrieben.
Die Beschreibung ist auf den Fall gerichtet, bei dem der Block des Speicherzellenfelds 31-1 gelöscht wird.
In diesem Fall wird zunächst der Löschdecoder 44-1 gewählt, so daß eine Löschspannung VEG (ungefähr 20 V) an die Löschleitung EL1 angelegt wird. Die anderen Löschdecoder 44-2 bis 44-k werden nicht gewählt, so daß die Löschleitungen EL2 bis ELk auf 0 V eingestellt werden. Die Wortleitungen von allen Feldern 31-1 bis 31-k werden auf 0 V gesetzt, die Blockwählleitungen BSL1 bis BSLk werden ebenfalls auf 0 V gelegt und die gemeinsame Drain 43 wird im wesentlichen auf 0 V gesetzt. Infolgedessen werden alle Speicherzellen innerhalb des Speicherzellenfelds 31-1 gleichzeitig gelöscht.
Als nächstes wird ein Dateneinschreibevorgang beschrieben.
Beispielsweise sei angenommen, daß ein Datenwert "0" an einen Dateneingang Din geliefert und in eine Speicherzelle M1 innerhalb des Felds 31-1 eingeschrieben wird.
In diesem Fall wird eine Einschreibespannung von einer Dateneingabeschaltung 36 an eine gemeinsame Busleitung 35 ausgegeben, so daß die gemeinsame Busleitung 35 12 V wird. Die Spaltenwählleitung CL1 wird von dem Spaltendecoder 33 gewählt, so daß die Spaltenwählleitung CL1 12 V wird. Zusätzlich wird der Blockwähldecoder 45-1 gewählt, so daß die Blockwählleitung BSL1 12 V wird. Wenn die Spaltenwählleitung CL1 gewählt wird, wird die Datenleitung DL1 10 V. Wenn die Blockwählleitung BSL1 gewählt wird, wird auch die gemeinsame Drain 43, die mit dem Transistor 42-1 verbunden ist, 10 V. Der Zeilendecoder 32-1 wählt die Wortleitung WL1, so daß die Wortleitung WL1 12 V wird. Unter dieser Bedingung wird der Datenwert in die gewählte Speicherzelle M1 eingeschrieben.
Andererseits werden die nicht-gewählten Blockwählleitungen BSL2 0 V. Deshalb werden alle Blockwähltransistoren 42-1 bis 42-n der nicht-gewählten Blockzellenfelder 31-2 bis 31-k ausgeschaltet. Demzufolge sind alle gemeinsamen Drains 43 innerhalb der nicht-gewählten Blockzellenfelder 31-2 bis 31-k allgemein 0 V (in einem schwebenden Zustand). Deshalb wird eine Spannungsbelastung an die Drain jeder Zelle 30 innerhalb der nicht-gewählten Zellenfelder 31-2 bis 31-k nicht angelegt.
Als nächstes wird ein Datenlesevorgang beschrieben. Die Beschreibung richtet sich auf den Fall, bei dem ein Datenwert aus der Speicherzelle M1 gelesen wird. In diesem Fall wird der Blockwähldecoder 45-1 gewählt, so daß nur die Blockwählleitung BSL1 5 V wird. Die anderen Leitungen 85L2 bis BSLk werden nicht gewählt und werden 0 V. Die Wortleitung WL1 des gewählten Blocks 31-1 wird durch den Zeilendecoder 32-1 gewählt, so daß die Wortleitung WL1 5 V wird. Wenn die Spaltenwählleitung CL1 durch den Spaltendecoder 33 gewählt wird, wird die Datenleitung DL1 gewählt. In diesem Zustand wird der Datenwert aus der gewählten Speicherzelle M1 gelesen. In diesem Fall werden alle Blockwähltransistoren 42- 2 bis 42-k der nicht-gewählten Blöcke 31-2 bis 31-k abgeschaltet. Deshalb sind die gemeinsamen Drains 43 der anderen Felder 31-2 bis 31-k von der Datenleitung DL1 getrennt, so daß eine parasitäre Kapazität auf der Datenleitung DL1 beträchtlich reduziert wird. Somit wird die Ladungs-/Entladungs-Zeit der Datenleitung DL1 verkürzt und ein Datenwert wird aus der Speicherzelle M1 mit hoher Geschwindigkeit ausgelesen. Wenn zugelassen wird, daß die Lesegeschwindigkeit langsamer als diese ist, können alle Blockwählleitungen BSL1 bis BSLk auf 5 V gesetzt werden.
Die Belastungszeit von beispielsweise der Speicherzelle M3 wird mit derjenigen des in Figur 11 gezeigten Speichers verglichen, und zwar unter der Annahme, daß der Speicher von 1 M Bit wie in Figur 1 gezeigt konstruiert ist. Die Spannungsbelastung wird an die Speicherzelle M3 nur dann angelegt, wenn ein Datenwert in die Zelle M1 in dem gleichen Block 31-1 eingeschrieben werden soll und wird nicht angelegt, wenn ein Datenwert in irgendeine Zelle in den anderen Blöcken 31-2 bis 31-k geschrieben werden soll. Deshalb ist die Belastungszeit der Zelle M3 eine Dateneinschreibezeit in dem in Figur 1 gezeigten Speicher (wobei zwei Wortleitungen mit einem Zeilendecoder verbunden sind). Unter der Annahme, daß eine Dateneinschreibezeit 1 ms ähnlich zu dem voranstehend beschriebenen herkömmlichen Fall ist, ist die Belastungszeit 1 ms, was im Vergleich mit 1,023 Sekunden, die mit der Gleichung (a) in dem herkömmlichen Speicher erreicht wird, extrem kurz ist. Demzufolge wird in der Praxis die Zelle M3 nicht fälschlicherweise gelöscht.
Figur 2 ist ein Schaltbild, welches einen Teil des tatsächlichen Layoutmusters zeigt, welches ähnlich zu der in Figur 1 gezeigten Schaltung ist. Die Figuren 3A bis 3C sind eine Draufsicht und Querschnittsansichten der in Figur 2 gezeigten Schaltung. Figur 3A ist nämlich eine Draufsicht, Figur 3B eine Querschnittsansicht entlang einer Schnittlinie B-B in Figur 2, und Figur 3C ist eine Querschnittsansicht entlang einer Schnittlinie C-C in Figur 2. In den Figuren 3A bis 3C sind gleiche Elemente wie die in den Figuren 7A bis 7C gezeigten mit identischen Bezugszahlen und Symbolen bezeichnet.
Wie man aus Figur 2 erkennt sind vier Wortleitungen in jedem Block enthalten, so daß vier Speicherzellen mit einer Datenleitung (z.B. DL1) über den Blockwähltransistor 42-1 verbunden sind. Wie man aus Figur 3A erkennt, besteht das charakteristische Merkmal dieses Layouts darin, daß die Drains 16 der vier Speicherzellen unter Verwendung von nur einer Diffusionsschicht 16A zusammengeschaltet sind, ohne sie direkt mit einer Al-Schicht zu kontaktieren. Die über die Diffusionsschicht 16A zusammengeschalteten Drains 16 sind mit dem Blockwähltransistor 42-1 verbunden. Die Diffusionsschicht 16A ist mit der Datenleitung (Al) DL18 über ein Kontaktloch 17 verbunden. Mit diesem Layout wird nur ein Kontaktloch für acht Transistoren innerhalb zweier Blöcke, die mit einer Datenleitung verbunden sind, verwendet, was die Anzahl von Kontakten auf ein Viertel des herkömmlichen Speichers pro einem Block reduziert und zur effizienten Verringerung der Musterabmessung beiträgt. Unter Verwendung einer Diffusionsschicht 15A, die wiederum über ein Kontaktioch 17a mit einer VSS-Leitung (Al) 26 verbunden ist, sind die Sourcen 15 eines Paars von Zellen 30 zusammengeschaltet.
Figur 4 zeigt eine andere Ausführungsform, die auch eine Blocklöschung durchführen kann. Figur 4 entspricht dem Speicher ohne einem Löschgate, der in den Figuren 2A bis 2C gezeigt ist. Der Unterschied zwischen Figur 4 und Figur 2 besteht darin, daß ein Sourcewähltransistor 47 zwischen einer gemeinsamen Sourceleitung VSS* und einer gemeinsamen Source 46 von Speicherzellen innerhalb eines Blocks gebildet ist. Die Gates dieser Transistoren 47 innerhalb eines Blocks sind mit der entsprechenden einen der Sourcewählleitungen SSL1 bis SSLk (in Figur 4 sind nur SSL2 und SSL3 gezeigt) gemeinsam verbunden. Die mit 100 bezeichnete Schaltung, die in den Figuren 4 und 6 gezeigt ist, ist die gleiche wie die in Figur 1 gezeigte Schaltung 100.
Nachstehend wird der Betrieb des in Figur 4 gezeigten Speichers beschrieben.
Es sei angenommen, daß der Block mit den Wortleitungen WL5 bis WL8 gewählt wird.
Beim Löschen von Daten wird die Blockwählleitung BSL2 und Wortleitungen WL5 bis WL8 auf 0 V gelegt und die Sourcewählleitung SSL2 und die gemeinsame Sourceleitung VSS* werden auf 12 V gelegt. Die Sourcewählleitungen SSL1, SSL3 bis SSLk der nicht-gewählten Blöcke werden alle auf 0 V gelegt. In diesem Zustand wird ungefähr 10 V nur an die gemeinsame Sourceleitung 46 des gewählten Blocks angelegt. Andererseits wird eine Löschspannung nicht an die Sourcen von Speicherzellen des nicht-gewählten Blocks gelegt, um eine Datenlöschung zu vermeiden.
Nachstehend wird eine Dateneinschreibung in die Zelle M1 beschrieben. Die Datenleitung DL1und die Wortleitung WL5 werden so gewählt, daß sie DL1 = 6 V und WL5= 12 V werden.
Die Blockwählleitung BSL2 und die Sourcewählleitung SSL2 sind gewählt und werden 12 V. Die gemeinsame Sourceleitung VSS* wird 0 V. In diesem Zustand wird ein Datenwert in die Speicherzelle 30 (M1) eingeschrieben. Da die Blockwählleitungen BSL1, BSL3 bis BSLk der anderen Blöcke alle auf 0 V gelegt sind, wird in diesem Fall keine Belastung an die Drains von Speicherzellen 30 der nicht-gewählten Blöcke angelegt, selbst wenn die Datenleitung DL1 6 V wird. Vorzugsweise werden die Sourcewählleitungen SSL1, SSL3 bis SSLk der nicht-gewählten Blöcke auf 0 V gelegt. Selbst wenn die Sourcewähltransistoren eingeschaltet werden, tritt kein Problem auf.
Figur 4A zeigt eine Einrichtung, die eine Verkleinerung der Breite der Einrichtung aus Figur 4 ermöglicht. Die in Figur 4A gezeigte Einrichtung ist ein Einzeldatensystem für zwei benachbarte Datenleitungen, die in Figur 4 gezeigt sind.
Beispielsweise werden die zwei Datenleitungen DL2 und DL3 aus Figur 4 eine Datenleitung DL23. Die beiden gemeinsamen Drains 43, 43, die auf jeder Seite der zwei Datenleitungen positioniert sind, die eine Datenleitung waren, werden die eine gemeinsame Drain 43A. Die beiden gemeinsamen Drains 43, 43 werden in die eine gemeinsame Drain 43A ausgebildet und so werden die beiden Feldwählertransistoren, die jeweils mit den Drains 43, 43 verbunden waren, ein Feldwählertransistor. Beispielsweise werden die Wählertransistoren 42-2 und 42-3 der eine Feldwählertransistor 42-23. Ferner wird in Figur 4A zwischen den beiden Zellen (beispielsweise M1 und M2) die links und rechts symmetrisch sind, eine gemeinsame Sourceleitung VSS*1 und VSS*2 gebildet. Die Sourcespannung, die an diese gemeinsame Sourceleitung angelegt wird, wird durch den Sourcedecoder SD bestimmt. Die Feldadresse AC (siehe Figur 1), AC+1 und das Löschsignal Löschen werden an den Sourcedecoder SD angelegt.
In Figur 4A sind diejenigen Abschnitte, die die gleichen wie die in Figur 4 sind, mit den gleichen Zahlen bezeichnet.
Die Dateneinschreibe-, Lese- und Lösch-Operationen in Figur 4A werden durch Anlegen einer Spannung an jede der Leitungen in der gleichen Weise wie in Figur 4 gezeigt durchgeführt. Im Fall der Figur 4A unterscheidet sich allerdings die Auswahl der gemeinsamen Sourceleitung für jede der Operationen von derjenigen für Figur 4. Insbesondere wird das Löschen-Signal an den Sourcedecoder SD angelegt, wenn eine Löschung stattfindet. Der Sourcedecoder SD legt 12 V an alle gemeinsamen Sourceleitungen VSS*1 und VSS*2 an. Zusätzlich bringt der Felddecoder 33 (siehe Figur 1) die Datenleitung DL23 beispielsweise auf 6 V aufgrund der Feldadresse AC, wenn ein Einschreibevorgang stattfindet. Dabei bringt der Sourcedecoder die gemeinsamen Sourceleitungen VSS*1 und VSS*2 beispielsweise jeweils auf 0 V und einen offenen Status, jeweils auf Grundlage der Feldadressen AC und AC+1. Alle anderen gemeinsamen Sourceleitungen außer diese Sourceleitungen befinden sich auch in dem offenen Status. Wenn ein Lesevorgang stattfindet und die Datenleitung 23 gewählt wird, wird beispielsweise nur eine der gemeinsamen Sourceleitungen VSS*1 und VSS*2 auf 0 V gebracht.
Die Figuren 5A bis 5C zeigen das tatsächliche Layout der in Figur 4 gezeigten Schaltung. Figur 5A ist eine Draufsicht, Figur 5B ist eine Querschnittsansicht entlang der Schnittlinie B-B in Figur 4 und Figur 5C ist eine Querschnittsansicht entlang der Schnittlinie C-C aus Figur 4. Das grundlegende in den Figuren 5A bis 5C gezeigte Layout ist ähnlich zu demjenigen, welches in den Figuren 3A bis 3C gezeigt ist. Die Unterschiede bestehen darin, daß die gemeinsame Sourceleitung VSS* 27 aus der zweiten Al-Schicht gebildet ist, die Datenleitungen DL1 bis DLn aus der ersten Al-Schicht gebildet sind und die gemeinsame Sourceleitung VSS* senkrecht zu den Datenleitungen DL1 bis DLn angeordnet sind. Mit diesem Layout ist es möglich, den Zellenabstand in der lateralen oder Zeilenrichtung gemäß dem Abstand der ersten Al-Verdrahtungen der Datenleitungen DL1 bis DLn zu bestimmen.
Im Gegensatz dazu kann die gemeinsame Sourceleitung VSS* aus der ersten Al-Schicht gebildet werden und die Datenleitungen können aus der zweiten Al-Schicht gebildet werden. Ferner kann die gemeinsame Sourceleitung VSS* parallel zu den Datenleitungen angeordnet werden, wie in den Figuren 3A bis 3C gezeigt. Obwohl eine Zellengröße mehr oder weniger groß wird, können mit einem derartigen Layout Verdrahtungen für die gemeinsamen Sourceleitungen und Datenleitungen mit einer einzelnen Al-Schicht realisiert werden, wodurch einfache Prozesse ermöglicht werden.
Eine andere Ausführungsform ist in Figur 6 gezeigt. Der Unterschied zu der in Figur 4 gezeigten besteht darin, daß anstelle einer Bereitstellung der Sourcewählleitung und des Sourcewähltransistors Sourceleitungen VSS*1 bis VSS*k (nur VSS*2 und VSS*3 sind gezeigt) , die speziell jedem Block zugeordnet sind, an jeder gemeinsamen Source 46 für die Speicher vorgesehen sind.
Der Betrieb des in Figur 6 gezeigten Speichers wird nachstehend beschrieben. Beim Löschen von Daten wird eine hohe Spannung nur an die gemeinsame Sourceleitung eines gewählten Blocks angelegt. Unter der Annahme, daß der Block mit den Wortleitungen WL5 bis WL8 gewählt ist, wird nur die gemeinsame Sourceleitung VSS*2 durch einen Löschdecoder (44- 2) gewählt und 10 V an sie angelegt, um die Daten von Speicherzellen innerhalb des gewählten Blocks zu löschen. Die gemeinsamen Sourceleitungen VSS*1, VSS*3 bis VSS*k der nichtgewählten Blöcke werden auf 0 V gesetzt und eine Datenlöschung wird nicht ausgeführt.
Beim Dateneinschreiben und Lesen werden alle gemeinsamen Sourceleitungen VSS*1 bis VSS*k auf 0 V gelegt. Mit Ausnahme dieses Punkts sind die anderen Signale die gleichen wie bei dem Betrieb, der mit den Figuren 3A bis 3C beschrieben ist. In der in Figur 6 gezeigten Ausführungsform sind die gemeinsamen Sourceleitungen VSS*1 bis VSS*k, die aus der zweiten Al-Schicht gebildet sind, senkrecht zu den Datenleitungen, die aus der ersten Al-Schicht gebildet sind, angeordnet, ähnlich zu der in den Figuren 5A bis 5C gezeigten Ausführungsform.
Obwohl nicht dargestellt, können die gemeinsamen Sourceleitungen VSS*1 bis VSS*k gemeinsam in der Spaltenrichtung verwendet werden und parallel zu den Datenleitungen DL1 bis DLk angeordnet werden, um Verdrahtungen zu ermöglichen, die nur eine einzelne Al- Schicht verwenden, und um einfache Verarbeitungen bereitzustellen. In diesem Fall kann eine Blocklöschung nicht zugelassen werden, sondern alle Zellen des Speichers werden kollektiv gelöscht. Wenn eine Blocklöschung beabsichtigt ist, wird die gemeinsame Sourceleitung VSS* auf 10 V gelegt, nur die Wortleitungen des gewählten Blocks, z.B. die Wortleitungen WL5 bis WL8 werden auf 0 V gelegt und die Wortleitungen WL1 bis WL4, WL9 bis WLm der anderen nichtgewählten Blöcke werden alle auf 12 V gelegt. Mit dieser Anordnung wird die Spannung zwischen dem Schwebungsgate 11 und der Source 15 einer Speicherzelle, die mit einer nichtgewählten Wortleitung verbunden ist, im Vergleich mit derjenigen der gewählten Speicherzelle beträchtlich klein. Demzufolge wird der Datenwert in der Speicherzelle, die mit der nicht-gewählten Wortleitung verbunden ist, nicht gelöscht, sondern nur der Datenwert in der Speicherzelle, die mit der gewählten Wortleitung verbunden ist, wird gelöscht.

Claims

1. Ein nicht-flüchtiger Halbleiterspeicher, umfassend:

eine Vielzahl von Blöcken (31-1 bis 31-k), die jeweils eine Vielzahl von Schwebungsgate-Transistoren (30) als Speicherzellen aufweisen, wobei jeder Schwebungsgate- Transistor (30) eine Drain (16), eine Source (15), ein Schwebungsgate (11) und ein mit dem Schwebungsgate (11) kapazitiv gekoppeltes Steuergate (13) aufweist und wobei ein Datenprogramm des Schwebungsgate-Transistors (30) durch eine Dateneinschreibung über die Injektion von Elektronen in das Schwebungsgate (11) und durch eine Datenlöschung über eine Emission von Elektronen aus den Schwebungsgates (11) durchgeführt wird;

eine Einrichtung zum Anlegen eines Löschsignals an einen gewählten der Blöcke, um Elektronen aus den Schwebungsgates einer Vielzahl von Speicherzellen (30) in dem gewählten Block zu emittieren und um Daten in allen Speicherzellen in dem gewählten Block gleichzeitig zu löschen; und

eine Einrichtung (36) zum Anlegen eines Schreibsignals an die Drains (16) der Schwebungsgate-Transistoren (30) in dem gewählten Block, ohne Anlegen des Schreibsignals an die Drains (16) der Schwebungsgate-Transistoren (30) in nicht-gewählten Blöcken.

2. Ein Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen (30) in jedem der Blöcke in einer Matrix angeordnet sind.

3. Ein Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Drains (16) der Speicherzellen (30), die in einer Spaltenrichtung in jedem der Blöcke angeordnet sind, zusammengeschaltet sind, um eine gemeinsame Drain (43) zu bilden.

4. Ein Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die gemeinsamen Drains in jedem der Blöcke über ein entsprechendes von ersten Schaltelementen (42-1 bis 42-n) mit einer entsprechenden von Datenleitungen (DL1 bis DLn) zum Transfer des Schreibsignals und zum Auslesen von Daten verbunden sind.

5. Ein Speicher nach Anspruch 4, dadurch gekennzeichnet, daß jede der Datenleitungen mit einer Dateneingabeschaltung (36) über ein entsprechendes von zweiten Schaltelementen (34-1 bis 34-n) verbunden ist.

6. Ein Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die ersten Schaltelemente (42-1 bis 42-n) in jedem der Blöcke mit einem entsprechenden von Blockwähldecodern (45-1 bis 45-k) verbunden sind, um durch einen Ausgang des Blockwähldecoders gemeinsam einund ausgeschaltet zu werden.

7. Ein Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die zweiten Schaltelemente (34-1 bis 34-n) mit einem Spaltendecoder (33) verbunden sind, so daß wenigstens eines der zweiten Schaltelemente durch einen Ausgang des Spaltendecoders eingeschaltet wird.

8. Ein Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Datenleitung entsprechend der Speicherzellen (30), die in einer Spalte in einem der Blöcke angeordnet sind, und die Datenleitung entsprechend der Speicherzellen, die in der einen Spalte in einem anderen der Blöcke angeordnet sind, mit der Dateneingabeschaltung (36) über ein entsprechendes der zweiten Schaltelemente (34-1 bis 34-n) verbunden sind.

9. Ein Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Schwebungsgate-Transistor (30) ein Löschgate (12) umfaßt, an welches das Löschsignal einer positiven Spannung von einer entsprechenden der Löschsignal- Anlegungseinrichtungen (44-1 bis 44-k) angelegt wird, wenn ein Datenwert gelöscht wird, um dadurch Elektronen aus dem Schwebungsgate (11) herauszuziehen.

10. Ein Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Schwebungsgate-Transistor (30) kein Löschgate zum Herausziehen von Elektronen aus dem Schwebungsgate (11) aufweist, aber der Schwebungsgate-Transistor die Elektronen in die Source (15) hineinzieht, und die Löschsignal-Anlegungseinrichtung (44-2, 44-3) das Löschsignal einer positiven Spannung an die Source (16) jedes der Schwebungsgate-Transistoren anlegt.

11. Ein Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Sourcen (15) der Schwebungsgate-Transistoren (30) in der gleichen Spalte in einem der Blöcke zusammengeschaltet sind.

12. Ein Speicher nach Anspruch 11, dadurch gekennzeichnet, daß die Sourcen (15) der Speicherzellen (30) in den entsprechenden Spalten von benachbarten der Blöcke zusammengeschaltet sind.

13. Ein Speicher nach Anspruch 11, dadurch gekennzeichnet, daß die Sourcen (16) der Speicherzellen (30) in den entsprechenden Spalten von benachbarten der Blöcke mit einer entsprechenden einen von gemeinsamen Sourceleitungen (VSS*) über ein entsprechendes von dritten Schaltelementen (47) verbunden sind.

14. Ein Speicher nach Anspruch 11, dadurch gekennzeichnet, daß die Sourcen innerhalb jedes der Blöcke mit einer entsprechenden einen von gemeinsamen Sourceleitungen (VSS*2, VSS*3) verbunden sind.

15. Ein Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Datenleitung (DL1, DL2, ...) an jedem Speicherzellenfeld in der Spaltenrichtung vorgesehen ist.

16. Der Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Datenleitung (DL23, DL4S) in bezug auf zwei Speicherzellenfelder in der Spaltenrichtung vorgesehen ist.

17. Die Speicherzelle nach Anspruch 16, dadurch gekennzeichnet, daß eine Anlegung eines Signals an die Source durch einen Sourcedecoder (SD) durchgeführt wird.

18. Ein Speicher nach Anspruch 4, dadurch gekennzeichnet, daß eine der gemeinsamen Drains (43), die mit den in einer Spaltenrichtung in einem der Speicherzellenfeldblöcke angeordneten Speicherzellen verbunden ist, und eine andere gemeinsame Drain (43), die mit den in der gleichen Spaltenrichtung in einem anderen Speicherzellenfeldblock angeordneten Speicherzellen verbunden ist, mit der gleichen Datenleitung (DL1 bis DL$) entsprechend der Spaltenrichtung über jedes der ersten Schaltelemente (42-1 bis 42-4) verbunden sind.

19. Ein Speicher nach Anspruch 12, 13 oder 14, dadurch gekennzeichnet, daß die Speicherzellenfeldblöcke (31-1 bis 31-4) in der Spaltenrichtung angeordnet sind, zwei der Blöcke (31-1 bis 31-4), die einander gegenüber liegen, jeweils eine Einheit bilden, wobei die gemeinsame Drain (43) in einem der Blöcke (31-k) in der einen Einheit zu der gemeinsamen Drain (43) in dem anderen Block (31-1) in der einen Einheit über zwei in Reihe zueinander geschaltete erste Schaltelemente (42-1) in Reihe geschaltet ist, der Mittenpunkt zwischen den zwei Schaltelementen (42-1) mit der entsprechenden Datenleitung (DL1) verbunden ist, zwei der Speicherzellen (30), die einander in der Zeilenrichtung in dem jeden Block, der ein Paar von Speicherzellen bildet, gegenüber liegen, die zwei Speicherzellen (30) symmetrisch zueinander in Bezug zu einer Spaltenrichtungsleitung sind, die Drains in den zwei Speicherzellen (30) in dem Paar von gegenüberliegenden Zellen miteinander verbunden sind, und die Sourcen der Speicherzellen (30), die in der Spaltenrichtung in dem jeden Block angeordnet sind, gemeinsam verbunden sind.

20. Ein nicht-flüchtiger Halbleiterspeicher, umfassend (Figur 4):

eine Vielzahl von Speicherzellenfeldblöcken (B1, B2), die jeweils ein Speicherzellenfeld mit Schwebungsgate- Transistoren als nicht-flüchtige Halbleiterspeicherzellen (30) mit jeweils einem Gateisolationsfilm aufweisen, wobei die Speicherzellen (30) jeweils darin durch Injizieren von Ladungen durch den Isolationsfilm (15) Daten speichern, wobei die Speicherzellen (30) angeordnet sind in einer Matrixweise mit einer Vielzahl von Zeilenleitungen (WLi) und einer Vielzahl von gemeinsamen Drainleitungen (43), die durch Zusammenschalten der Drains der in einer Spaltenrichtung in jedem der Blöcke angeordneten Speicherzellen gebildet sind;

wobei die Blöcke (B1, B2) jeweils erste Schaltelemente (42-i) aufweisen, die jeweils eine jeweilige gemeinsame Drainleitung (43) mit einer jeweiligen einer Vielzahl von gemeinsamen Datenleitungen (DLi), die jeweils für Speicherzellen in der gleichen Spalte in der Vielzahl von Blöcken vorgesehen sind, verbinden;

Zeilendecoder (32-i) zum Wählen der Zeilenleitungen (WLi);

einen Spaltendecoder (33) zum Wählen der gemeinsamen Datenleitungen;

erste Blockwähldecoder (45-i) zum Wählen der ersten Schaltelemente (42-i) zweite Blockwähldecoder (44-i) zum Wählen von gemeinsamen Sourceleitungen (46) der Speicherzellen in jedem der Blöcke, wobei jede der gemeinsamen Sourceleitungen durch Zusammenschalten der Sourcen der in der gleichen Spalte in jedem der Blöcke angeordneten Speicherzellen gebildet ist; und

eine Einrichtung (34-1, 35, 36) zum Anlegen von Daten an die gemeinsamen Datenleitungen (DLi);

wobei Einschreibedaten nur an die Zellen in den gewählten Blöcken angelegt werden und nicht an die Zellen in den nicht-gewählten Blöcken angelegt werden.

21. Ein nicht-flüchtiger Halbleiterspeicher, umfassend (Figur 4A):

eine Vielzahl von Speicherzellenfeldblöcken (B1, B2), die jeweils ein Speicherzellenfeld mit Schwebungsgate- Transistoren als nicht-flüchtige Speicherzellen aufweisen, die in einer Matrixweise mit einer Vielzahl von Zeilenleitungen (WLi), einer Vielzahl von gemeinsamen Drainleitungen (43) und einer Vielzahl von ersten gemeinsamen Sourceleitungen (46) angeordnet sind, wobei jeweils zwei benachbarte Speicherzellen verbunden sind, indem eine Drain mit einer anderen Drain und eine Source mit einer anderen Source entlang einer Richtung von Zeilenleitungen verbunden sind;

wobei die Blöcke jeweils ein erstes Schaltelement (42-1) aufweisen, welches jeweils die Vielzahl von gemeinsamen Drainleitungen (43) mit einer Vielzahl von gemeinsamen Datenleitungen (DLi) verbindet;

wobei jede der gemeinsamen Drainleitungen (43) und der ersten gemeinsamen Sourceleitungen (46) jeweils dadurch gebildet sind, daß die Drains und Sourcen von Speicherzellen, die in einer Spaltenrichtung in jedem jeweiligen Block angeordnet sind, und jede der gemeinsamen Datenleitungen (DLi), die für Speicherzellen in der gleichen Spalte in der Vielzahl von Blöcken vorgesehen sind, zusammengeschaltet werden,

zweite Schaltelemente (47), die jeweils eine der Vielzahl von gemeinsamen Sourceleitungen (46) mit einer einer Vielzahl von zweiten gemeinsamen Sourceleitungen (VSS*i) verbinden;

einen Zeilendecoder (32-i) zum Wählen der Zeilenleitungen (WLi);

einen Spaltendecoder (33) zum Wählen der gemeinsamen Datenleitungen (DLi);

einen Sourcedecoder (SD) zum Wählen der zweiten gemeinsamen Sourceleitungen (VSS*i);

einen ersten Blockwähldecoder (45-i) zum Wählen der ersten Schaltelemente (42-i);

einen zweiten Blockwähldecoder (44-i) zum Wählen der zweiten Schaltelemente (47); eine Einrichtung (34-1, 35, 36) zum Anlegen von Daten an die gemeinsamen Datenleitungen (DLi);

wodurch Schreibdaten nur an die Zellen in den gewählten Blöcken angelegt werden und nicht an die Zellen in den nicht-gewählten Blöcken angelegt werden.

22. Ein Speicher nach Anspruch 20, 21, dadurch gekennzeichnet, daß die Speicherzellenfeldblöcke (B1, B2) in der Spaltenrichtung angeordnet sind, zwei der Blöcke (B1, B2), die einander jeweils gegenüber liegen, eine Einheit bilden, die gemeinsame Drainleitung (46) in einem der Blöcke (B1, B2) in der einen Einheit zu der gemeinsamen Drainleitung (46) in dem anderen Block in der einen Einheit über zwei in Reihe zueinander geschaltete erste Schaltelemente (42-i) in Reihe geschaltet sind, der gemeinsame Knoten zwischen zwei Schaltelementen (42-i) mit der entsprechenden gemeinsamen Datenleitung (DLi) verbunden ist, zwei der Speicherzellen, die einander in der Zeilenrichtung in dem jedem Block gegenüber liegen, ein Paar von Zellen bilden, die zwei Speicherzellen in bezug auf eine Spaltenrichtungslinie zueinander symmetrisch sind, die Sourcen der beiden Speicherzellen in dem Paar von Zellen einander gegenüber liegen und miteinander verbunden sind, und die Sourcen der Speicherzellen, die in den Spaltenrichtungen in dem jeden Block angeordnet sind, als die gemeinsame Sourceleitung (46) zusammengeschaltet sind.

23. Ein Speicher nach Anspruch 18, dadurch gekennzeichnet, daß die Speicherzellen von einem der Blöcke und die Speicherzellen von einem anderen der Blöcke voneinander unabhängig sind und eine Sourcespannung an die Speicherzellen von einem der Blöcke und denjenigen eines anderen der Blöcke unabhängig und getrennt angelegt wird.

24. Der Speicher nach Anspruch 5 und 7, dadurch gekennzeichnet, daß die Speicherzellen von einem der Blöcke und die Speicherzellen eines anderen der Blöcke unabhängig voneinander sind, und eine Sourcespannung an die Speicherzellen von einem der Blöcke und diejenigen von einem anderen der Blöcke unabhängig und getrennt angelegt wird.

25. Der Speicher nach Anspruch 23 oder 24, dadurch gekennzeichnet, daß in einem der Blöcke die Sourcen der Speicherzellen, die in der gleichen Spalte angeordnet sind, miteinander als eine gemeinsame Source verbunden sind.

26. Der Speicher nach Anspruch 25, dadurch gekennzeichnet, daß die gemeinsame Source der Speicherzellen von einem der Blöcke und die gemeinsame Source der Speicherzellen von dem anderen der Blöcke, der benachbart zu einem der Blöcke in einer Spaltenrichtung ist, jeweils mit der gleichen Sourcespannungs-Versorgungsleitung über Schaltmittel verbunden sind.

27. Der Speicher nach Anspruch 25, dadurch gekennzeichnet, daß in einem der Blöcke jedes Paar der Speicherzellen, die benachbart zueinander in einer Zeilenrichtung sind, symmetrisch zueinander gebildet sind, wobei die Sourceseiten davon gegenüberliegend zueinander angeordnet sind; die Sourcen von jedem Paar der Speicherzellen zusammengeschaltet sind; und die Sourcen jedes Paars der Speicherzellen, die in der Spaltenrichtung angeordnet sind, miteinander als eine gemeinsame Source verbunden sind.

28. Ein Speicher nach Anspruch 18, dadurch gekennzeichnet, daß die Drain von jeder der Speicherzellen als eine Diffusionsschicht gebildet ist.

29. Ein Speicher nach Anspruch 18, dadurch gekennzeichnet, daß einer der Blöcke und ein anderer der Blöcke in Bezug zueinander in einer Spaltenrichtung symmetrisch angeordnet sind.