DE69125692T2

DE69125692T2 - Nichtflüchtiger Halbleiter-Speicher

Info

Publication number: DE69125692T2
Application number: DE69125692T
Authority: DE
Inventors: Tatsuro Inoue
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-11-30
Filing date: 1991-11-29
Publication date: 1997-07-24
Anticipated expiration: 2011-11-30
Also published as: EP0488804B1; JP3060680B2; KR960016106B1; KR920010652A; JPH0536989A; US5191551A; DE69125692D1; EP0488804A1

Description

Die vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeichervorrichtung und, genauer ausgedrückt, eine nichtflüchtige Halbleiterspeichervorrichtung wie beispielsweise einen elektrisch löschbaren programmierbaren Festwertspeicher "ROM" (im folgenden als "EEPROM" bezeichnet), in dem die in einem Speichertransistor gespeicherten Daten löschbar sein können und in den neue Daten geschrieben werden können.
Mehrere Arten von nichtflüchtigen Halbleiterspeichervorrichtungen, in denen die gespeicherten Daten sogar bei Abstellen einer Energiequelle nicht verloren gehen, sind in herkömmlicher Weise erforscht und entwickelt worden. In den letzten Jahren ist die Entwicklung von EEPROMs rasch vorangeschritten, so daß mehrere Arten von Produkten derselben in praktischer Verwendung sind. Es gibt EEPROMs mit einer breiten Vielfalt von Strukturen. Vor kurzem wurde der EEPROM mit Speichertransistoren in Reihe verbunden vorgeschlagen (R. Shirota et al. "Technical digest of 1988 symposium on VLSI technology", Seiten 33 - 34).
Nun bezugnehmend auf Fig. 1, die eine äquivalente Schaltung eines Beispiels dieser herkömmlichen nichtflüchtigen Halbleiterspeichervorrichtungen zeigt, soll die Schaltungsanordnung des Standes der Technik im folgenden beschrieben werden.
In Fig. 1 kennzeichnen Bezugssymbole QSi.j (i = 1 2 und j = 1 4) Auswähltransistoren und Bezugssymbole QMi.j(i = 1 2; j = 1 6) kennzeichnen Speichertransistoren. Die Steuerelektroden der Speichertransistoren QMi.j (i = 1 2, j = 1 6) sind mit Wortleitungen X i (i = 1 6) für jede Reihe verbunden. Von den Auswähltransistoren QSi.j (i = 1 2, j = 1 4) sind die Gateelektroden der mit Bitleitungen Y1 und Y2 verbundenen ersten Auswähltransistoren (QS1.1, QS1.3; QS2.1, QS2.3) jeweils mit den entsprechenden ersten Auswählleitungen Z1 und Z3 verbunden, und in der gleichen Weise sind die Gateelektroden von mit einer Sourceleitung S verbundenen zweiten Auswähltransistoren (QS1.2, QS1.4; QS2.2, QS2.4) jeweils mit den entsprechenden zweiten Auswählleitungen Z2 und Z4 verbunden.
Zwei Gruppen von Transistoren, wobei jede Gruppe einen ersten Auswähltransistor, drei Speichertransistoren und einen zweiten Auswähltransistor aufweist, sind in Reihe zwischen der Bitleitung Y1 und der Source Leitung 5 bzw. zwischen der Bitleitung Y2 und der Sourceleitung 5 verbunden. Die Bitleitungen Y1 und Y2 sind mit den Drainelektroden der ersten Auswähltransistoren (QS1.1, QS1.3; QS2.1, QS2.3) für jede Spalte verbunden.
Fig. 2A ist eine Grundrißansicht einer Gruppe von Transistoren, die zwischen der Bitleitung und der Sourceleitung der Speichervorrichtung angeordnet ist, und Fig. 2B ist eine Schnittansicht entlang der in Fig. 2A gezeigten Linie A - A'. In den Fig. 2A und 2B kenn zeichnet die Ziffer 21 ein Halbleitersubstrat; 22a kennzeichnet einen Drainbereich des ersten Auswähltransistors; 22b kennzeichnet einen Sourcebereich des zweiten Auswähl transistors; 22c kennzeichnet Stärstellendiffusionsbereiche, die die jeweiligen Auswählund Speichertransistoren in Reihe verbinden; 23a, 23b kennzeichnen Gateisolierschichten der ersten und zweiten Auswähltransistoren; 24 kennzeichnet eine erste Gateisolierschicht des Speichertransistors; 25 kennzeichnet eine zweite Gateisolierschicht des Speichertransistors; 26 kennzeichnet ein Floating-Gate; 27 kennzeichnet ein (reguläres) Steuergate; 28a, 28b kennzeichnen Gateelektroden der ersten und zweiten Auswähltransistoren; 29 kennzeichnet eine Zwischenschicht-Isolierschicht; 30 kennzeichnet ein Kontaktloch; und 31 kennzeichnet eine Metallverdrahtung für die Bitleitung.
Das strukturelle Merkmal der oben beschriebenen nichtflüchtigen Halbleiterspeichervorrichtung liegt darin, daß die erste Gateisolierschicht 24 des Speichertransistors so dünn wie 90 Å (90 x 10&supmin;¹&sup0;m) ist, so daß das Auftreten einer Tunnelwirkung zwischen der Floating-Gateelektrode 26 und dem Halbleitersubstrat 21 und auch zwischen der Floating Gateelektrode 26 und einer Source/Drain-Elektrode wahrscheinlich ist. Unter Verwendung der auf einem solchen Phänomen basierenden Operationstheorie schreibt diese nichtflüchtige Halbleiterspeichervorrichtung daher Daten elektrisch in den Speichertransistor ein und löscht dieselben.
Die Operationstheorie der oben beschriebenen nichtflüchtigen Halbleiterspeichervorrichtung wird unter Beachtung der in Reihe verbundenen Gruppe von Transistoren (QS1.1, QM1.1; QM1.2, QM1.3, QS1.2) beschrieben werden (Fig. 1), wobei angenommen wird, daß diese Transistoren alle vom N-Kanal-Typ sind. Tabelle 1 zeigt die jeweiligen Potentiale an der Bitleitung Y1, den ersten und zweiten Auswählleitungen Z1 und Z2 und den Wortleitungen X1, X2 und X3 jeweils in dem Modus des Datenlöschens, Datenschreibens und Datenlesens. Die Werte in der Tabelle sind in Volt (V) ausgedrückt. TABELLE 1
Es soll angemerkt werden, daß "Datenlöschen" bedeutet, Elektronen in die Floating- Gateelektrode zu injizieren und "Datenschreiben" bedeutet, die Elektronen aus der Floating-Gateelektrode zu extrahieren.
Zuerst soll der Löschmodus von in den Transistoren QM1.1, QM1.2 und QM1.3 gespeicherten Daten erläutert werden. Die Bitleitung Y1 und die Sourceleitung 5 sind auf Erdpotential (= 0 V) eingestellt, und die Wortleitungen X1, X2 und X3 sind auf eine hohe positive Spannung, z. B. 17 V eingestellt. Die ersten und zweiten Auswählleitungen Z1 und Z2 sind auf 5 V eingestellt, so daß das Kanalpotential und die Potentiale an den Source- und Drainelektroden jedes der Speichertransistoren QM1.1, QM1.2 und QM1.3 auf 0V festgelegt sind. Dann verstärkt die an die Steuergateelektrode 27 jedes der Speichertransistoren QM1.1, QM1.2 und QM1.3 angelegte positive hohe Spannung das elektrische Feld in der ersten Gateisolierschicht 24, so daß das Fowler-Nordheim-Elektronentunnelphänomen auftritt. Bei diesem werden Elektronen aus dem Halbleitersubstrat 21 und der Störstellendiffusionsschicht 22c durch die erste Gateisolierschicht 24 in die Floating-Gateelektrode 26 injiziert.
Auf diese Weise wird die Schwellenspannung jedes der Speichertransistoren QM1.1, QM1.2 und QM1.3 erhöht. Der resultierende Zustand ist der Zustand, in dem die Daten gelöscht worden sind. Dieser Datenlöschmodus hat keine Selektivität der Speichertransistoren, so daß die in allen Speichertransistoren gespeicherten Daten gleichzeitig gelöscht werden.
Als nächstes soll der Modus des Schreibens oder Speicherns von Daten in dem Speicherstransistor QM1.1, QM1.2 oder QM1.3 beschrieben werden. Die Bitleitung Y1, die erste Auswählleitung Z1 und die Wortleitung(en) X1, X2 und X3 für den (die) Speicherstransistor(en), der (die) näher als der Speichertransistor QM1.1, QM1.2 oder QM1.3,in dem die Daten gespeichert werden sollen, an der Bitleitung Y1 angeordnet ist (sind), werden auf eine hohe positive Spannung, z. B. 20 V eingestellt. Weiter werden zur gleichen Zeit die Sourceleitung S und die Wortleitung(en) X1, X2 und X3 für den Speichertransistor selbst, in dem die Daten gespeichert werden sollen, und für den (die) Speichertransistor(en), der(die) näher als der Speichertransistor QM1.1, QM1.2 oder QM1.3, in dem die Daten gespeichert werden sollen, an der Sourceleitung 5 angeordnet ist (sind), auf Erdpotential eingestellt. Dann weisen die Steuergateelektrode 27 des Speichertransistors, in dem die Daten gespeichert werden sollen, das Erdpotential auf, und die Drainelektrode desselben weist ein hohes positives Potential von 20 V auf, so daß ein starkes elektrisches Feld an die erste Gate-Isolierschicht 24 des Speichertransistors, in dem die Daten gespeichert werden sollen, angelegt wird. Deshalb werden Elektronen von der Floating-Gateelektrode 26 des Speichertransistors, in dem Daten gespeichert werden sollen, basierend auf dem F- N-Tunnelphänomen zu der Störstellendiffusionsschicht 22c emittiert. Zu diesem Zeitpunkt dient der Speichertransistor, an dessen Steuerelektrode 27 und Drainelektrode die hohe Spannung angelegt worden ist, lediglich als ein Übertragungsgatter, und da das an die erste Gateisolierschicht 24 des betreffenden Speichertransistors angelegte elektrische Feld in einem vorgespannten Zustand schwach ist, tritt an demselben das F-N-Tunnelphänomen nicht auf.
Weiter weist die Steuergateelektrode 27 in dem (den) Speichertransistor(en), der (die) näher als der Speichertransistor, in dem die Daten gespeichert werden sollen, an der Sourceleitung 5 angeordnet ist (sind), das Erdpotential auf, wobei das Potential an seiner Drainelektrode jedoch nicht ansteigt, da es durch den Speichertransistor, in dem die Daten gespeichert werden sollen, gesperrt ist. Als Ergebnis hiervon wird die Stärke des elektrischen Feldes in der ersten Gateisolierschicht 24 schwach, und das F-N-Tunnelphänomen tritt daher nicht auf. Auf diese Weise kann das selektive Schreiben von Daten in den Speichertransistor erreicht werden. Wenn die Anzahl von Speichertransistoren, in denen Daten gespeichert werden sollen, mehrfach ist, werden die Daten hintereinander in den mit dem Auswähltransistor QS1.1 verbundenen, mehreren Speichertransistoren in der Reihenfolge der Speichertransistoren, die näher an der Sourceleitung 5 angeordnet sind, in der oben beschriebenen Weise gespeichert. Dies soll die bereits in dem Speichertransistor gespeicherten Daten gegen die Belastung durch das elektrische Feld während des Schreibens der Daten in den Speichertransistor schützen und die Veränderungen hinsichtlich der Schwellenspannung des Speichertransistors verhindern. Darüber hinaus muß die zweite Auswählleitung Z2, die mit der Gateelektrode des zweiten Auswähltransistors QS1.2 verbunden ist, während des Schreibens der Daten auf 0 V bleiben. Dies liegt darin begründet, daß in dem Fall, wenn der Speichertransistor bereits Daten speichert und der Kanalstrom durch denselben fließt, ein solcher Kanalstrom gesperrt werden muß, selbst wenn das Potential an der Steuergateelektrode desselben 0 V beträgt.
Zuletzt soll der Modus des Auslesens der Daten in den Speichertransistoren erläutert werden.
In diesem Modus wird die Bitleitung Y1 auf 1 V festgelegt, und die erste und zweite Auswählleitung Z1 und Z2 werden auf 5 V festgelegt. Weiter wird nur die Wortleitung X1, X2 oder X3, die mit dem Speichertransistor, aus dem die Daten ausgelesen werden sollen, verbunden ist, auf Erdpotential eingestellt und alle anderen verbleibenden Wortleitungen werden auf 5 V eingestellt. Wenn der ausgewählte Speichertransistor sich in einem gelöschten Zustand befindet, stellt in diesem Zustand die Schwellenspannung desselben einen positiven Wert dar, so daß kein Strom von der Bitleitung Y1 zu der Sourceleitung 5 fließt. Wenn der ausgewählte Speichertransistor sich andererseits in einem beschriebenen Zustand befindet, stellt die Schwellenspannung desselben einen negativen Wert dar, so daß ein Strom von der Bitleitung Y1 zu der Sourceleitung 5 fließt. Alle anderen verbleibenden nicht ausgewählten Speichertransistoren dienen als Übertragungsgatter. Es soll angemerkt werden, daß in dieser Betriebsart die Schwellenspannung jedes der Speichertransistoren so gesteuert werden muß, daß sie niedriger als die Steuergatespannung, z. B. 5 V ist.
Die Vorspannungsbedingungen der vier Transistoren in einem Schreibzustand sollen erläutert werden, wobei die Speichertransistoren QM1.3, QM2.3, QM1.6 und QM2.6 als stellvertretend für die vier Transistorengruppen genommen werden, die jeweils die in Reihe verbundenen, wie in Fig. 1 gezeigten Transistoren umfassen. TABELLE 2 zeigt die Potentiale an jeder der Bitleitungen, jeder der Wortleitungen und den ersten und zweiten Auswählleitungen. Tabelle 2
Die jeweiligen Steuergateelektroden 27 der Speichertransistoren QM1.3, QM2.3 sind mit derselben Wortleitung X3 verbunden, und die der Speichertransistoren QM1.6 und QM2.6 sind mit derselben Wortleitung X6 verbunden. Deshalb wird selektives Schreiben für die Speichertransistoren QM1.3, QM2.3 und die Speichertransistoren QM1.6, QM2.6 durch Steuern des Potentials an den Bitleitungen Y1 und Y2 durchgeführt.
Nun wird unter der Annahme, daß Daten in QM1.3 gespeichert werden, jedoch nicht in QM2.3 gespeichert werden, QM1.3 in einen wie oben beschriebenen Schreibvorspannungszustand versetzt, da die Daten jedoch nicht in QM2.3 gespeichert werden sollen, wird die Bitleitung Y2 bei einer mittleren Spannung von 10 V gehalten. Auf diese Weise wird der Transistor QM2.3 in einem solchen Zustand vorgespannt, in dem 0 V an seine Steuergateelektrode angelegt wird und 10 V an seine Drainelektrode angelegt werden. Während der Transistor QM1.3 in einem solchen Zustand vorgespannt wird, in dem 0 V an seine Steuergateelektrode und 20 V an seine Drainelektrode angelegt wird, weist die Drainelektrode des Transistors QM2.3 eine niedrige Spannung von 10 V auf, so daß das an die erste Gateisolierschicht angelegte elektrische Feld in dem Transistor QM2.3 schwächer als in dem Transistor QM1.3 ist. Aus diesem Grunde wird das F-N-Elektronentunnelphänomen in dem Transistor QM2.3 nicht auftreten, so daß die Daten nicht fälschlicherweise in diesem Transistor QM2.3 gespeichert werden. In diesem Zustand werden die Speichertransistoren QM2.1 und QM2.2 in einem solchen Zustand vorgespannt, daß 20 V an ihre Steuergateelektroden angelegt werden und 10 V an ihre Drainelektroden angelegt werden. Weiter ist in diesem Zustand die Potentialdifferenz zwischen der Steuergateelektrode und der Drainelektrode kleiner als die in dem Löschmodus vorliegende, so daß das F-N-Tunnelphänomen nicht auftritt. Aus diesem Grunde werden während des Schreibbetriebs die Daten nicht gelöscht, die in dem mit der Nicht-Schreib-Bitleitung (Y2) verbundenen, nicht ausgewählten Speichertransistor gespeichert sind. Hinsichtlich der Transistoren QM1.6 und QM2.6 wird die Wortleitung X6 auf 0 V vorgespannt, und die Drainelektroden derselben werden von den Bitleitungen Y1 und Y2 durch die ersten Auswähltransistoren QS1.3 und QS2.3 getrennt, deren Gateelektroden durch die erste Auswählleitung Z3 auf 0 V festgelegt sind. Deshalb wird auf die Speichertransistoren keine Belastung durch das elektrische Feld ausgeübt, so daß kein fehlerhaftes Löschen und Schreiben in diesen Speichertransistoren erfolgt.
Wie oben beschrieben ist es offensichtlich, daß das mittlere Potential von beispielsweise 10 V erforderlich ist, um fehlerhaftes Schreiben in die mit einer gemeinsamen Wortleitung verbundenen Speichertransistoren zu vermeiden. Weiter kann in dem Fall, in dem die Bitleitung durch Verwenden von nur zwei Werten wie beispielsweise 0 V und 20 V, jedoch ohne Verwenden des mittleren Potentials (10 V) gesteuert wird, das fehlerhafte Schreiben in die mit der gemeinsamen Wortleitung verbundenen Speichertransistoren während der Schreiboperation vermieden werden. Jedoch schreitet fehlerhaftes Löschen für die mit der Nicht-Schreib-Bitleitung verbundenen, nicht ausgewählten Speichertransistoren notwendigerweise fort, so daß die Schwellenspannung derselben unbeabsichtigt erhöht werden wird. Ein solches Phänomen ist auffällig in den näher an der Bitleitung angeordneten Speichertransistoren und auch problematisch, da die Anzahl von Malen, in denen Löschungen während des Schreibens erfolgen, sich mit der Anzahl der in Reihe verbundenen Speichertransistoren erhöht. Dieses Problem, wenn die Schwellenspannung des Nicht-Schreibtransistors die während der Leseoperation an die Steuergateelektrode angelegte Spannung übersteigt, führt zu einem fatalen Ergebnis in Form eines fehlerhaften Datenlesens.
Wie aus der obigen Beschreibung verständlich wird, hat die nichtflüchtige Speichervorrichtung, die so aufgebaut ist, daß sie in Reihe verbundene Speichertransistoren einschließt, die folgenden Merkmale.
(1) Das Fowler-Nordheim (F-N)-Elektronentunnelphänomen wird sowohl beim Löschen, als aüch beim Schreiben der Daten verwendet;
(2) Zusätzlich zu den Speichertransistoren sind zwei Auswähltransistoren in Reihe zwischen der Bitleitung und der Sourceleitung verbunden; und
(3) Zum Vermeiden von unbeabsichtigter Datenlöschung in dem nicht ausgewählten Transistor während des Schreibens von Daten, werden drei Vorspannungspotentiale (hoch, mittel und niedrig) für die Bitleitung verwendet.
Die oben beschriebene herkömmliche nichtflüchtige Speichervorrichtung weist jedoch die folgenden Mängel auf:
Drei Pegel von Vorspannungspotentialen für die Bitleitung sind für das selektiven Schreiben erforderlich, und weiter muß das F-N-Tunnelphänomen unter Verwendung der Potentialdifferenz zwischen dem mittleren Potential und dem niedrigen Potential gesteuert werden, so daß diese Potentiale in einem verhältnismäßig engen Bereich eingestellt werden müssen. Insbesondere, wenn das mittlere Potential niedriger oder höher als ein vorgeschriebener Wert ist, verursacht es Fehlleistungen, so daß ein angemessenes Steuern desselben in der herkömmlichen Vorrichtung schwierig ist.
Weiter besteht das theoretische Problem von übermäßiger Löschung, das heißt, daß die Schwellenspannung eines Speichertransistors die Steuergatespannung während einer Leseoperation übersteigt. Zur Lösung dieses Problems muß eine Löschspannung genau eingestellt und gesteuert werden, und das Verfahren zum Herstellen von Speichertransistoren ist auch begrenzt. Dies verringert den Produktionsertrag der Speichervorrichtung.
Da sowohl der Schreib- als auch der Löschmodus das F-N-Tunnelphänomen verwenden, benötigen sie darüber hinaus eine verhältnismäßig hohe Spannung. Deshalb müssen sowohl die Transistoren zum Steuern der Bitleitung als auch die zum Steuern der Wortleitung Transistoren mit hohen Durchschlagspannungscharakteristiken sein. Da nur das F-N-Tunnelphänomen für den Schreib- und Löschmodus verwendet werden kann, ist es weiter erforderlich, daß die erste Gateisolierschicht des betreffenden Speichertransistors eine dünne Siliciumoxidschicht von beispielsweise 100 Å oder weniger ist. Es ist schwierig, die Dicke und die Qualität der Gateisolierschicht zu steuern, so daß der Produktionsertrag der Speichervorrichtung fallen wird.
Die herkömmliche nichtflüchtige Halbleiterspeichervorrichtung weist den weiteren Mangel auf, daß die Operation des Schreibens von Daten in die Speichertransistoren nur hintereinander oder aufeinanderfolgend von dem an der Seite der Sourceleitung angeordneten Transistor durchgeführt werden kann. Deshalb ist es bei der Schreiboperation erforderlich, daß, nachdem alle Datenbits notwendigerweise einmal gelöscht sind, ein neues Programmieren vorgenommen wird. Aus diesem Grunde können die Funktionen des Wortlöschens und Wortschreibens nicht durch die herkömmliche Speichervorrichtung erfüllt werden, so daß es lange dauert, das neue Programmieren durchzuführen. Als ein Ergebnis hieraus wird ihre Verwendung als ein nichtflüchtiger Speicher mit großer Kapazität extrem begrenzt sein.
EP-A-0 466051 offenbart eine elektrisch löschbare und programmierbare Festwert- Speichervorrichtung, die eine Vielzahl von Reihenkombinationen von in Reihen und Spalten angeordneten Speicherzellen, Bitleitungen, die jeweils mit den vorderen Speicherzellen der Reihenkombinationen in einer der Spalten verbunden sind, eine Sourceleitung, die mit den hintersten Speicherzellen der Vielzahl von Reihenkombinationen verbunden ist, und Wortleitungen aufweist, die den Reihen von Speicherzeilen zugeordnet sind, wobei jede der Speicherzellen durch eine Parallelkombination von Speichertransistoren vom Floating-Gate-Typ und einen Schalttransistor realisiert sind, die mit ersten bzw. zweiten Wortleitungen verbunden sind, so daß in eine beliebige Speicherzelle ohne gleichzeitige Löschoperation auf der Reihenkombination erneut geschrieben werden kann.
EP-A-0 419 663 offenbart einen nichtflüchtigen Halbleiterspeicher mit nichtflüchtigen Speicherzellen, die Daten elektrisch löschen und schreiben. Jede Speicherzelle hat ein Floating-Gate und ein Steuergate, die auf dem Kanalbereich auf der Oberfläche eines Halbleitersubstrats ausgebildet sind. Das Floating-Gate bedeckt nur einen Teil des Kanalbereichs. In der Speicherzelle sind daher ein Floating-Gate-Transistor und ein Anreicherungstransistor parallel verbunden. Der Floating-Gate-Transistor ist zu einer Seite in der Richtung der Breite des Kanalbereichs abgeleitet oder bedeckt nur den mittleren Bereich des Kanalbereich in der Richtung der Breite. Weiter ist eine Vielzahl von Speicherzellen in Reihe zum Bilden eines Grundblocks verbunden. Die benachbart angeordneten Grundblöcke sind durch den MOS-Anreicherungstransistor getrennt.
EP-A-0 135 824 offenbart eine Halbleiterspeichervorrichtung, in der ein erster MOS Transistor auf einem Siliciumsubstrat ausgebildet ist. Der Transistor ist mit einer Siliciumdioxid-Isolierschicht bedeckt, auf der eine Siliciumschicht gebildet wird, die mit dem Sourcebereich und Drainbereich des ersten Transistors in Kontakt steht. Ein zweiter MOS- Transistor wird auf der Siliciumschicht ausgebildet, wobei die Source- und Drainbereiche des zweiten Transistors jeweils mit den Source- und Drainbereichen des ersten Transistors in Kontakt stehen.
In ihrer breitesten Form schafft die Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung, die aufweist:
eine Vielzahl von Sätzen von in Reihe verbundenen Speichertransistoren, wobei jeder Satz individuell zum Schreiben oder Löschen von Daten in dieselben bzw. denselben auswählbar sind; und
in einem genannten Satz jeder Speichertransistor parallel zu sich einen entsprechenden Parallelauswähltransistor aufweist, der auf einem Halbleitersubstrat ausgebildet ist;
wobei jeder der Speichertransistoren auf dem Parallelauswähltransistor ausgebildet ist, mit dem er parallel verbunden ist; und
wobei während des Schreibens von Daten der Parallelauswähltransistor steuerbar ist, um die Reihenverbindung des Speichertransistors zu umgehen mit Ausnahme dann, wenn der Speichertransistor adressiert werden soll.
Jeder Satz von in Reihe verbundenen Speichertransistoren ist durch einen Auswähl- Reihentransistor auswählbar, der damit in Reihe ist.
Die Speicher- und Auswähltransistoren können Feldeffektransistoren sein.

Kurze Beschreibung der Zeichnungen

Die oben aufgeführten und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der unter Bezugnahme auf die beigefügten Zeichnungen erklärten bevorzugten Ausführungsformen der Erfindung deutlich werden, in denen:
Fig. 1 ein äquivalentes Schaltbild der herkömmlichen nichtflüchtigen Halbleiterspeichervorrichtung ist;
Fig. 2A eine Grundrißansicht der herkömmlichen nichtflüchtigen Halbleiterspeichervorrichtung ist; und
Fig. 2B eine Schnittansicht entlang der in Fig. 2A gezeigten Linie A - A' ist;
Fig. 3 eine Grundrißansicht der nichtflüchtigen Halbleiterspeichervorrichtung einer ersten erfindungsgemäßen Ausführungsform ist;
Fig. 4A eine Schnittansicht entlang der in Fig. 3 gezeigten Linie A - A' ist;
Fig. 4B eine Schnittansicht entlang der in Fig. 3 gezeigten Linie B - B' ist;
Fig. 5A eine Schnittansicht entlang der in Fig. 3 gezeigten Linie C - C' ist;
Fig. SB eine Schnittansicht entlang der in Fig. 3 gezeigten Linie D - D' ist;
Fig. SC eine Schnittansicht entlang der in Fig. 3 gezeigten Linie E - E' ist;
Fig. 5D eine Schnittansicht entlang der in Fig. 3 gezeigten Linie F - F' ist;
Fig. 6 eine äquivalente Schaltung der ersten erfindungsgemäßen Ausführungsform ist;
Fig. 7A ein Kurvenbild ist, das das Verhältnis zwischen einer Steuergateelektrode und einem Kanalstrom zeigt;
Fig. 7B ein kurvenbild ist, das die Veränderungen hinsichtlich einer Schwellenspannung zeigt; und
Fig. 8 eine Schnittansicht des Längsaufbaus der nichtflüchtigen Halbleiterspeichervorrichtung einer zweiten erfindungsgemäßen Ausführungsform ist.

Beschreibung der bevorzugten Ausführungsformen

Nun sollen unter Bezugnahme auf die Zeichnungen die Ausführungsformen der vorliegenden Erfindung beschrieben werden.
Fig. 3 ist eine Grundrißansicht der nichtflüchtigen Halbleiterspeichervorrichtung gemäß der ersten erfindungsgemäßen Ausführungsform Die Figuren 4A und 4B sind Schnittansichten entlang der Linie A - A' bzw. B - B' in der Längsrichtung in Fig. 3. Die Fig. 5A, 5B, 5C und 5D sind Schnittansichten entlang der Linien C - C', D - D' bzw. F - F' in der horizontalen Richtung in Fig. 3
In diesen Figuren bezeichnet die Ziffer 1 ein Halbleitersubstrat mit einem spezifischen Widerstand von 130 Ωcm; 2a, 2b und 2c bezeichnen jeweils eine erste Störstellendiffusionsschicht aus Störsteilen vom N-Typ wie beispielsweise Arsen (As), 3 bezeichnet eine Gateisolierschicht eines ersten MOS-Auswähltransistors, die aus einer Siliciumoxidschicht mit einer Dicke von z.B. 300 Å besteht; 4 bezeichnet eine Gateelektrode des ersten MOS-Auswähltransistors mit einer Dicke von 3000 Å, die aus Störstellen wie Phosphor (P) enthaltendern Polysilicium hergestellt ist; 5 bezeichnet eine Gateisolierschicht eines zweiten MOS-Auswähltransistors, die aus einer Siliciumoxidschicht mit einer Dicke von 300 Å besteht; 6 bezeichnet eine Gateelektrode des zweiten MOS-Auswähltransistors mit einer Dicke von 3000 Å, die aus Störstellen wie beispielsweise Phosphor (P) enthaltendem Polysilicium hergestellt ist; 7 bezeichnet eine Zwischenschicht-Isolierschicht einer Siliciumoxidschicht mit einer Dicke von 2500 Å, die beispielsweise durch ein CVD (chemisches Aufdampfen)-Verfahren gebildet wird; 8a bezeichnet eine Störstellendiffusionsschicht eines MOS-Speichertransistors mit einer Dicke von 500 Å aus Polysilicium vom N-Typ, das stark mit beispielsweise Arsen (As) dotiert ist; 8b bezeichnet einen Kanaibereich des MOS-Speichertransistors mit einer Dicke von 500 Å, der aus einem stark mit beispielsweise Bor (B) bei einer Konzentration von 3 x 10&supmin;¹&sup6;cm&supmin;³ dotierten Polysilicium vom p-Typ hergestellt ist; 9 bezeichnet eine erste Gateisolierschicht des MOS-Speichertransistors, die beispielsweise aus einer Siliciumoxidschicht mit einer Dicke von 120 Å besteht; 10 bezeichnet eine Floating-Gateelektrode mit einer Dicke von 2000 Å, die aus Störstellen wie beispielsweise Phosphor (P) enthaltendem Polisilicium hergestellt ist; 11 bezeichnet eine zweite Gateisolierschicht des MOS-Speichertransistors, die beispielsweise aus einer Siliciumoxidschicht mit einer Dicke von 200 Å (200 x 10&supmin;¹&sup0;m) besteht; 12 bezeichnet eine Steuergateelektrode mit einer Dicke von 3000 Å (3000 x 10¹&sup0;m), die aus Störstellen wie zum Beispiel Phosphor (P) enthaltendem Polysilicium hergestellt ist; 13 bezeichnet eine Metallverdrahtungs-Zwischenschicht, die aus Metall wie beispielsweise BPSG besteht und eine Dicke von 1.0 pm hat; 14 bezeichnet ein Kontaktioch; 15 bezeichnet eine Metallverdrahtung, die aus einem Metall wie Aluminium (AI) hergestellt ist und eine Dicke von 1.0 um hat; und 16 bezeichnet eine Feldisolierschicht, die beispielsweise aus einer Silicium oxidschicht mit einer Dicke von 6000 Å besteht.
Die Gateelektrode 6 des zweiten MOS-Auswähltransistors, die, wie in Fig. 3 gezeigt, für jede Reihe innerhalb einer Zellengruppe verbunden ist, dient als eine Auswählleitung Ci (i = 1, 2). Die Gateelektrode 4 des ersten MOS-Auswähltransistors, die, wie in Fig. 3 gezeigt, für jede Reihe innerhalb der Zellengruppe verbunden ist, dient als ein zweite Wortleitung Zi (i = 1 6). Die Steuergateelektrode 12, die, wie in Fig. 3 gezeigt, für jede Leitung innerhalb der Zellengruppe verbunden ist, dient als eine erste Wortleitung Xi (i = 1 6). Die Feldisolierschicht 16 isoliert die Störstellendiffusionsschichten 2a, 2c jedes Transistors voneinander für jede Spalte.
Die nichtflüchtige Halbleiterspeichervorrichtung gemäß dieser Ausführungsform weist den auf dem Halbleitersubstrat 1 angeordneten zweiten MOS-Auswähltransistor, eine Vielzahl von in Reihe mit dem zweiten MOS-Auswähltransistor verbundenen MOS-Speichertransistoren und eine Vielzahl von jeweils parallel mit jedem der MOS-Speichertransistoren verbundenen ersten Auswähltransistoren auf. Weiter ist der MOS-Speichertransistor schichtförmig oberhalb des ersten MOS-Auswähltransistors angeordnet, um zu verhindem, daß die durch die MOS-Speichertransistoren besetzte ebene Zellenfläche vergrößert wird. Zu diesem Zweck besteht der MOS-Speichertransistor gemäß dieser Ausführungsform aus der Source/Drain-Elektrode aus Polysilicium auf der Isolierschicht, einem Kanalbereich, der auf demselben angeordneten ersten Gateisolierschicht 9, der Floating- Gateelektrode 10, der zweiten Gateisolierschicht 11 und der Steuergateelektrode 12. Die Source/Drain-Elektrode und der Kanalbereich sind für jede Spalte voneinander isoliert. Das Kontaktioch 14 ist auf der Drainelektrode der Reihentransistorengruppe hergestellt, und die als die Bitleitung dienende Metallverdrahtung 15 ist mit der Drainelektrode verbunden. Die Sourceelektroden der mehreren Transistorengruppen, die jeweils aus den in Reihe verbundenen Transistoren bestehen, sind gemeinsam verbunden, um so eine Sourcediffusionsschicht-Verdrahtung zu schaffen.
Jetzt bezugnehmend auf die in Fig. 6 gezeigte äquivalente Schaltung soll der Betrieb der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dieser Ausführungsform erklärt werden. Das Bezugszeichen Qsi.j (i = 1 2, j = 1 6) kennzeichnet einen ersten Auswähltransistor, und das Bezugszeichen QMi.j (i = 1 2, j = 1 6) kennzeichnet einen Speichertransistor. Der Speichertransistor QMi.j und der erste Auswähltransistor QSi.j bilden ein Transistorenpaar, und drei Transistorenpaare sind in Reihe verbunden, um eine Transistorengruppe z.B. QM1.1, QM1.2, QM1.3 und QS1.1, QS1.2, QS1.3 zu bilden. Die Speicherzellengruppe wird gebildet, indem eine Vielzahl solcher Transistorengruppen in einer Matrixform (Reihe und Spalte) angeordnet wird. In der in Fig. 3 gezeigten Grundrißansicht ist die Speicherzellengruppe in einem gefalteten Anordnung derart gebildet, daß die Sourcediffusionsschicht-Verdrahtung und das Bitleitungskontaktloch 14 gemeinsam für die beiden Transistorengruppen vorgesehen sind. Die Steuergateelektrode 12 des Speichertransistors QMi.j ist mit der ersten Wortleitung Xi (i = 1 6) für jede Reihe verbunden, und die Gateelektrode 4 des ersten Auswähltransistors QSi.j ist mit der zweiten Wortleitung Zi (i = 1 6) für jede Reihe verbunden. Die Drainelektrode 2a der aus den Reihentransistoren bestehenden Transistorengruppe ist mit der Bitleitung Yi (i = 1 2) für jede Spalte verbunden. Die Sourceelektroden 2b sind gemeinsam mit der Sourceleitung 5 verbunden. Weiter ist die Gateelektrode 6 des zweiten Auswähltransistors QCi (i = 1 4) mit der Auswählleitung Ci (i = 1, 2) für jede Reihe verbunden.
Tabelle 3 zeigt die Vorspannungspotentiale an jeder Wortleitung, jeder Bitleitung, jeder Auswählleitung und der Sourceleitung für die repräsentativen Transistoren beim Schreibmodus. Die Werte in der Tabelle sind in Volt (V) ausgedrückt. TABELLE 3
Es soll angemerkt werden, daß der Ausdruck "Schreiben" in der vorliegenden Erfindung bedeutet, Elektronen in die Floating-Gateelektrode zu injizieren, um die Schwellenspannung des betreffenden Speichertransistors zu erhöhen. Die Schreiboperation in dieser Ausführungsform verwendet eine Injektion von heißen Elektronen aufgrund eines Kanalstroms Zum Beispiel werden in dem Falle des Schreibens von Daten für den Speichertransistor QM1.1 der Drainelektrode desselben durch den zweiten Auswähltransistor QC1 6 V aus der Biltleitung Y1 zugeführt, und der Steuergateelektrode desselben werden 10 V von der ersten Wortleitung X1 zugeführt. Andererseits wird der Gateelektrode des ersten Auswähltransistors QS1.1 der ein Transistorenpaar mit dem parallel mit demselben verbundenen Speichertransistor QM1.1 bildet, 0 V von der zweiten Wortleitung Z1 zugeführt, so daß dieser erste Auswähltransistor QS1.1 ausschaltet. Aus diesem Grunde stellt der Strompfad aufgrund einer von der Bitleitung Y1 an die Drainelektroden des QC1 angelegten Spannung nur den Strom pfad dar, der durch den Speichertransistor QM1.1 hindurchgeht.
Andererseits sind alle Steuergateelektroden der anderen Speichertransistoren QM1.2 und QM1.3,, die in Reihe in der Transistorengruppen verbunden sind, zu der der Speichertransistor QM1.1 gehört, durch die ersten Wortleitungen X2 und X3 auf 0 V festgelegt. Weiter werden den Gateelektroden der anderen ersten Auswähltransistoren QS1.2 und QS1.3 von den zweiten Wortleitungen Z2 und Z3 10 V zugeführt, so daß diese Transistoren ein schalten. Deshalb ist die Sourceelektrode des ausgewählten Speichertransistors QM1.1 mit der Sourceleitung 5 durch diese Auswähltransistoren QS1.2 und QS1.3 verbunden, die das Erdpotential aufweisen. Daher fließt der Kanalstrom von der Bitleitung Y1 zu der Sourceleitung S, so daß heiße Elektronen im Kanalbereich des Speichertransistors QM1.1 erzeugt werden und diese Elektronen anschließend in das Floating-Gate injiziert werden. Da den Steuergateelektronen der zu derselben Transistorengruppe wie der ausgewählte Speichertransistor QM1.1 gehörenden anderen Speichertransistoren QM1.2 und QM1.3 0 V zugeführt wird, ist die Potentialdifferenz zwischen den Source- und Drainelektroden dieser Speichertransistoren klein. Aus diesem Grunde erfolgt in diesen Transistoren kein Schreiben von Daten.
Genauso werden im Falle eines Schreibens für den Speichertransistor QM1.2 den Gateelektroden des zweiten Auswähltransistors QM1.1 von der Auswählleitung C1 10 V zugeführt, und der Drainelektrode desselben werden 6 V von der Bitleitung Y1 zugeführt. Den Steuergateelektroden der anderen Speichertransistoren QM1.1 und QM1.3 wird 0 V von den Wortleitungen X1 und X2 zugeführt. Den Gateelektroden der ersten Auswähltransistoren QS1.1 und QS1.3 werden 10V von den Wortleitungen Z1 und Z3 zugeführt. Der Steuergateelektrode des ausgewählten Speichertransistors QM1.2 werden 10 V von der ersten Wortleitung X2 zugeführt, während der des ersten Auswähltransistors QS1.2, der mit dem ausgewählten Speichertransistor QM1.2 das Transistorenpaar bildet, 0 V von der zweiten Wortleitung Z2 zugeführt werden. Auf diese Weise sperrt der mit dem ausgewählten Speichertransistor QM1.2 das Transistorenpaar bildende erste Auswähltransistor QS1.2 den Pfad, der den betreffenden Speichertransistors umgeht, während die anderen ersten Auswähltransistoren QS1.1 und QS1.3 die Pfade bilden, die die nicht ausgewählten Speichertransistoren QM1.1 und QM1.3 umgehen. Deshalb fließt der Kanalstrom zwischen Source und Drain nur des ausgewählten Speichertransistors QM1.2. Auf diese Weise werden an dem Kanalbereich heiße Elektronen erzeugt, so daß diese Elektronen in das Floating- Gate des ausgewählten Speichertransistors QM1.2 injiziert werden. In diesem Zustand dienen die ersten Auswähltransistoren QS1.1 und QS1.3 als Übertragungsgatter zwischen der Bitleitung Y1 und der Sourceleitung S.
Um fehlerhaftes Schreiben/Löschen für die andere Transistorengruppe von Speichertransistoren wie QM1.5 ,die mit der gleichen Bitleitung Y1 verbunden ist, zu verhindern, werden zusätzlich alle ersten Wortleitungen X4 X6, die zweiten Wortleitungen Z4 Z6 und die mit der anderen Transistorengruppe verbundene Auswählleitung C2 auf 0 V festgelegt. Aus diesem Grunde fließt kein Kanalstrom durch die Speichertransistoren QM1.4, QM1.5 und QM1.6, so daß in diese Speichertransistoren keine Daten geschrieben werden. Das selektive Schreiben für die mit derselben Wortleitung verbundenen Speichertransistoren, z. B. QM1.1 und QM2.1, kann auf der Grundlage der Spannung an der Bitleitung durchgeführt werden. Genau ausgedrückt, wird nicht in den Transistor QM1.1 geschrieben, wenn während des Schreibens für den Transistor QM2.1 die Spannung an der Bitleitung Y1 auf 0 V eingestellt ist, um die Potentialdifferenz zwischen Source und Drain des Transistors QM1.1 auf 0 V zu setzen. Weiter fließt kein Kanalstrom im offenen Zustand der Bitleitung Y1 und auch in diesem Fall wird nicht in den Transistor QM1.1 geschrieben.
Als nächstes soll im folgenden der Löschmodus erläutert werden. Die TABELLEN 4A und 4B zeigen Beispiele der Potentiale an jeder Bitleitung, jeder Wortleitung und der Sourceleitung in Volt (V). Es soll angemerkt werden, daß "Datenlöschung oder Datenlöschen" bedeutet, Elektronen von dem Floating-Gate des betreffenden Speichertransistors zu emittieren, so daß die Schwellenspannung desselben verringert wird. TABELLE 4A (LÖSCHUNG VON SOURCELEITUNGSSEITE) TABELLE 4B (LÖSCHUNG VON BITLEITUNGSSEITE)
Die Datenlöschung wird auf der Grundlage des F-N-Tunnelphänomens durchgeführt. Genau ausgedrückt wird, wenn eine hohe Spannung von z. B. 20 V an beide oder einen der Source- und Drainbereiche des Speichertransistors angelegt wird und eine niedrige Spannung von z.B. 0 V an die Steuergateelektrode desselben angelegt wird, das elektrische Feld in der ersten Gateisolierschicht von der Floating-Gateelektrode zu dem Sourceund dem Drainbereich verstärkt, so daß das F-N-Tunnelphänomen auftrifft, wodurch Elektronen aus dem Floating-Gate emittiert werden.
Wie in den oben aufgeführten Tabellen 4A und 4B gezeigt, kann die Datenlöschung entweder von der Bitleitungsseite oder von der Sourceleitungsseite durchgeführt werden. Zuerst soll die Löschung von der Sourceleitungsseite erläutert werden.
In dem Fall der kollektiven Datenlöschung ist eine Selektivität für den Speichertransistor nicht gegeben, aber alle Wortleitungen X1 bis X6 sind auf 0 V eingestellt, alle zweiten Wortleitungen Z1 bis Z6 sind auf 20 V eingestellt und alle Auswählleitungen C1 und C2 sind auf 0 V eingestellt. In diesem Zustand wird das Potential an der Störstellendiffusionsschicht auf der Sourceleitungsseite, anschließend auf der Drainseite, jedes der Speichertransistoren QMi.j (i = 1 2, j = 1 6) bei einem hohen Potential angeordnet, so daß die Elektronen von dem Floating-Gate emittiert werden, wodurch die in dem Speichertransistor gespeicherten Daten gelöscht werden.
In dem Fall, wenn eine bestimmte Wortleitung für die selektive Datenlöschung ausgewählt wird, wird nur die ausgewählte erste Wortleitung auf 0 V eingestellt, während alle verbleibenden ersten Wortleitungen und alle zweiten Wortleitungen auf 20 V eingestellt werden. Die Auswählleitungen C1 und C2 werden auf 0 V eingestellt, um so jede der Transistorengruppen von den Bitleitungen Y1 und Y2 zu trennen. Da die hohe Spannung von 20 V an die Sourceleitung S angelegt wird, ist das elektrische Feld zwischen der Floating Gateelektrode und der Source/Drain-Elektrode in jedem der mit der Wortleitung verbundenen Speichertransistoren, die nicht die ausgewählte Wortleitung darstellt, schwach, so daß das F-N-Tunnelphänomen nicht auftritt und eine Datenlöschung für die mit diesen nicht ausgewählten Wortleitungen verbundenen Speichertransistoren nicht erfolgt. Dementsprechend wird die Lösung von Daten nur für den Speichertransistor bewirkt, der mit der ausgewählten ersten Wortleitung verbunden ist.
In dem Fall der Datenlöschung von der Bitleitungsseite stellt die Störstellendiffusionsschicht, an die die Spannung angelegt wird, anders als im Falle der Löschung von der Sourceleitungsseite, den Drainbereich und nicht den Sourcebereich dar. Die Löschoperation selbst ist die gleiche wie in dem oben beschriebenen Fall.
Die Figuren 7A und 7B zeigen das Verhältnis zwischen den Gatespannungen und den Kanalström en, bzw. die Veränderungen hinsichtlich der Schwellenspannungen des betreffenden Speichertransistors in den oben beschriebenen Schreib- und Löschmodi. Im Fall des Schreibens von Daten wird die Schwellenspannung erhöht, da Elektronen in das Floating-Gate injiziert werden. Aus diesem Grunde fließt kein Kanalstrom, selbst wenn dem Steuergate 0 V zugeführt werden. Im Gegensatz hierzu wird im Falle der Datenlöschung die Schwellenspannung verringert, da die Elektronen von dem Floating-Gate emiffiert werden und daher der Kanalstrom fließt, wenn der Steuergateelektrode 0 V zugeführt werden. Fig. 7B zeigt die Veränderungen hinsichtlich der Schwellenspannungen des Speichertransistors im Verlaufe der Zeit. Hier kann, obwohl das elektrische Löschverfahren oben erklärt wurde, die kollektive Löschung auf der Grundlage beispielsweise einer Bestrahlung mit Ultraviolettstrahlung angenommen werden.
Als nächstes wird im folgenden der Datenlesemodus unter Bezugnahme auf TABELLE 5 erklärt werden, die die Potentiale an jeder Bitleitung, jeder Wortleitung und der Sourceleitung in Volt (V) zeigt. TABELLE 5
Es wird angenommen, daß ein Lesen von Daten für den Speichertransistor QM2.1 durchgeführt werden soll. Von der ersten Wortleitung X1 werden 0 V an die Steuergatelelektrode des ausgewählten Speichertransistors QM2.1 angelegt, und 0 V werden auch von der zweiten Wortleitung Z1 an die Gateelektrode des ersten Auswähltransistors QS2.1 angelegt, der mit dem Speichertransistor QM2.1 das Transistorenpaar bildet, so daß der Kanal des Transistors QS2.1 gesperrt wird und nur der Kanal des QM2.1 als ein Strompfad ver wendet wird. Die anderen ersten Auswähltransistoren QS2.2 und QS2.3 der Transistorengruppe, zu der der Transistor QM2.1 gehört, werden auf 5 V eingestellt, so daß diese Auswähltransistoren in ihren eingeschalteten Zustand versetzt werden und so als Übertragungsgatter dienen. Auf diese Weise werden die Strompfade von der Bitleitung Y2 zu der Drainelektrode des Speichertransistors QM2.1 und von dem ausgewählten Speichertransistor QM2.1 zu der Sourceleitung 5 gebildet. Wenn sich der ausgewählte Speichertransistor QM2.1 in seinem beschriebenen Zustand befindet und seine Schwellenspannung höher als 0 V ist, wird daher, da die Steuergateelektrode des ausgewählten Speichertransistors QM2.1 0 V aufweist, der Strompfad von der Bitleitung Y2 zu der Sourceleitung S gesperrt, und aus diesem Grunde fließt kein Strom. Wenn im Gegensatz hierzu sich der ausgewählte Speichertransistor QM2.1 in seinem gelöschten Zustand befindet und die Schwellenspannung niedriger als 0 V ist, fließt der Strom durch denselben von der Bitleitung Y2 zu der Sourceleitung S.
Auf diese Weise entsprechen der gelöschte Zustand und der beschriebene Zustand des ausgewählten Speichertransistors dem "Vorliegen" und "Nichtvorliegen" des Stroms von der Bitleitung zu der Sourceleitung. Durch Erfassen dieses Stroms durch einen mit der Bitleitung verbundenen Leseverstärker kann die Information erhalten werden, die Digitaldaten "0" oder "1" entspricht.
Es soll festgestellt werden, daß die Steuergateelektrode des nicht ausgewählten Speichertransistors entweder 0 V oder 5 V aufweisen kann. Dies liegt darin begründet, daß dieser Speichertransistor aufgrund des Vorliegens des ersten Auswähltransistors, der mit demselben das Transistorenpaar bildet, nicht als ein Übertragungsgatter dienen muß. Weiter kann die Schwellenspannung des nicht ausgewählten Speichertransistors in der Leseoperation einen beliebigen Wert haben. kurz gesagt wirkt der erste Auswähltransistor als ein Übertragungsgatter, solange seine Schwellenspannung niedriger als die an die zweite Wortleitung angelegt Spannung ist, wodurch der Datenlesebetrieb durchgeführt werden kann.
In den anderen Transistorengruppen, zu denen der ausgewählte Transistor nicht gehört, sind alle ersten Wortleitungen, zweiten Wortleitungen und die Auswählleitung auf 0 V festgelegt, so daß der Strom pfad von der Bitleitung durch jede dieser Transistorengruppen gesperrt ist. Deshalb wird der Lesebetrieb nicht beeinflußt, selbst wenn die Schwellenspannungen aller Speichertransistoren in den anderen Transistorengruppen niedriger als 0 V sind.
Zusätzlich zu dem oben beschriebenen Lesemodus ist es möglich, Daten parallel aus den Speichertransistoren auszulesen, die mit derselben ersten Wortleitung verbunden sind.
Zum Beispiel können Daten gleichzeitig aus QM1.1 und QM2.1 ausgelesen werden. In diesem Fall können die individuellen Leseverstärker mit den Bitleitungen Y1 und Y2 verbunden sein, um die den erfaßten Strömen entsprechenden Daten zu erzeugen.
Das Vorsehen der Auswählleitung erzeugt die folgende vorteilhafte Wirkung. Erstens kann der parasitäre Ableitungsstrom, der während des Schreibbetriebs durch den nicht ausgewählten Speichertransistor fließt, durch den zweiten Auswähltransistor gesperrt werden, so daß der Schreibbetrieb wirksam durchgeführt werden kann. Deshalb können die Schwellenspannungen des Speichertransistors in seinem Schreibzustand und seinem Löschzustand innerhalb eines breiten Bereichs eingestellt werden. Zweitens ist die mit der Bitleitung verbundene Störstellendiffusionsschicht nur für die Draindiffusionsschicht in dem zweiten Auswähltransistor in jeder der Transistorengruppen vorgesehen, so daß die Bitleitungskapazität verkleinert werden kann.
Fig. 8 zeigt den Schnittaufbau der nichtflüchtigen Halbleiterspeichervorrichtung gemäß der zweiten erfindungsgemäßen Ausführungsform, wobei der Aufbau dem in Fig. 3 gezeigten in bezug auf die erste Ausführungsform entspricht. Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, daß eine Polysilicium schicht 17 auf dem Sourceldrain-Bereich 8c auf dem Polysilicium vorgesehen ist, das die MOS-Speichertransistoren in Reihe in einer solchen Weise verbindet, daß es zwischen den ersten MOS-Auswähltransistoren und auch zwischen den ersten MOS-Auswähltransistoren und dem zweiten MOS-Auswähltransistor eingebettet ist, und die Polysilicium schicht ist stark mit Störstellen (z.B. Phosphor (P) oder Arsen (As)) des gleichen Leitfähigkeitstyps dotiert, wie dem des Source/Drain-Bereichs 8c des MOS-Speichertransistors. Dies erlaubt es, den Abstand zwischen den an der unteren Schicht angeordneten Auswähltransistoren zu verkleinern, so daß die Speichervorrichtung mit größerer Integrationsdichte hergestellt werden kann. Der restlich Aufbau, Betrieb und die restlichen Funktionen in dieser zweiten Ausführungsform sind vollständig die gleichen wie in der vorhergehenden Ausführungsform.
Gemäß der vorliegenden Erfindung sind ein Speichertransistor und ein erster Auswähltransistor parallel zum Bilden eines Transistorenpaars verbunden. Eine Vielzahl solcher Transistorenpaare ist in Reihe zum Bilden einer Transistorengruppe verbunden. Ein zweiter Auswähltransistor ist zwischen einer Bitleitung und der Transistorengruppe verbunden, die die Speichertransistoren und die ersten Auswähltransistoren aufweist. Der Speichertransistor ist oberhalb des ersten Auswähltransistors schichtförmig angeordnet. Die oben beschriebene Anordnung der erfindungsgemäßen nichtflüchtigen Halbleiterspeichervorrichtung schafft die folgenden Vorteile.
(1) Es ist nicht erforderlich, ein mittleres Potential bei dem selektiven Schreiben von Daten einzustellen. Nur zwei Potentiale reichen für diesen Zweck aus, und hierdurch wird es leicht, eine periphere Schaltung und eine Steuerschaltung zu entwerfen.
(2) Solche Probleme wie ein übermäßiges Schreiben und ein übermäßiges Löschen treten nicht auf. Dies bedeutet, daß die Schwellenspannung des Speichertransistors ohne obere und untere Grenzen variieren kann. Daher ist eine große Veränderung hinsichtlich der Schwellenspannung des Speichertransistors beim Schreiben und Löschen von Daten erlaubt. Aus diesem Grunde kann die periphere Schaltung, insbesondere die Steuerschaltung zum Schreiben, leicht und einfach entworfen werden. Selbst wenn ein Unterschied hinsichtlich der Schreibcharakteristiken beim Herstellen des Speichertransistors vorliegt, kann der hohe Produktionsertrag aufgrund des zulässigen Veränderungsbereichs der Schwellenspannung aufrechterhalten werden.
(3) Die Injektion von heißen Elektronen kann zum Datenschreiben verwendet werden, so daß das elektrische Feld in der ersten Gateisolierschicht eines nicht ausgewählten Speichertransistors während des Schreibbetriebs kleiner gemacht werden kann als das in der Löschoperation verwendete. Fehlerhaftes Schreiben in die nicht ausgewählten Speichertransistoren, die mit derselben Wortleitung während der Schreiboperation verbunden sind, kann wirksam verhindert werden. Weiter kann die Schwellenspannung des Speichertransistors nach dem Datenschreiben an der Steuerelektrode auf die niedrige Spannung von beispielsweise 0 V eingestellt werden, so daß die Spannung an der Steuergateelektrode während des Schreibbetriebs verhältnismäßig niedrig ist. Auf diese Weise ist ein Transistor mit hohen Durchschlagspannungscharakteristiken nicht für die Dekodiereinrichtung zum Steuern der ersten Wortleitung erforderlich, so daß die Dekodiereinrichtung einfach entworfen werden kann.
(4) Das Datenschreiben wird nicht auf der Grundlage des Fowier Nordheim (F-N) - Elektronentunnelphänomens bewirkt, und auch die Datenlöschung kann sowohl auf der Grundlage des Lawinendurchschlags und der Bestrahlung mit Ultraviolettstrahlen als auch des F-N-Elektronentunnelphänomens bewirkt werden. Deshalb kann eine verhältnismäßig dicke (z. B. 130 Å) Siliciumoxidschicht als die erste Gateisolierschicht des Speichertransistors verwendet werden, so daß die Herstellung der ersten Gateisolierschicht des Speichertransistors einfach bei einem hohen Produktionsertrag gesteuert werden kann.
(5) Bei dem Datenschreibbetrieb ist das Potential an der Drainelektrode des Speichertransistors niedrig und das elektrische Feld in der ersten Gateisolierschicht ist schwach, so daß das Auftreten einer fehlerhaften Löschung von gespeicherten Daten während dem Datenschreibbetrieb unwahrscheinlich ist. Deshalb ist die Reihenfolge, in der Daten in die in Reihe in der Transistorengruppe verbundenen Speichertransistoren geschrieben werden, nicht beschränkt und die periphere Schaltung kann daher leicht entworfen werden.
(6) Wortlöschen und Wortschreiben sind möglich. Es kann nämlich nur die Information auf einer speziellen Wortleitung erneut geschrieben werden. Deshalb können die gespeicherten Daten ohne Löschen oder Speichern aller Datenbits aktualisiert werden. Dies erlaubt eine umfassende Verkürzung der Programmierzeit.
(7) Da der Speichertransistor, der ein Transistorenpaar mit dem ersten Auswähltransistor bildet, oberhalb des ersten Auswähltransistors schichtförmig angeordnet ist, ist die durch die Zelle besetzte Fläche die gleiche, wie beim Stand der Technik. Es ist nicht erforderlich, einen (zweiten) Auswähltransistor in der Transistorengruppe auf der Sourceleitungsseite anzuordnen, so daß die benötigte Fläche für die so gebildete Zellengruppe kleiner sein kann, und so kann die Speichervorrichtung mit einer kleineren Größe als die des Standes der Technik erhalten werden.
Wie oben beschrieben, hat die nichtflüchtige Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung viele Vorteile gegenüber den Vorrichtungen des Standes der Technik.
Während diese Erfindung in ihren bevorzugten Ausführungsformen beschrieben wurde, wird man verstehen, daß die verwendeten Worte eher Worte der Beschreibung als der Begrenzung sind und daß Veränderungen innerhalb des Geltungsbereichs der anliegenden Patentansprüche vorgenommen werden können, ohne von dem wahren Umfang der Erfindung in ihren breiteren Aspekten abzuweichen.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung, die aufweist:

eine Vielzahl von Sätzen von in Reihe verbundenen Speichertransistoren (QMi.j), wobei jeder Satz individuell zum Schreiben oder Löschen von Daten in dieselben bzw. denselben auswählbar ist; und

in einem genannten Satz jeder Speichertransistor parallel zu sich einen entsprechenden Parallelauswähltransistor (QSi.j) aufweist, der auf einem Halbleitersubstrat (1) ausgebildet ist;

wobei jeder der Speichertransistoren (QMi.j) auf dem Parallelauswähltransistor (QSi.j) ausgebildet ist, mit dem er parallel verbunden ist; und

wobei während des Schreibens von Daten der Parallelauswahlwiderstand steuerbar ist, um die Reihenverbindung des Speichertransistors zu umgehen mit Ausnahme dann, wenn der Speichertransistor adressiert werden soll.

2. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, in der jeder Satz von in Reihe verbundenen Speichertransistoren (Qmi.j) durch einen Auswähl-Reihentransistor (Qci) auswählbar ist, der damit in Reihe ist.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, in der der Speicher (Qmi.j) und die Auswähltransistoren (Qsi.j, Qci) Feldeffekttransistoren sind.

4. Nichtflüchtige Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, bei der:

jeder Speichertransistor (QMi.j) eine Floating-Gateelektrode (10) und eine Steuergateelektrode (12) aufweist und jeder Auswähltransistor (QSi.j) eine Gateelektrode (4) aufweist;

jeder Satz von in Reihe verbundenen Speichertransistoren in Reihe mit wenigstens einem zweiten Auswähltransistor (QCl) verbunden ist, der eine Gateelektrode (6) aufweist, wobei jeder Satz einschließt:

erste Wortleitungen (Xi), die jeweils mit der Steuergateelektrode eines entsprechenden Speichertransistors verbunden sind;

zweite Wortleitungen (Zi), die jeweils mit der Gateelektrode eines entsprechenden Parallelauswähltransistors verbunden sind;

Auswählleitungen (Ci), die jeweils mit der Gateelektrode eines entsprechenden zweiten Auswähltransistors verbunden sind;

Bitleitungen (Yi), die jeweils mit einer Drainelektrode eines entsprechenden Auswähltransistors verbunden sind; und

eine Sourceleitung (S), die gemeinsam mit den Sourceelektroden eines der Transistorpaare in jedem der Sätze verbunden ist.

5. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, bei der der Speichertransistor (QMi.j) einen Kanalbereich (8b) aufweist, der oberhalb der Gateelektrode (4) des Parallelauswähltransistors (Qsi.j) schichtförmig angeordnet ist, mit dem er parallel verbunden ist und auf einem vorbestimmten Bereich des Halbleitersubstrats (1) angeordnet ist.

6. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, in der die Speichertransistoren (QMi.j), die Parallelauswähltransistoren (Qsi.j) und der zweite damit verknüpfte Auswähltransistoren (Qci) alle MOS-Feldeffekttransistoren vom N-Kanal- Typ sind.

7. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 6, die weiter Polysilicium schichten (17) aufweist, die stark mit den Störstellen dotiert sind, die denselben Leitfähigkeitstyp wie die Source/Drain-Bereiche der Speichertransistoren haben, wobei die Polysiliciumschichten zwischen den Parallelauswähltransistoren (QSi.j) und auch zwischen den Parallelauswähltransistoren (QSi.j) und den zweiten Auswähltransistoren (Qci) eingebettet sind.