DE4035660C2 - Elektrisch programmierbare Speichereinrichtung und Verfahren zum Zugreifen/Programmieren von Speicherzellen - Google Patents
Elektrisch programmierbare Speichereinrichtung und Verfahren zum Zugreifen/Programmieren von SpeicherzellenInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zum Zugrei
fen auf eine Speicherzelle nach dem Oberbegriff des Patent
anspruchs 1, auf eine elektrisch programmierbare Speicher
einrichtung nach dem Oberbegriff des Patentanspruchs 5 bzw.
auf ein Verfahren zum Programmieren einer Speicherzelle nach
dem Oberbegriff des Patentanspruchs 10.
Der zunehmende Bedarf an Halbleiterspeichern höherer Ge
schwindigkeit und niedrigerer Kosten hat zur Entwicklung der
virtuellen Erdungskonfiguration für Nur-Lese-Speicher ge
führt. Virtuell geerdete Speicher oder Speicher mit virtuel
ler Masse (virtual ground memories) dienen bekanntlich der
Erhöhung der Matrixdichte bei gleichzeitiger Erhaltung der
Prozeßkompabilität mit vorhandenen Zwei-Ebenen-Polysilizium-
n-Kanal-Prozessen. Repräsentative Beispiele für virtuelle
geerdete Speichermatrixanordnungen sind beschrieben in den
U.S.-PS′n 3 916 169; 3 934 233; 4 021 781 und 4 387 447. Ein
Verfahren zur Herstellung kontaktloser elektrisch program
mierbarer und elektrisch löschbarer Speicherzellen (EPROM′s)
des Flash-Typs zur Verwendung in einer virtuell geerdeten
Matrix ist beschrieben in der U.S.-PS 4 780 424. Die
kontaktlosen Zellen nach vorstehend genannter Druckschrift
verwenden langgestreckte Source- und Drain-Bereiche, die
unter Feldoxidgebieten angeordnet sind. Die Drain-Bereiche
sind im Vergleich zu den Source-Bereichen flach, während die
Source-Bereiche durch einen stärkeren Gradienten-Übergang
charakterisiert sind.
Obwohl virtuell geerdete Speicher unter dem Gesichts
punkt erhöhter Bitdichte Vorteile haben, sind sie nicht frei
von Nachteilen. Ein möglicher Nachteil einer kontaktlosen
EPROM-Matrix und virtuell geerdeter Speicheranordnungen
liegt generell in dem Problem unerwünschter Wechselwirkungen
zwischen benachbarten Zellen. Diese Wechselwirkung äußert
sich gewöhnlich in einer Programmier-Störbedingung (d. h.
einer unerwünschten Programmierung einer nicht-angesteuerten
benachbarten Zelle) oder in einer Lesezugriffsver
schlechterung aufgrund einer unerwünschten Stromkomponente.
In beiden Fällen betrifft die Störung diejenige elektrisch
programmierbare Nur-Lese-Speicherzelle, die in der benach
barten Spalte unter der angesteuerten Wortleitung angeordnet
ist. Eine Wechselwirkung zwischen benachbarten Zellen führt
auch zur Bildung von parasitären Strömen, welche die Lese-,
Lösch- und Programmieroperationen einzelner Zellen stören.
Schließlich werden auch die Zugriffsgeschwindigkeit und die
Integrität der Speichermatrix durch diese Probleme ungünstig
beeinflußt.
Aufgabe der Erfindung ist es, die gegenseitige Störung
der Speicherzellen bei Lese- bzw. Programmieroperationen zu
reduzieren, ohne die Operationsgeschwindigkeit zu beein
trächtigen.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren
zum Zugreifen auf eine Speicherzelle mit den Merkmalen des
Anspruchs 1, eine Speichereinrichtung mit den Merkmalen des
Anspruchs 5 bzw. ein Verfahren zum Programmieren einer Spei
cherzelle mit den Merkmalen des Anspruchs 10 gelöst.
Die Erfindung verwendet eine zusätzliche Spannungsquelle
zur Entwicklung einer Lese-Vorspannung auf einer benach
barten Bitleitung (der der angesteuerten Zelle benachbarten
Bitleitung). Dies schirmt wirksam vor möglichen Störungen
aus benachbarten Spalten ab und beschleunigt das Aufladen
oder das Entladen der ausgewählten bzw. angesteuerten
Spalte.
Außerdem verwendet das Verfahren nach Anspruch 10 ein
Vorspannungsabbauschema, bei dem zwischen Spalten wirksame
Durchlaßgates zusammen mit einer schwachen Rampenspannung
auf der angesteuerten bzw. ausgewählten Spalte zum Vermeiden
von Störungen an benachbarten Zellen während des Program
mierens dienen.
Die Erfindung befaßt sich mit einer elektrisch program
mierbaren Speichereinrichtung mit einer Matrix aus Zeilen
und Spalten von Speicherzellen, die aus Feldeffekttran
sistoren mit schwebenden Gates aufgebaut sind. Jeder Tran
sistor hat ein schwebendes Gate, eine Steuerelektrode, eine
Drain- und eine Source-Elektrode.
Bei einem bevorzugten Ausführungsbeispiel der Erfindung
wird auf eine Speicherzelle innerhalb der Matrix unter Ver
meidung parasitären Stromflusses in benachbarten Zellen zu
gegriffen, indem zuerst die mit der Steuerelektrode der
Zelle gekoppelte Zeilenleitung ausgewählt bzw. angesteuert,
als nächstes eine erste Spaltenleitung, die mit der Source-
Elektrode der Zelle gekoppelt ist, geerdet und gleichzeitig
ein erstes Potential an eine zweite Spaltenleitung und ein
zweites Potential an eine dritte Spaltenleitung angelegt
wird. Die zweite Spaltenleitung ist mit der Drain-Elektrode
der Speicherzelle und die dritte Spaltenleitung mit der
Drain-Elektrode der benachbarten Speicherzelle, d. h. der vor
einem parasitären Stromfluß zu schützenden Zelle, gekoppelt.
Das erste Potential läßt einen Lesestrom durch die ange
steuerte Zelle fließen. Der Betrag dieses Lesestroms ist
natürlich abhängig vom Inhalt der Speicherzelle.
Es wird ferner ein Verfahren zum Vermeiden von Program
mierstörungen von benachbarten Zellen in einer Speicherma
trix mit mehreren Zeilenleitungen und abwechselnden ersten
und zweiten Spaltenleitungen angegeben, wobei die Steuer
elektrode aller Zellen in jeder Zeile mit einer Zeilenlei
tung gekoppelt wird. Die ersten und zweiten Bereiche aller
Zellen in jeder Spalte werden mit den ersten bzw. zweiten
Spaltenleitungen gekoppelt.
Das Verfahren zum Vermeiden von Störungen benachbarter
Zellen während des Programmierens ist gekennzeichnet durch
Anlegen eines ersten Potentials an die mit der zu program
mierenden Zelle gekoppelte Zeilenleitung und ebenso an die
benachbarten Zellen innerhalb dieser Zeile. Danach werden
alle ersten und zweiten Spaltenleitungen auf einer Seite
dieser Zelle mit einem ersten Knotenpunkt gekoppelt. Alle
ersten und zweiten Spaltenleitungen auf der anderen Seite
werden mit einem zweiten Knotenpunkt gekoppelt. Danach wird
der erste Knotenpunkt geerdet, während das Potential am
zweiten Knotenpunkt mit einer vorgegebenen Geschwindigkeit
auf ein zweites Potential angehoben wird. Dies bewirkt ein
Tunneln von Elektronen auf das schwebende Gate der zu pro
grammierenden Zelle. Wichtig ist, daß die vorgegebene Ge
schwindigkeit so gesteuert wird, daß das Potential an jeder
der ersten und zweiten Spaltenleitungen auf der anderen
Seite der angesteuerten bzw. ausgewählten Zelle zum Stören
des Programmierzustandes aller jener benachbarten Zellen
nicht ausreicht.
Weitere Einzelheiten, Weiterbildungen und sonstige Merk
male der Erfindung sind in den Ansprüchen gekennzeichnet.
Die Erfindung sowie verschiedene Vorteile und Einzelheiten
sind am besten aus der nachfolgenden Beschreibung von Aus
führungsbeispielen anhand der Zeichnung zu verstehen. In der
Zeichnung zeigen:
Fig. 1 ein elektrisches Schaltbild eines Teils einer be
kannten EPROM-Matrix mit schwebende Gates aufwei
senden Transistoren; anhand von Fig. 1 wird auch
ein konventionelles Verfahren zum Zugreifen auf
in Einzelzellen gespeicherte Informationen
beschrieben;
Fig. 2 ein elektrisches Schaltbild eines Teils einer be
kannten EPROM-Matrix mit schwebende Gates aufwei
senden Transistoren, wobei Fig. 2 ein anderes
Verfahren zum Zugreifen auf Informationen aus
einer individuellen Zelle darstellt;
Fig. 3 ein elektrisches Schaltbild auf einen Teil einer
EPROM-Speichermatrix, in der Informationen aus
einer Zelle nach dem erfindungsgemäßen Verfahren
zugegriffen werden;
Fig. 4 ein elektrisches Schaltbild einer dem bevorzugten
Ausführungsbeispiel der Erfindung zugeordneten
Y-Decodierschaltung;
Fig. 5 ein elektrisches Schaltbild einer Lese-Drain-Vor
spannschaltung, die bei Leseoperationen gemäß ei
nem bevorzugten Ausführungsbeispiel der Erfindung
verwendet wird;
Fig. 6 ein elektrisches Schaltbild des bevorzugten Aus
führungsbeispiels einer RDP-Lese-Drain-Vorspann
schaltung.
In Fig. 1 ist ein Teil einer bekannten EPROM-
Speicherma
trix gezeigt. Ebenfalls veranschaulicht ist ein konventionelles
Verfahren zum Lesen von Daten aus einer Einzelzelle. Die Spei
chermatrix gemäß Fig. 1 weist eine Vielzahl von Speicherbauele
menten 10 auf, die jeweils eine schwebende Gate-Elektrode 14,
ein Steuergate 11 und Source- und Drain-Elektroden, gekoppelt
mit Spaltenleitungen 12 bzw. 13, aufweisen. Gewöhnlich enthal
ten die Spalten 12 und 13 vergrabene Bitleitungen, die als Teil
der Source- und Drain-Bereiche der Transistoren 10 mit schwe
benden Gates innerhalb einer einzigen Spalte hergestellt wer
den.
Wie für den Fachmann klar ist, kann die der Spalte 12 zuge
ordnete Elektrode während Leseoperationen als Drain- und die
der Spalte 13 zugeordnete Elektrode als Source-Elektrode die
nen. Während Schreiboperationen ist die Situation umgekehrt,
wobei die Elektrode 13 als Drain und die Elektrode 12 als
Source wirkt. (Um Mißverständnisse zu vermeiden, wird nachfol
gend bei Bezugnahmen auf die Elektroden 12 bzw. 13 einheitlich
von Source- bzw. Drain-Elektroden gesprochen; die tatsächliche
Funktion jeder dieser Elektroden bei einer speziellen Operation
ist dadurch klar.) Wie in Fig. 1 gezeigt ist, sind alle Steu
ergates 11 innerhalb einer einzigen Zeile mit der Zeilenleitung
15 gekoppelt, die auch als Wortleitung bezeichnet wird.
Um die den Leseoperationen in der Matrix gemäß Fig. 1 an
haftenden Probleme besser verstehen zu können, sei das folgende
Beispiel betrachtet. Es sei angenommen, daß der Benutzer den
Inhalt der Speicherzelle 10b lesen will. Typischerweise wird
die Source-Leitung 12b über den Transistor 18 geerdet, während
die Wortleitung 15a auf ein positives Potential gehoben wird.
Die zugehörige Drain-Leitung 13a ist über den Transistor 17 mit
einem am Knotenpunkt 19 zur Verfügung gestellten Lese-Drain-
Vorspannpotential gekoppelt. Dieses Lese-Drain-Vorspannpoten
tial ist in Fig. 1 als DRB bezeichnet. Das Anlegen des DRB-Po
tentials, das gewöhnlich in der Größenordnung von 1-2 Volt
ist, an die Drain-Leitung 13a läßt einen Lesestrom IR durch die
Transistorzelle 10b fließen. Der Inhalt der Speicherzelle 10b
wird direkt aus der Stärke des Stroms IR bestimmt.
Das bei dem anhand von Fig. 1 erläuterten Verfahren exi
stierende Problem besteht darin, daß ein parasitärer Strom
durch den Transistor 10a fließen kann, wenn sich die Source-
Spaltenleitung 12a der benachbarten Speicherzelle 10a auf einem
von dem DRB-Potential abweichenden Potential befindet. Dieser
parasitäre Strom stört den Strom IR und ruft dadurch einen Feh
ler während des Lesens der Zelle 10b hervor. Häufig ist das
DRB-Potential angenähert 1,2 Volt. Wenn das Potential auf der
Leitung 12a kleiner als 1,2 Volt ist, wird ein Teil des Lese
stroms IR über die benachbarte Zelle 10a abgezweigt. Um dieses
Problem zu umgehen, wurden in der Vergangenheit benachbarte
Spaltenleitungen in der Speichermatrix auf schwebendem Poten
tial gelassen, wie dies in Fig. 1 gezeigt ist. Der schwebende
Zustand benachbarter Bitleitungen innerhalb der EPROM-Speicher
matrix beseitigt jedoch nicht vollständig die störenden parasi
tären Ströme während der Leseoperationen.
Eine andere Methode, die bisher zur Vermeidung des Problems
parasitärer Ströme während der Leseoperation verwendet wurde,
ist in Fig. 2 veranschaulicht. Statt das Potential auf benach
barten Spaltenleitungen innerhalb der Matrix schweben zu las
sen, werden alle Spaltenleitungen auf einer Seite der Zelle 10b
geerdet, und alle Spaltenleitungen auf der anderen Seite der
Zelle 10b sind mit einem DRB-Potential gekoppelt. So sind bei
spielsweise die Source-Bitleitungen 12b zusammen mit allen an
deren Bitleitungen auf der rechten Seite der Leitung 12b (z. B.
Leitungen 13b, 12c, 13c usw.) über den Transistor 18 geerdet.
In ähnlicher Weise sind die Bitleitungen links vom Transistor
10b (z. B. Leitung 12a usw.) über den Transistor 17 mit dem Kno
tenpunkt 19 gekoppelt. Obwohl dieses Schema einen parasitären
Stromfluß über den benachbarten Transistor 10a wirksam elimi
niert, hat die sich aus der Verbindung der zusätzlichen Bitlei
tungen mit der Spaltenleitung 13a ergebende große Kapazität den
Nachteil, daß die Zugriffszeiten entsprechend vergrößert wer
den.
Beschrieben werden im folgenden eine neue Einrichtung und
ein neues Verfahren zum Verbessern der Lese/Programmier-Charak
teristiken einer Halbleiter-Speichermatrix, bei der Speichere
lemente mit schwebendem Gate verwendet werden. In der folgenden
Beschreibung werden zahlreiche spezielle Einzelheiten, wie spe
zielle Leitungstypen, Blockgrößen, Spannungen usw. angegeben,
um das Verständnis für die vorliegende Erfindung zu erleich
tern. Es ist jedoch für den Fachmann klar, daß diese besonderen
Einzelheiten bei der praktischen Realisierung der Erfindung
nicht verwendet zu werden brauchen. In anderen Fällen sind be
kannte Schaltungsstrukturen nicht im einzelnen beschrieben, um
die Erfindung und deren Beschreibung nicht mit unnötigen Ein
zelheiten zu belasten.
Unter Bezugnahme auf Fig. 3 wird das bevorzugte Beispiel
des erfindungsgemäßen Verfahrens beschrieben. Die EPROM-Anord
nung gemäß Fig. 3 weist eine Matrix aus Zeilen und Spalten von
Speicherzellen 10 auf, von denen jede ein elektrisch program
mierbarer n-Kanal-Feldeffekttransistor mit isoliertem Gate in
bekannter Ausführung ist. Das Steuergate jedes Transistors 10
innerhalb einer Zeile ist mit einer Zeilenleitung 15 verbunden.
Der Source-Bereich jedes Transistors innerhalb einer Spalte ist
mit einer Bitleitung 12 und der entsprechende Drain-Bereich mit
einer Bitleitung 13 gekoppelt. Bei dem beschriebenen Ausfüh
rungsbeispiel enthalten Spaltenleitungen 12 und 13 vergrabene
Bitleitungen, die aus langgestreckten, parallelen, in gegensei
tigem Abstand angeordneten Diffusionszonen gebildet sind.
Um den Inhalt der Zelle 10b zu lesen, wird die Wortleitung
15a zunächst durch Anheben auf ein hohes positives Potential
ausgewählt bzw. angesteuert. Gleichzeitig wird die Source-Lei
tung 12b über den Transistor 18 geerdet. Die restlichen Bitlei
tungen rechts von der Zelle 10b (z. B. 13b usw.) bleiben auf
schwebendem Potential. Die Spaltenleitung 13a ist mit dem am
Knotenpunkt 19 zur Verfügung gestellten Lese-Drain-Vorspan
nungspotential (DRB) über einen Transistor 17 gekoppelt. An
stelle der Kopplung der benachbarten Spaltenleitung 12a mit
demselben DRB-Potential am Knotenpunkt 19 sieht das anhand von
Fig. 3 beschriebene erfindungsgemäße Verfahren ein separates
Lese-Drain-Vorspannpotential, bezeichnet mit RDP, am Knoten
punkt 22 vor. Der Knotenpunkt 22 ist über einen Transistor 20
mit der benachbarten Bitleitung 12a gekoppelt. Alle anderen
Bitleitungen links von der Spalte 12a bleiben schwebend.
Das am Knotenpunkt 22 zur Verfügung gestellte Lese-Drain-
Vorspannungspotential RDP ist von identischem Wert mit dem DRB-
Potential, das am Knotenpunkt 19 zur Verfügung gestellt wird,
beispielsweise sind beide Potentiale 1,2 Volt. Das Anlegen der
gleichen Potentiale bzw. Spannungswerte stellt sicher, daß der
Lesestrom nicht über den Transistor 10a abgezweigt wird, son
dern vollständig durch den Transistor 10b fließt. Wie weiter
unten beschrieben werden wird, wird das RDP-Potential am Kno
tenpunkt 22 von einer anderen Schaltung als das DRB-Potential
am Knotenpunkt 19 zur Verfügung gestellt.
In Fig. 4, auf die im folgenden Bezug genommen wird, ist
ein elektrisches Schaltbild des Y-Decodierers 25 des bevorzug
ten Ausführungsbeispiels der Erfindung gezeigt, wobei Source-
Bitleitungen 12 und Drain-Bitleitungen 13 durch individuelle
Feldeffekttransistoren 26 gekoppelt sind. Die Gates jedes der
Transistoren 26 sind über eine Leitung 27 mit der Signalleitung
YDB verbunden. Die Leitungen 12 und 13 enthalten natürlich die
Spaltenleitungen der EPROM-Matrix gemäß Fig. 3. Transistoren 26
bilden Zwischenspalten-Durchlaßtore zum Entkoppeln der ver
schiedenen Spaltenleitungen während verschiedener Programmiero
perationen. Die Funktion der Transistoren 26 wird weiter unten
genauer beschrieben.
Individuelle Drain-Leitungen 13 enden an einem Anschluß ei
nes Transistors 41, dessen anderer Anschluß mit dem Drain-Lese-
Vorspannpotential DRB auf Leitung 30 verbunden ist. Die Gate-
Elektroden der einzelnen Transistoren 41 sind jeweils mit einem
mit "YI" bezeichneten Bus 29 gekoppelt. In Fig. 4 ist ein Deco
dierer 25 für eine Matrix einer Breite von 8 Bits gezeigt. Als
solcher ist Bus 29 8 Bits breit, wobei jede Bitleitung mit ei
nem getrennten Gate eines Transistors 41 gekoppelt ist. Während
einer Leseoperation wird eine Einzelleitung des Busses 29 aus
gewählt bzw. angesteuert und koppelt eine bestimmte Drain-Lei
tung 13 mit dem DRB-Potential.
Auf die gleiche Weise ist jede der einzelnen Source-Leitun
gen 12 mit einem Anschluß eines Transistors 42 gekoppelt, des
sen anderer Anschluß mit der Source-Lese-Vorspannleitung 31,
bezeichnet mit "SRB", gekoppelt ist. Die Gates der einzelnen
Transistoren 42 sind jeweils mit einem mit YSI bezeichneten Bus
33 gekoppelt. Normalerweise ist die Leitung SRB 31 während Le
seoperationen mit Erdpotential verbunden, wobei die geeignete
YSI-Leitung auf ein hohes Potential angehoben wird, wodurch
eine ausgewählte Source-Leitung 12 über den Transistor 42 mit
Erde verbunden wird.
Das sekundäre Lese-Drain-Vorspannpotential RDP wird in Fig.
4 auf der Leitung 34 zur Verfügung gestellt, die mit einem An
schluß eines Feldeffektransistors 43 gekoppelt ist. Der andere
Anschluß des Transistors 43 ist mit individuellen Source-Bit
leitungen 12 gekoppelt. Die Gates der Transistoren 43 sind mit
einem mit YRP bezeichneten Wählleitungsbus 35 gekoppelt. Wenn
der Inhalt einer einzelnen Speicherzelle gelesen werden soll,
koppeln die Wählleitungen YSI und YI die Source- und Drain-Bit
leitungen mit Erd- bzw. DRB-Potentialen. Eine Leitung des YRP-Busses
dient zum Wählen der Source-Spaltenleitung, die der mit
dem DRB-Potential gerade gekoppelten Drain-Leitung am nächsten
liegt. Diese gewählte Source-Spaltenleitung ist mit dem Poten
tial RDP auf Leitung 34 gekoppelt. Wie gesagt, haben die RDP-
und DRB-Potentiale identische Werte. Jedes Potential wird je
doch über einen getrennten Knotenpunkt von separaten Schaltun
gen zur Verfügung gestellt.
Einzelne Source-Spaltenleitungen 12 enden an einem Anschluß
eines p-Kanal-Feldeffekttransistors 46. Das andere Ende des
Transistors 46 ist mit dem Versorgungspotential VPP auf der
Leitung 40 gekoppelt. Die n-Senke, die jedem p-Kanal-Transistor
46 zugeordnet ist, ist auch mit VPP auf Leitung 40 gekoppelt.
Das Gate jedes Transistors 46 ist am Bus 38, bezeichnet mit
"YPP", angeschlossen. Transistoren 46 dienen Flash-Löschopera
tionen, wodurch die Inhalte der gesamten EPROM-Matrix gleich
zeitig gelöscht werden können. Beispielsweise wird das Versor
gungspotential VPP zum Löschen der Speichermatrix gemäß Fig. 3
an die einzelnen Spaltenleitungen 12 der Matrix durch Erden der
Gate-Elektroden der Transistoren 46 angelegt. Gleichzeitig wer
den alle Wortleitungen 15 innerhalb der Matrix geerdet. Dies
führt zu einer Flash-Löschung der gesamten Matrix. Selbstver
ständlich gibt es auch zahlreiche andere Methoden zum Löschen
der Speicherzellen innerhalb der Matrix.
In Fig. 5, auf die im folgenden Bezug genommen wird, ist
eine Lese-Drain-Vorspannschaltung schematisch dargestellt, wel
che die DRB-Spannung während Leseoperationen liefert. Die
Schaltung gemäß Fig. 5 läßt sich in zwei konkrete Blöcke 51
bzw. 52 unterteilen. Der Schaltungsblock 51 weist p-Kanal-Feld
effekttransistoren 53 und 54 und wenigstens einen n-Kanal-Feld
effekttransistor 55 auf. Die Bauelemente 53-55 sind so ausge
bildet, daß sie ein Maß des Widerstandes für den aus dem Ver
sorgungspotential VCC nach unten durch den Knotenpunkt 61 flie
ßenden Strom bestimmt. Block 52 wirkt als einfaches Schaltele
ment mit Rückkopplung, wobei das richtige DRB-Potential von
etwa 1,2 V am Knotenpunkt 19 nach einem "Niedrig" zu "Hoch"-
Übergang der Lesefreigabe-Eingangsleitung 59 entwickelt wird.
Wenn die Lesefreigabe-Eingangsleitung 59 auf ein hohes Po
tential gebracht wird, wird Block 52 aktiviert, und Strom
fließt durch den Transistor 58, um die geeignete Spannung am
Knotenpunkt 19 aufzubauen. Der das Bauelement 58 durchfließende
Strom ruft einen Spannungsabfall über den durch den Block 51
gebildeten Widerstand hervor. Der Wert dieses Spannungsabfalls
ist eine Funktion der Stärke des Lesestroms IR. Daher hängt der
Spannungsabfall am Knotenpunkt 61 weitgehend von dem Strom IR
und dem Widerstand des Blocks 51 ab.
Der Knotenpunkt 61 ist mit einem Leseoperationsverstärker
verbunden, der zur Bestimmung der Größe des Spannungsabfalls am
Block 51 dient. Das Ausmaß des Spannungsabfalls dient zur Fest
stellung des Inhalts der gerade zugegriffenen Speicherzelle.
Demgemäß wird eine größere Empfindlichkeit dadurch erreicht,
daß der dem Block 51 zugeordnete Widerstand relativ groß ge
macht wird. Dieser große Widerstand ist in Kombination mit der
merklichen Kapazität der gewählten Drain-Bitleitung der begren
zende Faktor, der die Zugriffszeit in der EPROM-Speichermatrix
gemäß Fig. 3 bestimmt.
In Fig. 6, auf die im folgenden Bezug genommen wird, ist
ein elektrisches Schaltbild des bevorzugten Ausführungsbei
spiels der Lese-Drain-Vorspannungsschaltung gezeigt, welche das
RDP-Potential liefert. Die Schaltung 64 weist p-Kanal-Feldef
fektransistoren 65, 66, 68 und 70 und n-Kanal-Bauelemente 67,
69 und 72 auf. Prinzipiell ist die Funktion der Schaltung 64
nahezu identisch derjenigen des Blocks 52 in der Schaltung 50.
D.h., die Schaltung 64 wird bei Anheben der RDPAKT-Eingangslei
tung 63 auf ein hohes Potential derart aktiviert, daß ein RDP-
Potential von angenähert 1,2 V am Knotenpunkt 22 erzeugt wird.
In der Schaltung 64 bilden Transistoren 66-69 einen Strom
spiegel zwischen dem Versorgungspotential VCC und Erde. Transi
stor 72 arbeitet in einer dem Schalttransistor 58 aus der
Schaltung 50 analogen Weise. Zu beachten ist jedoch, daß die
Drain-Elektrode des Transistors 72 direkt mit dem Versorgungs
potential VCC und nicht mit einem Knotenpunkt einer großen Im
pedanz verbunden ist. Ferner ist zu beachten, daß die Bau
elementgröße des Transistors 72 sehr groß (d. h. 200/2) ist, um
zur Reduktion der Impedanz am Knotenpunkt 22 beizutragen. Er
sichtlich bedeutet eine kleine Impedanz am Knotenpunkt 22, daß
die benachbarte Bitleitung in der Matrix (d. h. benachbart zu
der gerade zugegriffenen Zelle) relativ rasch auf ihr Lese-
Drain-Vorspannpotential angehoben werden kann.
Außerdem ermöglicht die Tatsache, daß die DRB-Schaltung die
benachbarten Spaltenleitungen nicht länger zu treiben hat (wie
im Fall gewisser bekannter Verfahren) eine dramatische Verbes
serung in bezug auf die Zugriffszeit der gewählten bzw. ange
steuerten Speicherzelle. Wichtig ist, daß die vorliegende Er
findung die Quelle für das normale Lese-Drain-Vorspannpotential
in zwei getrennte Quellen unterteilt, von denen eine zum Abta
sten der Stärke des durch die gewählte Zelle fließenden Lese
stroms und die andere zum Eliminieren von Störungen aus benach
barten Zellen aufgrund parasitärer Stromflüsse dient. Die zu
letztgenannte Spannungsquelle ist so ausgebildet, daß sie im
Interesse einer Beschleunigung der Zugriffszeiten innerhalb der
Matrix eine niedrige Ausgangsimpedanz hat.
In konventionellen Anordnungen wird die Source-Elektrode
während des Programmierens einer EPROM-Speicherzelle mit Erde
verbunden, die Drain-Elektrode auf angenähert 7 V angehoben und
das Steuergate auf ein Programmierpotential von angenähert 12 V
angehoben. Das resultierende hohe elektrische Feld erzeugt heiße
Elektronen, welche zur schwebenden Gate-Elektrode gezogen wer
den.
Der Ausdruck "Programmierstörung" bezieht sich auf die Tat
sache, daß benachbarte oder anliegende Zellen entlang derselben
Zeile unbeabsichtigt in gewissem Grade programmiert werden kön
nen. Wenn beispielsweise die Wortleitung in einer vorgegebenen
Zeile auf ein Programmierpotential von 12 V angehoben wird,
wird auch das Steuergate der der angesteuerten Zelle (d. h. der
zu lesenden Zelle) unmittelbar benachbarten Zelle auf das 12 V
Potential angehoben. Da die benachbarte Zelle auch die Drain-
Leitung teilt, die auf ein Potential von etwa 7 V angehoben
wird, besteht die Möglichkeit, daß ein hohes elektrisches Feld
über dem Kanal der benachbarten Zelle erzeugt werden kann. Dies
bewirkt, daß die benachbarte EPROM-Zelle parasitär programmiert
wird. Wenn die Source- und Drain-Leitungen der benachbarten
Zellen auf etwa dem gleichen Potential gehalten werden können,
kann natürlich die parasitäre Programmierung abgewendet werden.
Um eine Programmierstörung in benachbarten Zellen derselben
Zeilenleitung, wie die angesteuerte Zelle, zu vermeiden, ver
wendet die Erfindung ein Vorspannungsabbauschema, welches Zwi
schenspalten-Durchlaßgates zusammen mit einem langsamen Rampen
verlauf der gewählten Spaltenspannung umfaßt.
In Fig. 4 sind mehrere n-Kanal-Feldeffektransistoren 26 ge
zeigt, die jeweils ein mit einem 16-Bit-Bus 27, bezeichnet mit
YDB, gekoppeltes Steuergate haben. Jeder der Transistoren 26
liegt zwischen einer Source-Bitleitung 12 und einer Drain-Bit
leitung 13. Während des Programmierens einer angesteuerten
Zelle innerhalb einer Matrixspalte wird die Sourceleitung 12
zunächst über den Transistor 18 geerdet (siehe Fig. 3). Alle
anderen Source- und Drain-Spaltenleitungen auf dieser Seite der
Matrix (d. h. Leitungen 13b usw. in Fig. 3) werden ebenfalls
geerdet, indem das Potential der mit den Zwischenspalten-Durch
laßgate-Transistoren 26 rechts der angesteuerten Zelle angeho
ben wird. Daher wird das Erdpotential von der Source-Bitleitung
12 zu den anderen Spaltenleitungen auf dieser Seite der Matrix
übertragen.
Das gleiche Verfahren wird zum Vorspannungsabbau bzw. Ent
laden aller Spaltenleitungen links von der angesteuerten
Speicherzelle verwendet. D.h., das Programmierpotential an der
Drain-Spaltenleitung 13 wird zu allen Spaltenleitungen links
von der angesteuerten Speicherzelle über die Zwischenspalten-
Durchlaßgate-Transistoren 26 übertragen, indem die Steuergates
der Transistoren 26 auf der linken Seite der angesteuerten
Zelle auf ein hohes Potential angehoben werden.
Im Ergebnis werden beim Programmieren einer angesteuerten
Speicherzelle alle Spaltenleitungen auf der Source-Seite der
angesteuerten Zelle geerdet, während alle Spaltenleitungen auf
der Drain-Seite der angesteuerten Zelle auf das Programmierpo
tential von angenähert 7 V gelegt werden. Dieser Vorspannungs
abbau bzw. die Entladung verhindert wirksam, daß sich ein hohes
elektrisches Feld über eine der benachbarten Zellen aufbaut.
Wie zuvor erwähnt, führt ein hohes elektrisches Feld an den
Source/Drain-Anschlüssen einer benachbarten Zelle leicht zu ei
ner unerwünschten parasitären Programmierung dieser Zelle.
Zu beachten ist, daß jeder Transistor 26 in Zuordnung zu
seinem Kanalbereich einen gewissen Widerstand und jede Spalten
leitung eine zugehörige Kapazität hat. Wenn das an die Drain-
Spaltenleitung 13 angelegte Programmierpotential daher rasch
(d. h. mit einer hohen Rampen- oder Übergangsgeschwindigkeit)
angelegt wird, kann demgemäß ein beträchtlicher Spannungsunter
schied auftreten. Was würde beispielsweise passieren, wenn die
Leitung 13a in Fig. 3 sehr rasch auf das Programmierpotential
von 7 V angehoben würde. Wegen der den Widerständen 26 bzw. den
Spaltenleitungen 12 und 13 zugeordneten Ohm′schen und kapaziti
ven Komponenten würde sich der Potentialaufbau an der benach
barten Spaltenleitung 12a im Vergleich zu demjenigen auf der
Leitung 13a verzögern. Daher nähme der Signalpfad die Eigen
schaften einer gewöhnlichen Übertragungsleitung an.
Aufgrund der Übertragungsverzögerung des Programmierpoten
tials wird aber ein Spannungsgradient zwischen benachbarten
Spaltenleitungen 13a und 12a entwickelt. Wenn die Spannungsdif
ferenz groß genug ist, tritt ein Programmieren der benachbarten
Zelle 10a auf. Im Idealfall sollte die Spannungsdifferenz zwi
schen zwei verbundenen Spaltenleitungen einer nicht-angesteuer
ten EPROM-Zelle Null sein. In jedem Falle muß sie kleiner als
eine gewisse Grenzspannung sein, wobei diese Grenzspannung die
maximale elektrische Feldstärke ist, welche vor der Programmie
rung zugelassen werden kann. Um diese Spannungsdifferenz unter
einer akzeptablen Grenze zu halten, wird das an die Drain-Vor
spannleitung 13 angelegte Programmierpotential mit gesteuerter
Geschwindigkeit angehoben.
Experimentell hat sich gezeigt, daß eine Anstiegs- oder
Rampengeschwindigkeit von etwa 10 V pro Mikrosekunde oder weni
ger zum Vermeiden von Programmierstörungen geeignet ist. Unter
halb dieses Werts steigen die Spannungen entlang jeder der an
geschlossenen Spaltenleitungen nahezu gleich. Mit anderen Wor
ten, unterhalb von 10 V pro Mikrosekunde der zwischen beliebi
gen zwei benachbarten Spaltenleitungen entwickelten Spannungs
differenz ist die Gefahr eines parasitären Programmierens die
ser Speicherzelle generell ausgeräumt. Zu beachten ist, daß die
Zwischenspalten-Durchlaßgates 26 optionell fortgelassen werden
könnten, wenn die parasitäre Programmierung vernachlässigbar
oder wenn die Geschwindigkeit unkritisch ist.
Beschrieben wurden eine Einrichtung und ein Verfahren zum
Verbessern der Lese/Programmier-Charakteristiken einer virtuel
len geerdeten EPROM-Matrix.
Claims (11)
1. Verfahren zum Zugreifen auf eine Speicherzelle inner
halb einer Matrix von in Zeilen und Spalten angeordneten
Speicherzellen einer elektrisch programmierbaren Speicher
einrichtung, wobei jede Speicherzelle einen Feldeffekttran
sistor mit einer auf schwebendem Potential befindlichen
Steuerelektrode, einer Drain-Elektrode und einer Source-
Elektrode hat,
dadurch gekennzeichnet,
daß die mit der Steuerelektrode der Speicherzelle (10b) gekoppelte Zeilenleitung (15a) angesteuert wird,
daß eine mit der Source-Elektrode der Speicherzelle ge koppelte erste Spaltenleitung (12b) geerdet wird; und
daß gleichzeitig ein erstes Potential (DRB) an eine zweite Spaltenleitung (13a) und ein zweites Potential (RDP) an eine dritte Spaltenleitung (12a) angelegt werden, wobei die zweite Spaltenleitung (13a) mit der Drain-Elektrode der Speicherzelle (10b) gekoppelt und die dritte Spaltenleitung mit der Drain-Elektrode einer benachbarten Speicherzelle (10a) gekoppelt ist und wobei das erste Potential ein kondi tionelles Fließen eines Lesestroms (IR) durch die Speicher zelle bewirkt, dessen Wert für den Inhalt der Speicherzelle (10b) kennzeichnend ist, wodurch ein parasitärer Stromfluß in der der zugegriffenen Speicherzelle (10b) benachbarten Speicherzelle (10a) vermieden wird.
dadurch gekennzeichnet,
daß die mit der Steuerelektrode der Speicherzelle (10b) gekoppelte Zeilenleitung (15a) angesteuert wird,
daß eine mit der Source-Elektrode der Speicherzelle ge koppelte erste Spaltenleitung (12b) geerdet wird; und
daß gleichzeitig ein erstes Potential (DRB) an eine zweite Spaltenleitung (13a) und ein zweites Potential (RDP) an eine dritte Spaltenleitung (12a) angelegt werden, wobei die zweite Spaltenleitung (13a) mit der Drain-Elektrode der Speicherzelle (10b) gekoppelt und die dritte Spaltenleitung mit der Drain-Elektrode einer benachbarten Speicherzelle (10a) gekoppelt ist und wobei das erste Potential ein kondi tionelles Fließen eines Lesestroms (IR) durch die Speicher zelle bewirkt, dessen Wert für den Inhalt der Speicherzelle (10b) kennzeichnend ist, wodurch ein parasitärer Stromfluß in der der zugegriffenen Speicherzelle (10b) benachbarten Speicherzelle (10a) vermieden wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß alle anderen Spaltenleitungen (12, 13, 13b) innerhalb
der Matrix auf schwebendem Potential gelassen werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß die ersten und zweiten Potentiale (DRB und
RDP) gleich gemacht werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß das erste Potential (DRB) aus einer
ersten Schaltung (50) und das zweite Potential (RDP) aus
einer zweiten Schaltung (64) abgeleitet wird und daß der
zweiten Schaltung eine niedrigere Ausgangsimpedanz als der
ersten Schaltung gegeben wird.
5. Elektrisch programmierbare Speichereinrichtung mit
einer Matrix aus in Zeilen und Spalten angeordneten Spei
cherzellen, die jeweils eine Steuerelektrode und erste und
zweite Bereiche mit einem von einem die Bereiche aufnehmen
den Substrat abweichenden Leitungstyp aufweisen, ferner mit
mehreren Zeilenleitungen, mit denen die Steuerelektroden
aller Speicherzellen gekoppelt sind, abwechselnden ersten
und zweiten Spaltenleitungen, die mit den ersten und zweiten
Bereichen der Speicherzellen gekoppelt sind, Zeilendecodier
mitteln zur Auswahl einer Zeilenleitung für den Zugriff auf
eine Speicherzelle und mit Spaltendecodiermitteln,
dadurch gekennzeichnet,
daß die Spaltendecodiermittel (25) eine zweite Spalten
leitung (12) mit Erde und eine erste Spaltenleitung (13) mit
einem ersten Potential (DRB) koppeln, um einen von Spei
cherzelleninhalt abhängigen Stromfluß (IR) über die Spei
cherzelle (10b) hervorzurufen, und daß die Spaltendecodier
mittel außerdem eine der Speicherzelle (10b) benachbarte
zweite Spaltenleitung (12a) mit einem zweiten Potential
(RDP) koppeln, um eine Störung der benachbarten Speicher
zelle während der Zugriffsoperation zu verhindern.
6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet,
daß alle übrigen ersten und zweiten Spaltenleitungen (12,
13, 13b) in der Matrix während des Zugriffs auf die Spei
cherzelle (10b) auf schwebendem Potential sind.
7. Einrichtung nach Anspruch 5 oder 6, dadurch gekenn
zeichnet, daß die ersten und zweiten Potentiale (DRB und
RDP) übereinstimmende Werte haben und dadurch die Speicher
zelle (10) vor parasitären Stromflüssen während der Lese
operationen schützen.
8. Einrichtung nach einem der Ansprüche 5 bis 7, dadurch
gekennzeichnet, daß eine erste Schaltung (50) zur Erzeugung
des ersten Potentials (DRB) und eine zweite Schaltung (64)
zur Erzeugung des zweiten Potentials (RDP) vorgesehen sind
und daß die Ausgangsimpedanz der zweiten Schaltung (64)
niedriger ist als diejenige der ersten Schaltung (50).
9. Einrichtung nach einem der Ansprüche 5 bis 8, dadurch
gekennzeichnet, daß zwischen den ersten und zweiten Spalten
leitungen (12, 13) Durchlaßgate-Transistoren (26) zum se
lektiven Vorspannungsabbau während des Programmierens zur
Vermeidung von Störungen benachbarter Speicherzellen einge
bunden sind.
10. Verfahren zum Programmieren einer Speicherzelle in
einer Matrix aus in Zeilen und Spalten angeordneten Spei
cherzellen mit schwebenden Gate-Elektroden, wobei jede Spei
cherzelle eine Steuerelektrode und erste und zweite Bereiche
mit einem von demjenigen des zugehörigen Substrats ab
weichenden Leitungstyp aufweist, wobei die Steuerelektrode
aller Speicherzellen in jeder Zeile mit einer Zeilenleitung
und die ersten und zweiten Bereiche aller Speicherzellen in
jeder Spalte mit abwechselnden ersten und zweiten Spalten
leitungen verbunden sind,
dadurch gekennzeichnet,
daß ein erstes Potential an die mit der zu programmie renden Speicherzelle und benachbarter Speicherzellen gekop pelte Zeilenleitung angelegt wird,
daß alle ersten und zweiten Spaltenleitungen auf einer Seite der zu programmierenden Speicherzelle mit einem ersten Knotenpunkt gekoppelt werden,
daß alle ersten und zweiten Spaltenleitungen auf der an deren Seite der zu programmierenden Speicherzelle mit einem zweiten Knotenpunkt gekoppelt werden,
daß der erste Knotenpunkt geerdet wird,
daß das Potential an dem zweiten Knotenpunkt mit einer vorgegebenen Geschwindigkeit auf ein zweites Potential an gehoben wird, um ein Tunneln von Elektronen auf die schwe bende Gate-Elektrode der zu programmierenden Speicherzelle zu bewirken, und
daß die Potential-Anstiegsgeschwindigkeit so gesteuert wird, daß das Potential an jeder der ersten und zweiten Spaltenleitungen auf der anderen Seite der Speicherzelle für eine Störung des Programmierzustandes der benachbarten Speicherzellen unzureichend ist.
dadurch gekennzeichnet,
daß ein erstes Potential an die mit der zu programmie renden Speicherzelle und benachbarter Speicherzellen gekop pelte Zeilenleitung angelegt wird,
daß alle ersten und zweiten Spaltenleitungen auf einer Seite der zu programmierenden Speicherzelle mit einem ersten Knotenpunkt gekoppelt werden,
daß alle ersten und zweiten Spaltenleitungen auf der an deren Seite der zu programmierenden Speicherzelle mit einem zweiten Knotenpunkt gekoppelt werden,
daß der erste Knotenpunkt geerdet wird,
daß das Potential an dem zweiten Knotenpunkt mit einer vorgegebenen Geschwindigkeit auf ein zweites Potential an gehoben wird, um ein Tunneln von Elektronen auf die schwe bende Gate-Elektrode der zu programmierenden Speicherzelle zu bewirken, und
daß die Potential-Anstiegsgeschwindigkeit so gesteuert wird, daß das Potential an jeder der ersten und zweiten Spaltenleitungen auf der anderen Seite der Speicherzelle für eine Störung des Programmierzustandes der benachbarten Speicherzellen unzureichend ist.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,
daß die vorgegebene Geschwindigkeit kleiner oder gleich
10 V/µs gemacht wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/439,694 US5027321A (en) | 1989-11-21 | 1989-11-21 | Apparatus and method for improved reading/programming of virtual ground EPROM arrays |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4035660A1 DE4035660A1 (de) | 1991-05-23 |
DE4035660C2 true DE4035660C2 (de) | 1998-02-19 |
Family
ID=23745766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4035660A Expired - Fee Related DE4035660C2 (de) | 1989-11-21 | 1990-11-09 | Elektrisch programmierbare Speichereinrichtung und Verfahren zum Zugreifen/Programmieren von Speicherzellen |
Country Status (6)
Country | Link |
---|---|
US (1) | US5027321A (de) |
JP (1) | JPH03176895A (de) |
DE (1) | DE4035660C2 (de) |
FR (1) | FR2654866A1 (de) |
GB (1) | GB2238410B (de) |
IT (1) | IT1244142B (de) |
Families Citing this family (78)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4992980A (en) * | 1989-08-07 | 1991-02-12 | Intel Corporation | Novel architecture for virtual ground high-density EPROMS |
EP0461904A3 (en) * | 1990-06-14 | 1992-09-09 | Creative Integrated Systems, Inc. | An improved semiconductor read-only vlsi memory |
US5627778A (en) * | 1990-07-24 | 1997-05-06 | Texas Instruments Incorporated | Dram sensing scheme |
US5719806A (en) * | 1991-02-18 | 1998-02-17 | Yamane; Masatoshi | Memory cell array |
US5245569A (en) * | 1992-02-27 | 1993-09-14 | Micron Technology, Inc. | Semiconductor memory device with circuit for isolating arrayed memory cells, and method for isolating |
US5359555A (en) * | 1992-03-06 | 1994-10-25 | National Semiconductor Corporation | Column selector circuit for shared column CMOS EPROM |
JP3587542B2 (ja) * | 1992-06-19 | 2004-11-10 | インテル・コーポレーション | 電力消費を節減する方法および装置 |
JP2565104B2 (ja) * | 1993-08-13 | 1996-12-18 | 日本電気株式会社 | 仮想接地型半導体記憶装置 |
US5467307A (en) * | 1993-10-12 | 1995-11-14 | Texas Instruments Incorporated | Memory array utilizing low voltage Fowler-Nordheim Flash EEPROM cell |
US5619442A (en) * | 1995-04-07 | 1997-04-08 | National Semiconductor Corporation | Alternating polarity carry look ahead adder circuit |
EP0783169B1 (de) * | 1996-01-08 | 2003-03-19 | Infineon Technologies AG | Matrix-Speicher (Virtual Ground) |
JPH10320989A (ja) | 1997-05-16 | 1998-12-04 | Toshiba Microelectron Corp | 不揮発性半導体メモリ |
US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US5959892A (en) * | 1997-08-26 | 1999-09-28 | Macronix International Co., Ltd. | Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells |
JP3608919B2 (ja) * | 1997-10-07 | 2005-01-12 | シャープ株式会社 | 半導体記憶装置 |
US6134156A (en) * | 1999-02-04 | 2000-10-17 | Saifun Semiconductors Ltd. | Method for initiating a retrieval procedure in virtual ground arrays |
WO2002013199A1 (fr) | 2000-08-03 | 2002-02-14 | Fujitsu Limited | Memoire a semiconducteurs non volatile et procede de lecture des donnees |
US6614692B2 (en) | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
JP4454896B2 (ja) * | 2001-09-27 | 2010-04-21 | シャープ株式会社 | 仮想接地型不揮発性半導体記憶装置 |
US6510082B1 (en) * | 2001-10-23 | 2003-01-21 | Advanced Micro Devices, Inc. | Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold |
US6628138B2 (en) | 2001-11-30 | 2003-09-30 | Sun Microsystems, Inc. | Increasing decoupling capacitance using preferential shields |
US6721936B2 (en) | 2001-11-30 | 2004-04-13 | Sun Microsystems, Inc. | Shield assignment using preferential shields |
WO2003049520A1 (en) * | 2001-11-30 | 2003-06-12 | Sun Microsystems, Inc. | Signal routing and shield assignment using preferential shielding |
US6629306B2 (en) | 2001-11-30 | 2003-09-30 | Sun Microsystems, Inc. | Signal routing based approach for increasing decoupling capacitance using preferential shielding |
US6687886B2 (en) | 2001-11-30 | 2004-02-03 | Sun Microsystems, Inc. | Logic optimization for preferential shields |
US6529412B1 (en) * | 2002-01-16 | 2003-03-04 | Advanced Micro Devices, Inc. | Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge |
US6700818B2 (en) | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US7190620B2 (en) * | 2002-01-31 | 2007-03-13 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US6744674B1 (en) * | 2003-03-13 | 2004-06-01 | Advanced Micro Devices, Inc. | Circuit for fast and accurate memory read operations |
US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US6963505B2 (en) * | 2002-10-29 | 2005-11-08 | Aifun Semiconductors Ltd. | Method circuit and system for determining a reference voltage |
US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US6992932B2 (en) | 2002-10-29 | 2006-01-31 | Saifun Semiconductors Ltd | Method circuit and system for read error detection in a non-volatile memory array |
US6788583B2 (en) * | 2002-12-02 | 2004-09-07 | Advanced Micro Devices, Inc. | Pre-charge method for reading a non-volatile memory cell |
US6731542B1 (en) * | 2002-12-05 | 2004-05-04 | Advanced Micro Devices, Inc. | Circuit for accurate memory read operations |
US7042562B2 (en) * | 2002-12-26 | 2006-05-09 | Amphenol Corp. | Systems and methods for inspecting an optical interface |
US6967896B2 (en) * | 2003-01-30 | 2005-11-22 | Saifun Semiconductors Ltd | Address scramble |
US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
US6768679B1 (en) * | 2003-02-10 | 2004-07-27 | Advanced Micro Devices, Inc. | Selection circuit for accurate memory read operations |
US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
US7484329B2 (en) | 2003-11-20 | 2009-02-03 | Seaweed Bio-Technology Inc. | Technology for cultivation of Porphyra and other seaweeds in land-based sea water ponds |
CN100378869C (zh) * | 2004-01-15 | 2008-04-02 | 旺宏电子股份有限公司 | 闪存的程序化验证方法 |
US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
US7755938B2 (en) * | 2004-04-19 | 2010-07-13 | Saifun Semiconductors Ltd. | Method for reading a memory array with neighbor effect cancellation |
US7366025B2 (en) * | 2004-06-10 | 2008-04-29 | Saifun Semiconductors Ltd. | Reduced power programming of non-volatile cells |
JP4083147B2 (ja) | 2004-07-02 | 2008-04-30 | シャープ株式会社 | 半導体記憶装置 |
US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
US20060036803A1 (en) * | 2004-08-16 | 2006-02-16 | Mori Edan | Non-volatile memory device controlled by a micro-controller |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US7535765B2 (en) | 2004-12-09 | 2009-05-19 | Saifun Semiconductors Ltd. | Non-volatile memory device and method for reading cells |
US7257025B2 (en) * | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
CN1838323A (zh) | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 可预防固定模式编程的方法 |
US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
US7184313B2 (en) | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US7221138B2 (en) | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
JP2007128583A (ja) * | 2005-11-02 | 2007-05-24 | Sharp Corp | 不揮発性半導体記憶装置 |
JP3970299B2 (ja) * | 2005-11-25 | 2007-09-05 | シャープ株式会社 | 半導体記憶装置 |
JP5015008B2 (ja) | 2005-12-15 | 2012-08-29 | スパンション エルエルシー | 半導体装置およびその制御方法 |
US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US7638835B2 (en) | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
US7505328B1 (en) | 2006-08-14 | 2009-03-17 | Spansion Llc | Method and architecture for fast flash memory programming |
US7605579B2 (en) | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
US7706185B2 (en) * | 2007-04-09 | 2010-04-27 | Macronix International Co., Ltd. | Reading circuitry in memory |
US7684244B2 (en) * | 2007-05-16 | 2010-03-23 | Atmel Corporation | High density non-volatile memory array |
US7590001B2 (en) | 2007-12-18 | 2009-09-15 | Saifun Semiconductors Ltd. | Flash memory with optimized write sector spares |
JP5297673B2 (ja) * | 2008-03-26 | 2013-09-25 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
US8134870B2 (en) * | 2009-06-16 | 2012-03-13 | Atmel Corporation | High-density non-volatile read-only memory arrays and related methods |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4780424A (en) * | 1987-09-28 | 1988-10-25 | Intel Corporation | Process for fabricating electrically alterable floating gate memory devices |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4237547A (en) * | 1979-09-17 | 1980-12-02 | Motorola, Inc. | Program decoder for shared contact eprom |
US4387447A (en) * | 1980-02-04 | 1983-06-07 | Texas Instruments Incorporated | Column and ground select sequence in electrically programmable memory |
US4460981A (en) * | 1981-12-24 | 1984-07-17 | Intel Corporation | Virtual ground memory |
US4727515A (en) * | 1983-12-14 | 1988-02-23 | General Electric Co. | High density programmable memory array |
US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
US4628487A (en) * | 1984-08-14 | 1986-12-09 | Texas Instruments Incorporated | Dual slope, feedback controlled, EEPROM programming |
US4722075A (en) * | 1985-10-15 | 1988-01-26 | Texas Instruments Incorporated | Equalized biased array for PROMS and EPROMS |
US4723225A (en) * | 1985-10-15 | 1988-02-02 | Texas Instruments Incorporated | Programming current controller |
US4868790A (en) * | 1988-04-28 | 1989-09-19 | Texas Instruments Incorporated | Reference circuit for integrated memory arrays having virtual ground connections |
-
1989
- 1989-11-21 US US07/439,694 patent/US5027321A/en not_active Expired - Lifetime
-
1990
- 1990-03-12 GB GB9005481A patent/GB2238410B/en not_active Expired - Lifetime
- 1990-06-29 FR FR9008245A patent/FR2654866A1/fr active Granted
- 1990-09-05 JP JP2233464A patent/JPH03176895A/ja active Pending
- 1990-10-10 IT IT02169590A patent/IT1244142B/it active IP Right Grant
- 1990-11-09 DE DE4035660A patent/DE4035660C2/de not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4780424A (en) * | 1987-09-28 | 1988-10-25 | Intel Corporation | Process for fabricating electrically alterable floating gate memory devices |
Also Published As
Publication number | Publication date |
---|---|
IT9021695A0 (it) | 1990-10-10 |
GB2238410B (en) | 1994-07-20 |
IT9021695A1 (it) | 1992-04-10 |
FR2654866A1 (fr) | 1991-05-24 |
US5027321A (en) | 1991-06-25 |
IT1244142B (it) | 1994-07-08 |
DE4035660A1 (de) | 1991-05-23 |
GB9005481D0 (en) | 1990-05-09 |
FR2654866B1 (de) | 1995-01-06 |
JPH03176895A (ja) | 1991-07-31 |
GB2238410A (en) | 1991-05-29 |
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